JP3884399B2 - 磁気記憶装置 - Google Patents
磁気記憶装置 Download PDFInfo
- Publication number
- JP3884399B2 JP3884399B2 JP2003143318A JP2003143318A JP3884399B2 JP 3884399 B2 JP3884399 B2 JP 3884399B2 JP 2003143318 A JP2003143318 A JP 2003143318A JP 2003143318 A JP2003143318 A JP 2003143318A JP 3884399 B2 JP3884399 B2 JP 3884399B2
- Authority
- JP
- Japan
- Prior art keywords
- word line
- write
- read
- switch unit
- driving circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000005291 magnetic effect Effects 0.000 title claims description 91
- 230000006870 function Effects 0.000 claims description 16
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 22
- 230000000694 effects Effects 0.000 description 20
- 239000013256 coordination polymer Substances 0.000 description 9
- 230000005294 ferromagnetic effect Effects 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 238000003491 array Methods 0.000 description 3
- 239000000470 constituent Substances 0.000 description 3
- 230000005415 magnetization Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1653—Address circuits or decoders
- G11C11/1657—Word-line or row circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1673—Reading or sensing circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1675—Writing or programming circuits or methods
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mram Or Spin Memory Techniques (AREA)
- Hall/Mr Elements (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、磁気記憶装置に関し、例えば書き込みワード線と読み出しワード線とを有する磁気記憶装置に関する。
【０００２】
【従来の技術】
磁気の性質を利用した磁気記憶装置が知られている。磁気記憶装置の１つであるＭＲＡＭ（Magnetic Random Access Memory）のメモリセルに、強磁性トンネル接合（Magnetic Tunnel Junction、以下、ＭＴＪと記載）を用いたＭＴＪ素子が使用される。ＭＴＪ素子は、２枚の強磁性体膜（固着層、記録層）と、これら強磁性体膜により挟まれた１枚の絶縁膜（トンネルバリア層）により構成される。
【０００３】
図２１は、ＭＲＡＭの代表的なメモリセルＭＣを概略的に示す断面図である。情報の書き込みの際、ビット線Ｂと、ビット線Ｂと垂直に交差する書き込みワード線ＷＷとに電流を流す。この電流により、ビット線Ｂと書き込みワード線ＷＷとの交点に磁界を発生させ、この磁界によりＭＴＪ素子ＭＴＪの記録層の磁化方向を反転させる。固着層と記録層の磁化の相対的な配置が平行か反平行かにより、２進の情報が記録される。
【０００４】
記録情報の読み出しは、トンネル型磁気抵抗効果(Tunneling Magneto Resistive、以下、ＴＭＲと記載)を利用して行う。磁気抵抗効果とは、ＭＴＪ素子ＭＴＪの電気抵抗が、ＭＴＪ素子ＭＴＪを構成する強磁性体膜の磁化方向と電流との相対角等によって変化する現象である。すなわち、先ず、読み出しワード線ＲＷを活性化させることによりメモリセルトランジスタＴＲをオンし、ビット線ＢからＭＴＪ素子ＭＴＪを介してグランドＧＮＤへ電流を流す。そして、この電流がビット線Ｂに接続されたセンスアンプ（図示せぬ）により読み出されることにより、先の電気抵抗の変化が読み取られる。
【０００５】
図２２は図２１のメモリセルの回路図であり、図２３は図２２のメモリセルを用いたメモリセルアレイおよび周辺部の第１従来例を示している。図２３に示すように、書き込みワード線ＷＷ［０］〜ＷＷ［ｍ］と読み出しワード線ＲＷ［０］〜ＲＷ［ｍ］との組と、ビット線Ｂ［０］〜［ｎ］との交差点にメモリセルＭＣ［０，０］〜ＭＣ［ｍ，ｎ］が設けられる。メモリセルアレイ部ＭＣＡ上部のビット線駆動回路ＢＤＵ［０］〜ＢＤＵ［ｎ］、メモリセルアレイ部ＭＣＡ下部のＢＤＬ［０］〜ＢＤＬ［ｎ］は、各ビット線Ｂ［０］〜Ｂ［ｎ］をそれぞれ駆動する。書き込みワード線ＷＷ［０］〜ＷＷ［ｎ］の一端、他端には、書き込みワード線駆動回路ＷＷＤ［０］〜ＷＷＤ［ｎ］、電流シンク回路ＷＳ［０］〜ＷＷＳ［ｎ］がそれぞれ接続される。書き込み動作の際、書き込みワード線駆動回路ＷＷＤ［０］〜ＷＷＤ［ｎ］が書き込み電流を流すように駆動し、電流シンク回路ＷＳ［０］〜ＷＳ［ｎ］がこの電流を引き出す。
【０００６】
書き込みワード線ＷＷ（ＷＷ［０］〜［ｍ］）には、それを流れる電流によってメモリセルＭＣ（ＭＣ［０，０］〜ＭＣ［ｍ，ｎ］）に磁界を発生させるために大きな電流が流れる。このため、低抵抗の金属が、一般的に書き込みワード線に用いられる。一方、読み出しワード線ＲＷ（ＲＷ［０］〜ＲＷ［ｍ］）には、そのような大きな電流を流す必要がない。このため、メモリセルトランジスタＴＲのゲート電極を構成する比較的高抵抗の材料（例えばポリシリコン）が、読み出しワード線ＲＷに用いられる。
【０００７】
この出願の発明に関連する先行技術文献情報としては次のものがある。
【０００８】
【非特許文献１】
Roy Scheuerlein et al.， A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell，「IEEE International Solid-State Circuits Conference （ISSCC） Digest of Technical Papers」， （米国）， 2000年2月， p.128-129
【０００９】
【非特許文献２】
M.Durlam et al., Nonvolatile RAM based on Magnetic Tunnel Junction Elements, 「ISSCC Digest of Technical Papers」， （米国）， 2000年2月， p.130-131
【００１０】
【非特許文献３】
Peter K. Naji et al., A 256kb 3.0V 1T1MTJ Nonvolatile Magnetoresistive RAM, 「ISCC Digest of Technical Papers」， （米国）， 2001年2月， p.122-123
【００１１】
【発明が解決しようとする課題】
ところで、上記したように、読み出しワード線ＲＷは大きい抵抗値を有し、その値は書き込みワード線ＷＷの１０倍〜１００倍程度である。また、読み出しワード線ＲＷはメモリセルトランジスタＴＲのゲート電極と共通であるため、容量値も大きい。よって、読み出しワード線ＲＷは大きなＲＣ積を有し、その動作速度が遅くなる。このことは、メモリセルアレイＭＣＡが大規模な場合に特に顕著となり、データの読み出し速度の低下、メモリセルアレイＭＣＡの規模が制限される、等の問題が生じる。
【００１２】
この問題を解決するために、図２４に示すように、第２の従来例が提案されている。図２４は、読み出しワード線ＲＷおよび書き込みワード線ＷＷが一本ずつのみ示されている。図２４に示すように、書き込みワード線ＷＷの両端には、ワード線制御回路ＷＣＴＲが接続されている。書き込みワード線ＷＷと読み出しワード線ＲＷとは、シャントＳＴにより接続されている。メモリセルトランジスタＴＲの一端は共通ノードＣＮと接続され、共通ノードＣＮは接続トランジスタＳを介して接地されている。読み出しワード線ＲＷは、書き込みワード線ＷＷと接続されることにより、実効的な抵抗値は第１従来例より小さい。書き込み動作時に読み出しワード線ＲＷに流れる電流によりトランジスタＴＲがオンすることを防ぐため、接続トランジスタＳによって、共通ノードＣＮとグランドが分離される。
【００１３】
しかしながら、第２従来例では、読み出しワード線ＲＷと書き込みワード線ＷＷがシャントＳＴにより接続されているため、以下のような問題が生じる。第１に、シャントＳＴを設けるための領域によって、メモリセルアレイＭＣＡの面積が増大する。第２に、メモリセルアレイＭＣＡ内にシャントＳＴを設けるためにメモリセルアレイＭＣＡのレイアウトパターンの周期性が崩れ、微細パターンの加工が困難となる。
【００１４】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、読み出し動作速度を高めるとともに、大規模なメモリセルアレイを形成可能な磁気記憶装置を提供しようとするものである。
【００１５】
【課題を解決するための手段】
本発明の第１の視点による磁気記憶装置は、情報を記録する第１乃至第ｎＭＴＪ素子と、前記第１乃至第ｎＭＴＪ素子とそれぞれ接続された第１乃至第ｎトランジスタと、書き込み動作時に前記第１乃至第ｎＭＴＪ素子に印加するための磁界を発生させる書き込みワード線と、前記第１乃至第ｎトランジスタのゲートと接続され、且つ読み出し動作時に前記第１乃至第ｎトランジスタを導通させるための電圧を印加する、読み出しワード線と、前記書き込みワード線の第１端または第２端と接続された、前記書き込みワード線を駆動する第１ワード線駆動回路と、前記読み出しワード線の第１端と接続された、前記読み出しワード線を駆動する第２ワード線駆動回路と、前記読み出しワード線の第２端と前記書き込みワード線の第２端との間に接続された第２スイッチ部と、を具備する。
【００１６】
更に、本発明に係る実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施の形態に示される全構成要件から幾つかの構成要件が省略されることで発明が抽出された場合、その抽出された発明を実施する場合には省略部分が周知慣用技術で適宜補われるものである。
【００１７】
【発明の実施の形態】
以下に本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１８】
（第１実施形態）
図１は、本発明の第１実施形態に係る磁気記憶装置を概略的に示している。図１に示す回路のメモリセルＭＣ［０］〜ＭＣ［ｎ］、ビット線Ｂ［０］〜Ｂ［ｎ］、書き込みワード線ＷＷ、読み出しワード線ＲＷの構造は、図２１に示す構造と同様である。
【００１９】
以下、図１、図２１を参照して第１実施形態に係る磁気記憶装置について説明する。図１に示すように、ビット線Ｂ［０］〜Ｂ［ｋ］〜Ｂ［ｎ］と書き込みワード線ＷＷとの交点にメモリセルＭＣ［０］〜ＭＣ［ｋ］〜ＭＣ［ｎ］が設けられる。メモリセルＭＣ［０］〜ＭＣ［ｎ］（以下、明示しない限り包括的にメモリセルＭＣと記載）は、ＭＴＪ素子ＭＴＪとメモリセルトランジスタＴＲから構成される。ＭＴＪ素子ＭＴＪの一端はビット線Ｂ［０］〜Ｂ［ｎ］（以下、包括的にビット線Ｂと記載）と接続され、他端はメモリセルトランジスタＴＲの一端と接続されている。メモリセルトランジスタＴＲの他端は共通電位線（例えばグランド）と接続されている。
【００２０】
書き込みワード線ＷＷは、図２１に示すように、ビット線Ｂと交わる方向（典型的には直交する方向）に沿って延在する。ＭＴＪ素子ＭＴＪは、ビット線Ｂと書き込みワード線ＷＷとの交点に設けられ、書き込みワード線ＷＷと離間している。書き込みワード線ＷＷには、書き込み動作時に電流が流れ、この電流（以下、書き込み電流）により磁界が発生する。この磁界と、ビット線Ｂを流れる電流により発生する磁界と、によりＭＴＪ素子ＭＴＪに情報が書き込まれる。
【００２１】
書き込みワード線ＷＷの、ビット線Ｂ［０］側の端部（以下、書き込みワード線ＷＷの第１端）には、書き込みワード線駆動回路ＷＷＤが接続される。一方、ビット線Ｂ［ｎ］側の端部（以下、書き込みワード線ＷＷの第２端）には電流シンク回路ＷＳが接続される。書き込み動作の際、書き込みワード線駆動回路ＷＷＤが、書き込みワード線ＷＷに書き込み電流が流れるように動作し、電流シンク回路ＷＳがこの電流を引き出すように動作する。
【００２２】
読み出しワード線ＲＷは、各メモリセルＭＣのメモリセルトランジスタＴＲのゲートと接続される。読み出しワード線ＲＷの、ビット線Ｂ［０］側の端部（以下、読み出しワード線ＲＷの第１端）には、読み出しワード線駆動回路ＲＷＤが接続される。読み出しワード線駆動回路ＲＷＤは、読み出し動作の際、メモリセルトランジスタＴＲを導通させる電圧を発生させる電流（以下、読み出し電流）が読み出しワード線に流れるように動作する。
【００２３】
書き込みワード線ＷＷの第１端と、読み出しワード線ＲＷの第１端との間にスイッチ部ＳＷ１が接続される。また、書き込みワード線ＷＷの第２端と、読み出しワード線ＲＷの第２端との間にスイッチ部ＳＷ２が接続される。換言すれば、スイッチ部ＳＷ１、ＳＷ２は、メモリセルＭＣ［０］〜ＭＣ［ｎ］からなるメモリセル群の外側に設けられる。
【００２４】
スイッチ部ＳＷ１、ＳＷ２は、電気信号により両端の接続、非接続を制御可能であれば、いかなる素子を用いることもできる。スイッチ部ＳＷ１、ＳＷ２は、制御部ＣＮＴから供給される読み出しイネーブル信号ＲＥＮＢＬにより、オン、オフ制御される。スイッチ部ＳＷ１、ＳＷ２は、書き込み動作の際にオフとされ、読み出し動作の際にオンとされる。制御部ＣＮＴは、また、書き込みワード線駆動回路ＷＷＤ、電流シンク回路ＷＳ、読み出しワード線駆動回路ＲＷＤの動作を制御する。
【００２５】
上記したのと同様の構成の、書き込みワード線ＷＷ、読み出しワード線ＲＷ、書き込みワード線駆動回路ＷＷＤ、読み出しワード線駆動回路ＲＷＤ、電流シンク回路ＷＳ、スイッチ部ＳＷ１、ＳＷ２、メモリセルＭＣ［０］〜ＭＣ［ｎ］からなる組が、ビット線Ｂの延在方向に沿って、複数個設けられる。この構成に関する記載は、以下、第２実施形態以降においても同様に適用される。
【００２６】
なお、図１は、メモリセルＭＣ［０］〜ＭＣ［ｎ］を有するメモリセルアレイが１つであって、このメモリセルアレイの外側に１つずつスイッチ部（スイッチ部ＳＷ１、ＳＷ２）が設けられる場合を例示している。しかしながら、これに限られず、磁気記憶装置が、書き込みワード線ＷＷ（または読み出しワード線ＲＷ）方向に沿って、複数のメモリセルアレイを有する場合に本実施形態を適用することも可能である。この場合、図２に示すように、メモリセルＭＣ［０］〜ＭＣ［ｎ］からなるメモリセル行を有するメモリセルアレイＭＣＡ［０］、ＭＣＡ［１］、・・・、ＭＣＡ［ｎ］ごとに、スイッチ部ＳＷ２が設けられる。または、図３に示すように、メモリセルアレイＭＣＡ［０］、ＭＣＡ［１］、・・・、ＭＣＡ［ｎ］の外側にスイッチ部ＳＷ１、ＳＷ２が設けられる構成、換言すれば、書き込みワード線ＷＷと読み出しワード線ＲＷからなる組に対して２つのスイッチ部ＳＷ１、ＳＷ２が設けられる構成とすることも可能である。この場合、メモリセルＭＣ［０］〜ＭＣ［ｎ］からなるメモリセル行が、メモリセルアレイＭＣＡ［０］〜ＭＣＡ［ｎ］に亘って配置されることとなる。メモリセルＭＣ［０］〜ＭＣ［ｎ］、およびメモリセルアレイＭＣＡ［０］〜ＭＣＡ［ｎ］に関するこの記載は、以下、第２実施形態以降においても同様に適用される。
【００２７】
また、読み出し動作時に、書き込みワード線駆動回路ＷＷＤと読み出しワード線駆動回路ＲＷＤの両方を動作させることも可能である。
【００２８】
本発明の第１実施形態に係る磁気記憶装置によれば、書き込みワード線ＷＷと読み出しワード線ＲＷとが、メモリセルＭＣ［０］〜［ｎ］の外側に設けられたスイッチ部ＳＷ１、ＳＷ２により接続される。スイッチ部ＳＷ１、ＳＷ２は、読み出し動作時にオンとされることにより、高抵抗の読み出しワード線ＲＷは低抵抗の書き込みワード線ＷＷと接続される。このため、読み出しワード線ＲＷの実効的な抵抗値は、読み出しワード線ＲＷと書き込みワード線ＷＷとの合成抵抗となるため低下する。よって、読み出し動作の速度を高めることができる。
【００２９】
一方、スイッチ部ＳＷ１、ＳＷ２は、書き込み動作時にはオフとされる。よって、書き込み電流は、低抵抗の書き込みワード線ＷＷのみを流れ、読み出しワード線ＲＷに流れない。よって、書き込み動作の速度は、従来どおり高速で行われる。また、読み出し動作時に、書き込みワード線駆動回路ＷＷＤを非動作とした場合、書き込み電流が読み出しワード線ＲＷを流れないため、書き込み電流によって読み出しワード線ＲＷが損傷を受けることを防止できる。また、書き込み動作時に、メモリセルトランジスタＴＲがオンすることも無い。
【００３０】
また、スイッチ部ＳＷ１、ＳＷ２は、メモリセルＭＣ［０］〜［ｎ］の外側に設けられる。このため、第２従来例と異なり、メモリセルＭＣ［０］〜［ｎ］相互間に形成される必要は無い。よって、メモリセルアレイのレイアウトパターンの周期性が崩れることを回避できる。また、シャントＳＴを設ける領域が不要となるので、メモリセルアレイの面積が増大することを回避でき、その結果、集積度を上げることができる。
【００３１】
（第２実施形態）
第２実施形態では、第１実施形態と同様の構成からスイッチ部ＳＷ１を除いた構成を有する。
【００３２】
図４は、本発明の第２実施形態に係る磁気記憶装置を概略的に示している。図４に示すように、書き込みワード線ＷＷと読み出しワード線ＲＷとは、スイッチ部ＳＷ２のみにより接続されている。
【００３３】
書き込み動作の際、スイッチ部ＳＷ２がオフとされ、書き込みワード線駆動回路ＷＷＤにより、書き込みワード線ＷＷが駆動される。読み出し動作の際は、スイッチ部ＳＷ２がオンとされた状態で、書き込みワード線駆動回路ＷＷＤと読み出しワード線駆動回路ＲＷＤとが動作する。スイッチ部ＳＷ２の近傍のメモリセルＭＣ［ｎ］、ＭＣ［ｎ−１］等のメモリセルトランジスタＴＲは、低抵抗の書き込みワード線ＷＷからスイッチ部ＳＷ２を経由して流れる電流によりオンする。
【００３４】
本発明の第２実施形態に係る磁気記憶装置によれば、メモリセルＭＣ［０］〜ＭＣ［ｎ］を挟んで読み出しワード線駆動回路ＲＷＤと反対側の読み出しワード線ＲＷの端部（第２端）と、書き込みワード線ＷＷとの間にスイッチ部ＳＷ２が設けられる。このため、読み出し動作の際、スイッチ部ＳＷ２近傍のメモリセルトランジスタＴＲは、書き込みワード線ＷＷから流れ込む電流によって発生する電圧によりオンする。換言すれば、スイッチ部ＳＷ２近傍のメモリセルトランジスタＴＲのゲートに至る電流経路は、書き込みワード線ＷＷを用いて構成される。このため、読み出しワード線ＲＷのみにより構成される電流経路より、抵抗値が低い。これにより、書き込みワード線駆動回路ＷＷＤおよび読み出しワード線駆動回路ＲＷＤの動作開始から、１本の読み出しワード線ＲＷに接続されるメモリセルトランジスタＴＲの全てが動作するまでの時間が短縮される。この結果、読み出し動作の速度を高めることができる。
【００３５】
（第３実施形態）
第３実施形態では、第１実施形態のスイッチ部ＳＷ１、ＳＷ２の具体例としてＭＩＳ（Metal Insulator Semiconductor）トランジスタが用いられる。以下の記載で、ＭＩＳトランジスタにはＭＯＳ（Metal Oxide Semiconductor）トランジスタが含まれるものとする。
【００３６】
図５は、本発明の第３実施形態に係る磁気記憶装置を概略的に示している。図５に示すように、図１のスイッチ部ＳＷ１、ＳＷ２の位置に、Ｐ型のＭＩＳトランジスタＴＰが設けられる。すなわち、書き込みワード線ＷＷと読み出しワード線ＲＷとのそれぞれの第１端同士の間にＭＩＳトランジスタＴＰが設けられる。同様に、書き込みワード線ＷＷと読み出しワード線ＲＷのそれぞれの第２端同士の間にＭＩＳトランジスタＴＰが設けられる。ＭＩＳトランジスタＴＰのゲートには、読み出しイネーブル信号ＲＥＮＢＬの否定論理の信号（以下、信号／ＲＥＮＢＬと記載）が供給される。信号／ＲＥＮＢＬのローレベルに応じて、ＭＩＳトランジスタＴＰがオンする。
【００３７】
図５では、スイッチ部ＳＷ１、２として、Ｐ型のＭＩＳトランジスタの場合を例示しているが、図６に示すようにＮ型を用いることもできる。この場合、Ｐ型のＭＩＳトランジスタを用いた場合と同様に接続され、読み出しイネーブル信号ＲＥＮＢＬのハイレベルに応じてＭＩＳトランジスタＴＮがオンする。動作に関しては、Ｐ型のＭＩＳトランジスタを用いた場合と同様である。
【００３８】
さらに、図７に示すように、Ｐ型のＭＩＳトランジスタＴＰとＮ型のＭＩＳトランジスタＴＮとを並列に接続した構成を、スイッチ部ＳＷ１、ＳＷ２に適用することもできる。この場合、ＭＩＳトランジスタＴＰ、ＴＮのそれぞれの一端が書き込みワード線ＷＷに接続され、他端が読み出しワード線ＲＷに接続される。ＭＩＳトランジスタＴＰのゲートには、信号／ＲＥＮＢＬが供給される。一方、ＭＩＳトランジスタＴＮのゲートには、読み出しイネーブル信号ＲＥＮＢＬが供給される。読み出しイネーブル信号ＲＥＮＢＬのハイレベル（信号／ＲＥＮＢＬのローレベル）に応じてＭＩＳトランジスタＴＰ、ＴＮがオンする。動作に関しては、Ｐ型のＭＩＳトランジスタを用いた場合と同様である。
【００３９】
本発明の第３実施形態に係る磁気記憶装置によれば、第１実施形態と同様の効果を得られる。
【００４０】
（第４実施形態）
第４実施形態では、第２実施形態のスイッチ部ＳＷ２の具体例として、第３実施形態と同様のＭＩＳトランジスタが用いられる。
【００４１】
図８は、本発明の第４実施形態に係る磁気記憶装置を概略的に示している。図８に示すように、図４のスイッチ部ＳＷ２の位置に、第３実施形態と同様のＭＩＳトランジスタＴＰが設けられる。すなわち、書き込みワード線ＷＷと読み出しワード線ＲＷのそれぞれの第２端同士の間に、ＭＩＳトランジスタＴＰが設けられる。ＭＩＳトランジスタＴＰのゲートには、信号／ＲＥＮＢＬが供給される。Ｎ型のＭＩＳトランジスタＴＮ、並列に接続されたＮ型、Ｐ型のＭＩＳトランジスタＴＮ、ＴＰを使用可能であることは、第３実施形態と同様である。動作に関しては、第２実施形態と同様である。
【００４２】
本発明の第４実施形態に係る磁気記憶装置によれば、第２実施形態と同様の効果を得られる。
【００４３】
（第５実施形態）
第５実施形態では、第３実施形態と同様の構成に加えて、スイッチ部ＳＷ１が読み出しワード線駆動回路ＲＷＤとしての機能を有する。
【００４４】
図９は、本発明の第５実施形態に係る磁気記憶装置を概略的に示している。図９に示すように、スイッチ部ＳＷ１は、第３実施形態と同様にトランジスタＴＰにより構成され、読み出しワード線駆動回路ＲＷＤとしての機能を有する。読み出しワード線駆動回路ＲＷＤとして機能する際、書き込みワード線ＷＷが、ＭＩＳトランジスタＴＰの電源供給線として機能する。
【００４５】
スイッチ部ＳＷ１（読み出しワード線駆動回路ＲＷＤ）はまた、読み出しワード線ＲＷを所定の電位にクランプするためのクランプ回路ＣＰをさらに有する。クランプ回路ＣＰは、例えばＮ型のＭＩＳトランジスタＴＮにより構成される。ＭＩＳトランジスタＴＮの両端は読み出しワード線ＲＷの一端と共通電位線との間に接続され、ゲートには信号／ＲＥＮＢＬが供給される。
【００４６】
書き込み動作の際、信号／ＲＥＮＢＬがハイレベルとされる。したがって、トランジスタＴＰがオフとされるとともに、トランジスタＴＮがオンとされる。書き込みワード線ＷＷには、書き込みワード線駆動回路ＷＷＤ、電流シンク回路ＷＳにより、書き込み電流が流れる。一方、読み出しワード線ＲＷは、共通電位が供給される。
【００４７】
読み出し動作の際、信号／ＲＥＮＢＬがローレベルとされる。したがって、トランジスタＴＰがオンとされるとともに、トランジスタＴＮがオフとされる。この結果、読み出しワード線ＲＷは、読み出しワード線駆動回路ＲＷＤにより駆動される。また、スイッチ部ＳＷ２近傍のメモリセルトランジスタＴＲには、書き込みワード線ＷＷおよびスイッチ部ＳＷ２を電流経路とする電流が流れる。
【００４８】
本発明の第５実施形態に係る磁気記憶装置によれば、第１実施形態と同様を効果を得られる。また、第５実施形態に係る磁気記憶装置によれば、スイッチ部ＳＷ１は、読み出しワード線駆動回路ＲＷＤとしての機能を有する。このため、読み出しワード線駆動回路ＲＷＤを別途設ける必要が無い。この結果、磁気記憶装置の回路構成の簡略化、小型化が可能となる。
【００４９】
また、スイッチ部ＳＷ１（読み出しワード線駆動回路ＲＷＤ）は、クランプ回路ＣＰを有する。このため、読み出し動作以外の間、読み出しワード線ＲＷを所定の電位（共通電位）とすることができ、読み出しワード線ＲＷがフローティングとなることを回避できる。
【００５０】
（第６実施形態）
第６実施形態では、第５実施形態と同様の構成に加えて、スイッチ部ＳＷ２も読み出しワード線駆動回路ＲＷＤとしての機能を有する。
【００５１】
図１０は、本発明の第６実施形態に係る磁気記憶装置を概略的に示している。図１０に示すように、スイッチ部ＳＷ２は、第３実施形態と同様にトランジスタＴＰにより構成され、読み出しワード線駆動回路ＲＷＤとしての機能を有する。第５実施形態と同様に、スイッチ部ＳＷ２は、読み出しワード線駆動回路ＲＷＤとして機能する際、書き込みワード線ＷＷが、ＭＩＳトランジスタＴＰの電源供給線として機能する。
【００５２】
スイッチ部ＳＷ２（読み出しワード線駆動回路ＲＷＤ）はまた、第５実施形態と同様に、読み出しワード線ＲＷを所定の電位にクランプするためのクランプ回路ＣＰを有する。クランプ回路ＣＰは、例えばＮ型のＭＩＳトランジスタＴＮにより構成される。ＭＩＳトランジスタＴＮの両端は読み出しワード線ＲＷの一端と共通電位線との間に接続され、ゲートには信号／ＲＥＮＢＬが供給される。
【００５３】
本発明の第６実施形態に係る磁気記憶装置によれば、第１、第５実施形態と同様の効果を得られる。また、第６実施形態に係る磁気記憶装置によれば、スイッチ部ＳＷ２は、読み出しワード線駆回路ＲＷＤとしての機能を有する。このため、読み出し動作以外の間、第５実施形態より確実に、読み出しワード線ＲＷを所定の電位とすることができる。
【００５４】
なお、図１０では、書き込みワード線ＷＷの一端にワード線駆動回路ＷＤが接続され、他端に電流シンク回路ＷＳが接続される構成が例示されている。しかしながら、これらを逆にして、一端に電流シンク回路ＷＳを接続し、他端にワード線駆動回路ＷＤを接続する構成とすることも可能である。この場合も、同じ効果を得られる。
【００５５】
（第７実施形態）
第７実施形態は、第１実施形態の書き込みワード線駆動回路ＷＷＤと電流シンク回路ＷＳの接続位置が逆転した構成を有する。
【００５６】
図１１は、本発明の第７実施形態に係る磁気記憶装置を概略的に示している。図１１に示すように、書き込みワード線駆動回路ＷＷＤは、書き込みワード線ＷＷの第２端と接続される。また、電流シンク回路ＷＳは、書き込みワード線ＷＷの第１端と接続される。
【００５７】
書き込み動作の際、スイッチ部ＳＷ１、ＳＷ２がオフとされる。この状態で、書き込みワード線駆動回路ＷＷＤおよび電流シンク回路ＷＳにより、書き込みワード線ＷＷに書き込み電流が流れる。
【００５８】
読み出し動作の際、スイッチ部ＳＷ１、ＳＷ２がオンとされる。この状態で、読み出しワード線駆動回路ＲＷＤが動作するのに加え、書き込みワード線駆動回路ＷＷＤも動作する。読み出しワード線駆動回路ＲＷＤ近傍のメモリセルトランジスタＴＲには、読み出しワード線駆動回路ＲＷＤにより駆動される電流による電圧が印加される。一方、スイッチ部ＳＷ２近傍のメモリセルトランジスタＴＲには、書き込みワード線駆動回路ＷＷＤからの電流による電圧が印加される。
【００５９】
本発明の第７実施形態に係る磁気記憶装置によれば、書き込みワード線ＷＷと読み出しワード線ＲＷとが、メモリセルＭＣ［０］〜［ｎ］の外側に設けられたスイッチ部ＳＷ１、ＳＷ２により接続されるとともに、書き込みワード線駆動回路ＷＷＤが、書き込みワード線ＷＷの第２端と接続される。そして、読み出し動作の際、読み出しワード線駆動回路ＲＷＤと書き込みワード線駆動回路ＷＷＤとが動作する。このため、読み出しワード線駆動回路ＲＷＤと離れた（スイッチ部ＳＷ２近傍の）メモリセルトランジスタＴＲには、書き込みワード線駆動回路ＷＷＤからスイッチ部ＳＷ２を経由して電流が流れる。したがって、これらメモリセルトランジスタＴＲに流れる電流が高抵抗の読み出しワード線ＲＷを通る距離は小さくなる。よって、読み出し動作の速度を高めることができる。
【００６０】
（第８実施形態）
第８実施形態では、第７実施形態と同様の構成において、第２実施形態と同様に、スイッチ部ＳＷ２のみが設けられる構成を有する。換言すれば、第８実施形態は、第２実施形態の書き込みワード線駆動回路ＷＷＤと電流シンク回路ＷＳの接続位置が逆転した構成を有する。
【００６１】
図１２は、本発明の第８実施形態に係る磁気記憶装置を概略的に示している。図１２に示すように、書き込みワード線ＷＷと読み出しワード線ＲＷとは、スイッチ部ＳＷ２のみにより接続されている。
【００６２】
書き込み動作の際、スイッチ部ＳＷ２がオフとされる。この状態で、書き込みワード線駆動回路ＷＷＤが動作することにより、書き込み電流が流れる。読み出し動作の際は、スイッチ部ＳＷ２がオンとされる。この状態で、読み出しワード線駆動回路ＲＷＤ、書き込みワード線駆動回路ＷＷＤが動作することにより読み出し電流が流れる。
【００６３】
本発明の第８実施形態に係る磁気記憶装置によれば、第７実施形態と同様の効果を得られる。
【００６４】
（第９実施形態）
第９実施形態では、第７実施形態のスイッチ部ＳＷ１、ＳＷ２の具体例として、第３実施形態と同様のＭＩＳトランジスタが用いられる。換言すれば、第９実施形態は、第３実施形態の書き込みワード線駆動回路ＷＷＤと電流シンク回路ＷＳの接続位置が逆転した構成を有する。
【００６５】
図１３は、本発明の第９実施形態に係る磁気記憶装置を概略的に示している。図１３に示すように、図１１のスイッチ部ＳＷ１、ＳＷ２の位置に、第３実施形態と同様にしてＭＩＳトランジスタＴＰが設けられる。Ｎ型のＭＩＳトランジスタＴＮ、並列に接続されたＮ型、Ｐ型のＭＩＳトランジスタＴＮ、ＴＰを使用可能であることは、第３実施形態と同様である。動作に関しては、第７実施形態と同様である。
【００６６】
本発明の第９実施形態によれば、第７実施形態と同様の効果を得られる。
【００６７】
（第１０実施形態）
第１０実施形態では、第８実施形態のスイッチ部ＳＷ２の具体例として、第３実施形態と同様のＭＩＳトランジスタが用いられる。換言すれば、第１０実施形態は、第４実施形態の書き込みワード線駆動回路ＷＷＤと電流シンク回路ＷＳの接続位置が逆転した構成を有する。
【００６８】
図１４は、本発明の第１０実施形態に係る磁気記憶装置を概略的に示している。図１４に示すように、図１２のスイッチ部ＳＷ２の位置に、第３実施形態と同様のＭＩＳトランジスタＴＰが設けられる。この部分の接続方法は、第４実施形態と同じである。また、Ｎ型のＭＩＳトランジスタＴＮ、並列に接続されたＮ型、Ｐ型のＭＩＳトランジスタＴＮ、ＴＰを使用可能であることは、第３実施形態と同様である。動作に関しては、第８実施形態と同様である。
【００６９】
本発明の第１０実施形態に係る磁気記憶装置によれば、第８実施形態と同様の効果を得られる。
【００７０】
（第１１実施形態）
第１１実施形態では、第９実施形態と同様の構成に加えて、第５実施形態と同様に、スイッチ部ＳＷ１が読み出しワード線駆動回路ＲＷＤとしての機能を有する。換言すれば、第１１実施形態は、第５実施形態の書き込みワード線駆動回路ＷＷＤと電流シンク回路ＷＳの接続位置が逆転した構成を有する。
【００７１】
図１５は、本発明の第１１実施形態に係る磁気記憶装置を概略的に示している。図１５に示すように、スイッチ部ＳＷ１は、第３実施形態と同様にトランジスタＴＰにより構成され、読み出しワード線駆動回路ＲＷＤとしての機能を有する。また、スイッチ部ＳＷ１（読み出しワード線駆動回路ＲＷＤ）がクランプ回路ＣＰを有することも第５実施形態と同じである。
【００７２】
本発明の第１１実施形態に係る磁気記憶装置によれば、第５、第９実施形態と同様の効果を得られる。
【００７３】
（第１２実施形態）
第１２実施形態は、第１実施形態の構成から読み出しワード線駆動回路ＲＷＤを除いた構成を有する。
【００７４】
図１６は、本発明の第１２実施形態に係る磁気記憶装置を概略的に示している。図１６に示すように、読み出しワード線ＲＷには、読み出しワード線駆動回路ＲＷＤが設けられていない。書き込みワード線ＷＷの一端にはワード線駆動回路ＷＤが接続され、他端には電流シンク回路ＷＳが接続される。ワード線駆動回路ＷＤは、書き込みワード線ＷＷに書き込み電流を流すことが可能な電流駆動能力を有し、書き込みワード線ＷＷ、読み出しワード線ＲＷの両方を駆動する。
【００７５】
書き込み動作時には、スイッチ部ＳＷ１、ＳＷ２がオフとされる。この状態で、ワード線駆動回路ＷＤと電流シンク回路ＷＳとが動作することにより、書き込みワード線ＷＷが駆動される。
【００７６】
一方、読み出し動作時には、スイッチ部ＳＷ１、ＳＷ２がオンとされるとともに、電流シンク回路ＷＳはオフとされる。この状態で、ワード線駆動回路ＷＤにより読み出しワード線ＲＷが駆動される。
【００７７】
本発明の第１２実施形態に係る磁気記憶装置によれば、第１実施形態と同様に、書き込みワード線ＷＷと読み出しワード線ＲＷとが、メモリセルＭＣの外側に設けられたスイッチ部ＳＷ１、ＳＷ２により接続される。このため、第１実施形態と同様の効果を得られる。
【００７８】
さらに、第１２実施形態に係る磁気記憶装置によれば、ワード線駆動回路ＷＤと電流シンク回路ＷＳにより、書き込みワード線ＷＷおよび読み出しワード線ＲＷの両方を駆動する。このため、読み出しワード線駆動回路ＲＷＤを設ける必要が無く、磁気記憶装置のレイアウト面積を減少させることができる。
【００７９】
なお、図１６では、書き込みワード線ＷＷの一端にワード線駆動回路ＷＤが接続され、他端に電流シンク回路ＷＳが接続される構成が例示されている。しかしながら、これらを逆にして、一端に電流シンク回路ＷＳを接続し、他端にワード線駆動回路ＷＤを接続する構成とすることも可能である。この場合も、同じ効果を得られる。
【００８０】
（第１３実施形態）
第１３実施形態では、第１２実施形態と同様の構成に加え、ワード線駆動回路が２つ設けられる。
【００８１】
図１７は、本発明の第１３実施形態に係る磁気記憶装置を概略的に示している。図１７に示すように、書き込みワード線ＷＷの一端には、ワード線駆動回路ＷＤ［０］、ＷＤ［１］が接続される。
【００８２】
ワード線駆動回路ＷＤ［０］は、ワード線駆動回路ＷＤ［１］より大きい電流駆動能力を有する。具体的には、それぞれの駆動回路の出力段がトランジスタにより構成されている場合、ワード線駆動回路ＷＤ［０］のトランジスタのサイズが、ワード線駆動回路ＷＤ［１］のそれより大きくなるように各トランジスタが選択される。
【００８３】
ワード線駆動回路ＷＤ［１］の電流駆動能力は、読み出しワード線ＲＷに読み出し電流を流すことができるように設定される。また、ワード線駆動回路ＷＤ［０］の電流駆動能力は、ワード線駆動回路ＷＤ［１］と合わせた電流駆動能力により、書き込みワード線ＷＷに書き込み電流を流すことができるように設定される。
【００８４】
書き込み動作時には、スイッチ部ＳＷ１、ＳＷ２がオフとされる。この状態で、ワード線駆動回路ＷＤ［０］、ＷＤ［１］と電流シンク回路ＷＳとが動作することにより、書き込みワード線ＷＷが駆動される。
【００８５】
一方、読み出し動作時には、スイッチ部ＳＷ１、ＳＷ２がオンとされるとともに、ワード線駆動回路ＷＤ［１］のみが動作する。ワード線駆動回路ＷＤ［０］および電流シンク回路ＷＳは動作しない。この結果、ワード線駆動回路ＷＤ［１］により読み出しワード線ＲＷが駆動される。
【００８６】
本発明の第１３実施形態に係る磁気記憶装置によれば、第１２実施形態と同様の効果を得られる。また、第１３実施形態に係る磁気記憶装置によれば、書き込み動作時には、２つのワード線駆動回路ＷＤ［０］、ＷＤ［１］により書き込みワード線ＷＷが駆動されるとともに、読み出し動作時には、ワード線駆動回路ＷＤ［１］のみにより読み出しワード線ＲＷが駆動される。このため、書き込み電流を流すことができるほどに高い電流駆動能力を有するワード線駆動回路により書き込みワード線ＷＷおよび読み出しワード線ＲＷを駆動する場合に比べて、消費電力を低下できる。
【００８７】
また、第１３実施形態によれば、読み出し動作時に書き込みワード線ＷＷを流れる電流が、書き込み動作時のそれより小さい。このため、読み出し時に書き込みワード線ＷＷを流れる電流によってメモリセルＴＲ（ＭＴＪ素子）へ誤って情報が書き込まれることを防ぐことができる。
【００８８】
なお、図１７では、書き込みワード線ＷＷの一端にワード線駆動回路ＷＤ［０］、ＷＤ［１］が接続され、他端に電流シンク回路ＷＳが接続される構成が例示されている。しかしながら、これらを逆にして、一端に電流シンク回路ＷＳを接続し、他端にワード線駆動回路ＷＤ［０］、ＷＤ［１］を接続する構成とすることも可能である。この場合も、同じ効果を得られる。
【００８９】
（第１４実施形態）
第１４実施形態では、第１３実施形態と同様の構成に加えて、第５実施形態と同様に、スイッチ部ＳＷ１が読み出しワード線駆動回路ＲＷＤとしての機能を有する。
【００９０】
図１８は、本発明の第１４実施形態に係る磁気記憶装置を概略的に示している。図１８に示すように、スイッチ部ＳＷ１は、第３実施形態と同様にトランジスタＴＰにより構成され、読み出しワード線駆動回路ＲＷＤとしての機能を有する。また、スイッチ部ＳＷ１（読み出しワード線駆動回路ＲＷＤ）がクランプ回路ＣＰを有することも第５実施形態と同じである。
【００９１】
書き込み時には、信号／ＲＥＮＢＬがハイレベルとされることにより、トランジスタＴＰがオフし、トランジスタＴＮがオンする。この状態で、ワード線駆動回路ＷＤ［０］、ＷＤ［１］が駆動することにより、書き込みワード線ＷＷが駆動される。
【００９２】
一方、読み出し時には、信号／ＲＥＮＢＬがローレベルとされることにより、トランジスタＴＰがオンし、トランジスタＴＮがオフする。この状態で、ワード線駆動回路ＷＤ［１］が動作し、ワード線駆動回路ＷＤ［０］および電流シンク回路ＷＳは動作しない。この結果、読み出しワード線ＲＷが駆動される。
【００９３】
本発明の第１４実施形態に係る磁気記憶装置によれば、第５、第１３実施形態と同様の効果を得られる。
【００９４】
（第１５実施形態）
第１５実施形態では、第１４実施形態の構成に加え、第６実施形態と同様にスイッチ部ＳＷ２も読み出しワード線駆動回路ＲＷＤとしての機能を有する。
【００９５】
図１９は、本発明の第１５実施形態に係る磁気記憶装置を概略的に示している。図１９に示すように、スイッチ部ＳＷ２が、第６実施形態と同様に、トランジスタＴＰにより構成され、読み出しワード線駆動回路ＲＷＤとしての機能を有する。また、スイッチ部ＳＷ２（読み出しワード線駆動回路ＲＷＤ）がクランプ回路ＣＰを有することも第６実施形態と同じである。
【００９６】
本発明の第１５実施形態に係る磁気記憶装置によれば、第６、第１４実施形態と同様の効果を得られる。
【００９７】
なお、図１９では、書き込みワード線ＷＷの一端にワード線駆動回路ＷＤ［０］、ＷＤ［１］が接続され、他端に電流シンク回路ＷＳが接続される構成が例示されている。しかしながら、これらを逆にして、一端に電流シンク回路ＷＳを接続し、他端にワード線駆動回路ＷＤ［０］、ＷＤ［１］を接続する構成とすることも可能である。この場合も、同じ効果を得られる。
【００９８】
（第１６実施形態）
第１６実施形態では、ワード線駆動回路ＷＤ［０］、ＷＤ［１］と電流シンク回路ＷＳの接続位置が、第７実施形態と同様に、第１４実施形態と比べて逆転している。換言すれば、第１６実施形態は、第１４実施形態のワード線駆動回路ＷＤ［０］およびＷＤ［１］と、電流シンク回路ＷＳと、の接続位置が逆転した構成を有する。
【００９９】
図２０は、本発明の第１６実施形態に係る磁気記憶装置を概略的に示している。図２０に示すように、書き込みワード線ＷＷの一端に電流シンク回路ＷＳが接続され、他端に第１３実施形態と同様のワード線駆動回路ＷＤ［０］、ＷＤ［１］が接続される。動作に関しては、第１５実施形態と同様である。
【０１００】
本発明の第１６実施形態に係る磁気記憶装置によれば、第７、１４実施形態と同様の効果を得られる。
【０１０１】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【０１０２】
【発明の効果】
以上、詳述したように本発明によれば、読み出し動作速度を高めるとともに、大規模なメモリセルアレイを形成可能な磁気記憶装置を提供できる。
【図面の簡単な説明】
【図１】 本発明の第１実施形態に係る磁気記憶装置を概略的に示す図。
【図２】 本発明の第１実施形態の変形例に係る磁気記憶装置を概略的に示す図。
【図３】 本発明の第１実施形態の変形例に係る磁気記憶装置を概略的に示す図。
【図４】 本発明の第２実施形態に係る磁気記憶装置を概略的に示す図。
【図５】 本発明の第３実施形態に係る磁気記憶装置を概略的に示す図。
【図６】 本発明の第３実施形態の他の例に係る磁気記憶装置を概略的に示す図。
【図７】 本発明の第３実施形態の他の例に係る磁気記憶装置を概略的に示す図。
【図８】 本発明の第４実施形態に係る磁気記憶装置を概略的に示す図。
【図９】 本発明の第５実施形態に係る磁気記憶装置を概略的に示す図。
【図１０】 本発明の第６実施形態に係る磁気記憶装置を概略的に示す図。
【図１１】 本発明の第７実施形態に係る磁気記憶装置を概略的に示す図。
【図１２】 本発明の第８実施形態に係る磁気記憶装置を概略的に示す図。
【図１３】 本発明の第９実施形態に係る磁気記憶装置を概略的に示す図。
【図１４】 本発明の第１０実施形態に係る磁気記憶装置を概略的に示す図。
【図１５】 本発明の第１１実施形態に係る磁気記憶装置を概略的に示す図。
【図１６】 本発明の第１２実施形態に係る磁気記憶装置を概略的に示す図。
【図１７】 本発明の第１３実施形態に係る磁気記憶装置を概略的に示す図。
【図１８】 本発明の第１４実施形態に係る磁気記憶装置を概略的に示す図。
【図１９】 本発明の第１５実施形態に係る磁気記憶装置を概略的に示す図。
【図２０】 本発明の第１６実施形態に係る磁気記憶装置を概略的に示す図。
【図２１】 ＭＲＡＭの代表的なメモリセルを概略的に示す断面図。
【図２２】 メモリセルの回路図。
【図２３】 メモリセルアレイおよび周辺部の第１従来例。
【図２４】 第２の従来例。
【符号の説明】
Ｂ［０］〜Ｂ［ｎ］…ビット線、ＷＷ…書き込みワード線、ＭＣ［０］〜ＭＣ［ｎ］…メモリセル、ＭＴＪ…ＭＴＪ素子、ＴＲ…メモリセルトランジスタ、ＷＷ…書き込みワード線、ＷＷＤ…書き込みワード線駆動回路、ＷＳ…電流シンク回路、ＲＷ…読み出しワード線、ＲＷＤ…読み出しワード線駆動回路、ＳＷ１、ＳＷ２…スイッチ部、ＲＥＮＢＬ…読み出しイネーブル信号、ＣＮＴ…制御部、ＭＣＡ…メモリセルアレイ、ＴＰ、ＴＮ…ＭＩＳトランジスタ、ＣＰ…クランプ回路、ＷＤ、ＷＤ［０］、ＷＤ［１］…ワード線駆動回路。
【発明の属する技術分野】
本発明は、磁気記憶装置に関し、例えば書き込みワード線と読み出しワード線とを有する磁気記憶装置に関する。
【０００２】
【従来の技術】
磁気の性質を利用した磁気記憶装置が知られている。磁気記憶装置の１つであるＭＲＡＭ（Magnetic Random Access Memory）のメモリセルに、強磁性トンネル接合（Magnetic Tunnel Junction、以下、ＭＴＪと記載）を用いたＭＴＪ素子が使用される。ＭＴＪ素子は、２枚の強磁性体膜（固着層、記録層）と、これら強磁性体膜により挟まれた１枚の絶縁膜（トンネルバリア層）により構成される。
【０００３】
図２１は、ＭＲＡＭの代表的なメモリセルＭＣを概略的に示す断面図である。情報の書き込みの際、ビット線Ｂと、ビット線Ｂと垂直に交差する書き込みワード線ＷＷとに電流を流す。この電流により、ビット線Ｂと書き込みワード線ＷＷとの交点に磁界を発生させ、この磁界によりＭＴＪ素子ＭＴＪの記録層の磁化方向を反転させる。固着層と記録層の磁化の相対的な配置が平行か反平行かにより、２進の情報が記録される。
【０００４】
記録情報の読み出しは、トンネル型磁気抵抗効果(Tunneling Magneto Resistive、以下、ＴＭＲと記載)を利用して行う。磁気抵抗効果とは、ＭＴＪ素子ＭＴＪの電気抵抗が、ＭＴＪ素子ＭＴＪを構成する強磁性体膜の磁化方向と電流との相対角等によって変化する現象である。すなわち、先ず、読み出しワード線ＲＷを活性化させることによりメモリセルトランジスタＴＲをオンし、ビット線ＢからＭＴＪ素子ＭＴＪを介してグランドＧＮＤへ電流を流す。そして、この電流がビット線Ｂに接続されたセンスアンプ（図示せぬ）により読み出されることにより、先の電気抵抗の変化が読み取られる。
【０００５】
図２２は図２１のメモリセルの回路図であり、図２３は図２２のメモリセルを用いたメモリセルアレイおよび周辺部の第１従来例を示している。図２３に示すように、書き込みワード線ＷＷ［０］〜ＷＷ［ｍ］と読み出しワード線ＲＷ［０］〜ＲＷ［ｍ］との組と、ビット線Ｂ［０］〜［ｎ］との交差点にメモリセルＭＣ［０，０］〜ＭＣ［ｍ，ｎ］が設けられる。メモリセルアレイ部ＭＣＡ上部のビット線駆動回路ＢＤＵ［０］〜ＢＤＵ［ｎ］、メモリセルアレイ部ＭＣＡ下部のＢＤＬ［０］〜ＢＤＬ［ｎ］は、各ビット線Ｂ［０］〜Ｂ［ｎ］をそれぞれ駆動する。書き込みワード線ＷＷ［０］〜ＷＷ［ｎ］の一端、他端には、書き込みワード線駆動回路ＷＷＤ［０］〜ＷＷＤ［ｎ］、電流シンク回路ＷＳ［０］〜ＷＷＳ［ｎ］がそれぞれ接続される。書き込み動作の際、書き込みワード線駆動回路ＷＷＤ［０］〜ＷＷＤ［ｎ］が書き込み電流を流すように駆動し、電流シンク回路ＷＳ［０］〜ＷＳ［ｎ］がこの電流を引き出す。
【０００６】
書き込みワード線ＷＷ（ＷＷ［０］〜［ｍ］）には、それを流れる電流によってメモリセルＭＣ（ＭＣ［０，０］〜ＭＣ［ｍ，ｎ］）に磁界を発生させるために大きな電流が流れる。このため、低抵抗の金属が、一般的に書き込みワード線に用いられる。一方、読み出しワード線ＲＷ（ＲＷ［０］〜ＲＷ［ｍ］）には、そのような大きな電流を流す必要がない。このため、メモリセルトランジスタＴＲのゲート電極を構成する比較的高抵抗の材料（例えばポリシリコン）が、読み出しワード線ＲＷに用いられる。
【０００７】
この出願の発明に関連する先行技術文献情報としては次のものがある。
【０００８】
【非特許文献１】
Roy Scheuerlein et al.， A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell，「IEEE International Solid-State Circuits Conference （ISSCC） Digest of Technical Papers」， （米国）， 2000年2月， p.128-129
【０００９】
【非特許文献２】
M.Durlam et al., Nonvolatile RAM based on Magnetic Tunnel Junction Elements, 「ISSCC Digest of Technical Papers」， （米国）， 2000年2月， p.130-131
【００１０】
【非特許文献３】
Peter K. Naji et al., A 256kb 3.0V 1T1MTJ Nonvolatile Magnetoresistive RAM, 「ISCC Digest of Technical Papers」， （米国）， 2001年2月， p.122-123
【００１１】
【発明が解決しようとする課題】
ところで、上記したように、読み出しワード線ＲＷは大きい抵抗値を有し、その値は書き込みワード線ＷＷの１０倍〜１００倍程度である。また、読み出しワード線ＲＷはメモリセルトランジスタＴＲのゲート電極と共通であるため、容量値も大きい。よって、読み出しワード線ＲＷは大きなＲＣ積を有し、その動作速度が遅くなる。このことは、メモリセルアレイＭＣＡが大規模な場合に特に顕著となり、データの読み出し速度の低下、メモリセルアレイＭＣＡの規模が制限される、等の問題が生じる。
【００１２】
この問題を解決するために、図２４に示すように、第２の従来例が提案されている。図２４は、読み出しワード線ＲＷおよび書き込みワード線ＷＷが一本ずつのみ示されている。図２４に示すように、書き込みワード線ＷＷの両端には、ワード線制御回路ＷＣＴＲが接続されている。書き込みワード線ＷＷと読み出しワード線ＲＷとは、シャントＳＴにより接続されている。メモリセルトランジスタＴＲの一端は共通ノードＣＮと接続され、共通ノードＣＮは接続トランジスタＳを介して接地されている。読み出しワード線ＲＷは、書き込みワード線ＷＷと接続されることにより、実効的な抵抗値は第１従来例より小さい。書き込み動作時に読み出しワード線ＲＷに流れる電流によりトランジスタＴＲがオンすることを防ぐため、接続トランジスタＳによって、共通ノードＣＮとグランドが分離される。
【００１３】
しかしながら、第２従来例では、読み出しワード線ＲＷと書き込みワード線ＷＷがシャントＳＴにより接続されているため、以下のような問題が生じる。第１に、シャントＳＴを設けるための領域によって、メモリセルアレイＭＣＡの面積が増大する。第２に、メモリセルアレイＭＣＡ内にシャントＳＴを設けるためにメモリセルアレイＭＣＡのレイアウトパターンの周期性が崩れ、微細パターンの加工が困難となる。
【００１４】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、読み出し動作速度を高めるとともに、大規模なメモリセルアレイを形成可能な磁気記憶装置を提供しようとするものである。
【００１５】
【課題を解決するための手段】
本発明の第１の視点による磁気記憶装置は、情報を記録する第１乃至第ｎＭＴＪ素子と、前記第１乃至第ｎＭＴＪ素子とそれぞれ接続された第１乃至第ｎトランジスタと、書き込み動作時に前記第１乃至第ｎＭＴＪ素子に印加するための磁界を発生させる書き込みワード線と、前記第１乃至第ｎトランジスタのゲートと接続され、且つ読み出し動作時に前記第１乃至第ｎトランジスタを導通させるための電圧を印加する、読み出しワード線と、前記書き込みワード線の第１端または第２端と接続された、前記書き込みワード線を駆動する第１ワード線駆動回路と、前記読み出しワード線の第１端と接続された、前記読み出しワード線を駆動する第２ワード線駆動回路と、前記読み出しワード線の第２端と前記書き込みワード線の第２端との間に接続された第２スイッチ部と、を具備する。
【００１６】
更に、本発明に係る実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施の形態に示される全構成要件から幾つかの構成要件が省略されることで発明が抽出された場合、その抽出された発明を実施する場合には省略部分が周知慣用技術で適宜補われるものである。
【００１７】
【発明の実施の形態】
以下に本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１８】
（第１実施形態）
図１は、本発明の第１実施形態に係る磁気記憶装置を概略的に示している。図１に示す回路のメモリセルＭＣ［０］〜ＭＣ［ｎ］、ビット線Ｂ［０］〜Ｂ［ｎ］、書き込みワード線ＷＷ、読み出しワード線ＲＷの構造は、図２１に示す構造と同様である。
【００１９】
以下、図１、図２１を参照して第１実施形態に係る磁気記憶装置について説明する。図１に示すように、ビット線Ｂ［０］〜Ｂ［ｋ］〜Ｂ［ｎ］と書き込みワード線ＷＷとの交点にメモリセルＭＣ［０］〜ＭＣ［ｋ］〜ＭＣ［ｎ］が設けられる。メモリセルＭＣ［０］〜ＭＣ［ｎ］（以下、明示しない限り包括的にメモリセルＭＣと記載）は、ＭＴＪ素子ＭＴＪとメモリセルトランジスタＴＲから構成される。ＭＴＪ素子ＭＴＪの一端はビット線Ｂ［０］〜Ｂ［ｎ］（以下、包括的にビット線Ｂと記載）と接続され、他端はメモリセルトランジスタＴＲの一端と接続されている。メモリセルトランジスタＴＲの他端は共通電位線（例えばグランド）と接続されている。
【００２０】
書き込みワード線ＷＷは、図２１に示すように、ビット線Ｂと交わる方向（典型的には直交する方向）に沿って延在する。ＭＴＪ素子ＭＴＪは、ビット線Ｂと書き込みワード線ＷＷとの交点に設けられ、書き込みワード線ＷＷと離間している。書き込みワード線ＷＷには、書き込み動作時に電流が流れ、この電流（以下、書き込み電流）により磁界が発生する。この磁界と、ビット線Ｂを流れる電流により発生する磁界と、によりＭＴＪ素子ＭＴＪに情報が書き込まれる。
【００２１】
書き込みワード線ＷＷの、ビット線Ｂ［０］側の端部（以下、書き込みワード線ＷＷの第１端）には、書き込みワード線駆動回路ＷＷＤが接続される。一方、ビット線Ｂ［ｎ］側の端部（以下、書き込みワード線ＷＷの第２端）には電流シンク回路ＷＳが接続される。書き込み動作の際、書き込みワード線駆動回路ＷＷＤが、書き込みワード線ＷＷに書き込み電流が流れるように動作し、電流シンク回路ＷＳがこの電流を引き出すように動作する。
【００２２】
読み出しワード線ＲＷは、各メモリセルＭＣのメモリセルトランジスタＴＲのゲートと接続される。読み出しワード線ＲＷの、ビット線Ｂ［０］側の端部（以下、読み出しワード線ＲＷの第１端）には、読み出しワード線駆動回路ＲＷＤが接続される。読み出しワード線駆動回路ＲＷＤは、読み出し動作の際、メモリセルトランジスタＴＲを導通させる電圧を発生させる電流（以下、読み出し電流）が読み出しワード線に流れるように動作する。
【００２３】
書き込みワード線ＷＷの第１端と、読み出しワード線ＲＷの第１端との間にスイッチ部ＳＷ１が接続される。また、書き込みワード線ＷＷの第２端と、読み出しワード線ＲＷの第２端との間にスイッチ部ＳＷ２が接続される。換言すれば、スイッチ部ＳＷ１、ＳＷ２は、メモリセルＭＣ［０］〜ＭＣ［ｎ］からなるメモリセル群の外側に設けられる。
【００２４】
スイッチ部ＳＷ１、ＳＷ２は、電気信号により両端の接続、非接続を制御可能であれば、いかなる素子を用いることもできる。スイッチ部ＳＷ１、ＳＷ２は、制御部ＣＮＴから供給される読み出しイネーブル信号ＲＥＮＢＬにより、オン、オフ制御される。スイッチ部ＳＷ１、ＳＷ２は、書き込み動作の際にオフとされ、読み出し動作の際にオンとされる。制御部ＣＮＴは、また、書き込みワード線駆動回路ＷＷＤ、電流シンク回路ＷＳ、読み出しワード線駆動回路ＲＷＤの動作を制御する。
【００２５】
上記したのと同様の構成の、書き込みワード線ＷＷ、読み出しワード線ＲＷ、書き込みワード線駆動回路ＷＷＤ、読み出しワード線駆動回路ＲＷＤ、電流シンク回路ＷＳ、スイッチ部ＳＷ１、ＳＷ２、メモリセルＭＣ［０］〜ＭＣ［ｎ］からなる組が、ビット線Ｂの延在方向に沿って、複数個設けられる。この構成に関する記載は、以下、第２実施形態以降においても同様に適用される。
【００２６】
なお、図１は、メモリセルＭＣ［０］〜ＭＣ［ｎ］を有するメモリセルアレイが１つであって、このメモリセルアレイの外側に１つずつスイッチ部（スイッチ部ＳＷ１、ＳＷ２）が設けられる場合を例示している。しかしながら、これに限られず、磁気記憶装置が、書き込みワード線ＷＷ（または読み出しワード線ＲＷ）方向に沿って、複数のメモリセルアレイを有する場合に本実施形態を適用することも可能である。この場合、図２に示すように、メモリセルＭＣ［０］〜ＭＣ［ｎ］からなるメモリセル行を有するメモリセルアレイＭＣＡ［０］、ＭＣＡ［１］、・・・、ＭＣＡ［ｎ］ごとに、スイッチ部ＳＷ２が設けられる。または、図３に示すように、メモリセルアレイＭＣＡ［０］、ＭＣＡ［１］、・・・、ＭＣＡ［ｎ］の外側にスイッチ部ＳＷ１、ＳＷ２が設けられる構成、換言すれば、書き込みワード線ＷＷと読み出しワード線ＲＷからなる組に対して２つのスイッチ部ＳＷ１、ＳＷ２が設けられる構成とすることも可能である。この場合、メモリセルＭＣ［０］〜ＭＣ［ｎ］からなるメモリセル行が、メモリセルアレイＭＣＡ［０］〜ＭＣＡ［ｎ］に亘って配置されることとなる。メモリセルＭＣ［０］〜ＭＣ［ｎ］、およびメモリセルアレイＭＣＡ［０］〜ＭＣＡ［ｎ］に関するこの記載は、以下、第２実施形態以降においても同様に適用される。
【００２７】
また、読み出し動作時に、書き込みワード線駆動回路ＷＷＤと読み出しワード線駆動回路ＲＷＤの両方を動作させることも可能である。
【００２８】
本発明の第１実施形態に係る磁気記憶装置によれば、書き込みワード線ＷＷと読み出しワード線ＲＷとが、メモリセルＭＣ［０］〜［ｎ］の外側に設けられたスイッチ部ＳＷ１、ＳＷ２により接続される。スイッチ部ＳＷ１、ＳＷ２は、読み出し動作時にオンとされることにより、高抵抗の読み出しワード線ＲＷは低抵抗の書き込みワード線ＷＷと接続される。このため、読み出しワード線ＲＷの実効的な抵抗値は、読み出しワード線ＲＷと書き込みワード線ＷＷとの合成抵抗となるため低下する。よって、読み出し動作の速度を高めることができる。
【００２９】
一方、スイッチ部ＳＷ１、ＳＷ２は、書き込み動作時にはオフとされる。よって、書き込み電流は、低抵抗の書き込みワード線ＷＷのみを流れ、読み出しワード線ＲＷに流れない。よって、書き込み動作の速度は、従来どおり高速で行われる。また、読み出し動作時に、書き込みワード線駆動回路ＷＷＤを非動作とした場合、書き込み電流が読み出しワード線ＲＷを流れないため、書き込み電流によって読み出しワード線ＲＷが損傷を受けることを防止できる。また、書き込み動作時に、メモリセルトランジスタＴＲがオンすることも無い。
【００３０】
また、スイッチ部ＳＷ１、ＳＷ２は、メモリセルＭＣ［０］〜［ｎ］の外側に設けられる。このため、第２従来例と異なり、メモリセルＭＣ［０］〜［ｎ］相互間に形成される必要は無い。よって、メモリセルアレイのレイアウトパターンの周期性が崩れることを回避できる。また、シャントＳＴを設ける領域が不要となるので、メモリセルアレイの面積が増大することを回避でき、その結果、集積度を上げることができる。
【００３１】
（第２実施形態）
第２実施形態では、第１実施形態と同様の構成からスイッチ部ＳＷ１を除いた構成を有する。
【００３２】
図４は、本発明の第２実施形態に係る磁気記憶装置を概略的に示している。図４に示すように、書き込みワード線ＷＷと読み出しワード線ＲＷとは、スイッチ部ＳＷ２のみにより接続されている。
【００３３】
書き込み動作の際、スイッチ部ＳＷ２がオフとされ、書き込みワード線駆動回路ＷＷＤにより、書き込みワード線ＷＷが駆動される。読み出し動作の際は、スイッチ部ＳＷ２がオンとされた状態で、書き込みワード線駆動回路ＷＷＤと読み出しワード線駆動回路ＲＷＤとが動作する。スイッチ部ＳＷ２の近傍のメモリセルＭＣ［ｎ］、ＭＣ［ｎ−１］等のメモリセルトランジスタＴＲは、低抵抗の書き込みワード線ＷＷからスイッチ部ＳＷ２を経由して流れる電流によりオンする。
【００３４】
本発明の第２実施形態に係る磁気記憶装置によれば、メモリセルＭＣ［０］〜ＭＣ［ｎ］を挟んで読み出しワード線駆動回路ＲＷＤと反対側の読み出しワード線ＲＷの端部（第２端）と、書き込みワード線ＷＷとの間にスイッチ部ＳＷ２が設けられる。このため、読み出し動作の際、スイッチ部ＳＷ２近傍のメモリセルトランジスタＴＲは、書き込みワード線ＷＷから流れ込む電流によって発生する電圧によりオンする。換言すれば、スイッチ部ＳＷ２近傍のメモリセルトランジスタＴＲのゲートに至る電流経路は、書き込みワード線ＷＷを用いて構成される。このため、読み出しワード線ＲＷのみにより構成される電流経路より、抵抗値が低い。これにより、書き込みワード線駆動回路ＷＷＤおよび読み出しワード線駆動回路ＲＷＤの動作開始から、１本の読み出しワード線ＲＷに接続されるメモリセルトランジスタＴＲの全てが動作するまでの時間が短縮される。この結果、読み出し動作の速度を高めることができる。
【００３５】
（第３実施形態）
第３実施形態では、第１実施形態のスイッチ部ＳＷ１、ＳＷ２の具体例としてＭＩＳ（Metal Insulator Semiconductor）トランジスタが用いられる。以下の記載で、ＭＩＳトランジスタにはＭＯＳ（Metal Oxide Semiconductor）トランジスタが含まれるものとする。
【００３６】
図５は、本発明の第３実施形態に係る磁気記憶装置を概略的に示している。図５に示すように、図１のスイッチ部ＳＷ１、ＳＷ２の位置に、Ｐ型のＭＩＳトランジスタＴＰが設けられる。すなわち、書き込みワード線ＷＷと読み出しワード線ＲＷとのそれぞれの第１端同士の間にＭＩＳトランジスタＴＰが設けられる。同様に、書き込みワード線ＷＷと読み出しワード線ＲＷのそれぞれの第２端同士の間にＭＩＳトランジスタＴＰが設けられる。ＭＩＳトランジスタＴＰのゲートには、読み出しイネーブル信号ＲＥＮＢＬの否定論理の信号（以下、信号／ＲＥＮＢＬと記載）が供給される。信号／ＲＥＮＢＬのローレベルに応じて、ＭＩＳトランジスタＴＰがオンする。
【００３７】
図５では、スイッチ部ＳＷ１、２として、Ｐ型のＭＩＳトランジスタの場合を例示しているが、図６に示すようにＮ型を用いることもできる。この場合、Ｐ型のＭＩＳトランジスタを用いた場合と同様に接続され、読み出しイネーブル信号ＲＥＮＢＬのハイレベルに応じてＭＩＳトランジスタＴＮがオンする。動作に関しては、Ｐ型のＭＩＳトランジスタを用いた場合と同様である。
【００３８】
さらに、図７に示すように、Ｐ型のＭＩＳトランジスタＴＰとＮ型のＭＩＳトランジスタＴＮとを並列に接続した構成を、スイッチ部ＳＷ１、ＳＷ２に適用することもできる。この場合、ＭＩＳトランジスタＴＰ、ＴＮのそれぞれの一端が書き込みワード線ＷＷに接続され、他端が読み出しワード線ＲＷに接続される。ＭＩＳトランジスタＴＰのゲートには、信号／ＲＥＮＢＬが供給される。一方、ＭＩＳトランジスタＴＮのゲートには、読み出しイネーブル信号ＲＥＮＢＬが供給される。読み出しイネーブル信号ＲＥＮＢＬのハイレベル（信号／ＲＥＮＢＬのローレベル）に応じてＭＩＳトランジスタＴＰ、ＴＮがオンする。動作に関しては、Ｐ型のＭＩＳトランジスタを用いた場合と同様である。
【００３９】
本発明の第３実施形態に係る磁気記憶装置によれば、第１実施形態と同様の効果を得られる。
【００４０】
（第４実施形態）
第４実施形態では、第２実施形態のスイッチ部ＳＷ２の具体例として、第３実施形態と同様のＭＩＳトランジスタが用いられる。
【００４１】
図８は、本発明の第４実施形態に係る磁気記憶装置を概略的に示している。図８に示すように、図４のスイッチ部ＳＷ２の位置に、第３実施形態と同様のＭＩＳトランジスタＴＰが設けられる。すなわち、書き込みワード線ＷＷと読み出しワード線ＲＷのそれぞれの第２端同士の間に、ＭＩＳトランジスタＴＰが設けられる。ＭＩＳトランジスタＴＰのゲートには、信号／ＲＥＮＢＬが供給される。Ｎ型のＭＩＳトランジスタＴＮ、並列に接続されたＮ型、Ｐ型のＭＩＳトランジスタＴＮ、ＴＰを使用可能であることは、第３実施形態と同様である。動作に関しては、第２実施形態と同様である。
【００４２】
本発明の第４実施形態に係る磁気記憶装置によれば、第２実施形態と同様の効果を得られる。
【００４３】
（第５実施形態）
第５実施形態では、第３実施形態と同様の構成に加えて、スイッチ部ＳＷ１が読み出しワード線駆動回路ＲＷＤとしての機能を有する。
【００４４】
図９は、本発明の第５実施形態に係る磁気記憶装置を概略的に示している。図９に示すように、スイッチ部ＳＷ１は、第３実施形態と同様にトランジスタＴＰにより構成され、読み出しワード線駆動回路ＲＷＤとしての機能を有する。読み出しワード線駆動回路ＲＷＤとして機能する際、書き込みワード線ＷＷが、ＭＩＳトランジスタＴＰの電源供給線として機能する。
【００４５】
スイッチ部ＳＷ１（読み出しワード線駆動回路ＲＷＤ）はまた、読み出しワード線ＲＷを所定の電位にクランプするためのクランプ回路ＣＰをさらに有する。クランプ回路ＣＰは、例えばＮ型のＭＩＳトランジスタＴＮにより構成される。ＭＩＳトランジスタＴＮの両端は読み出しワード線ＲＷの一端と共通電位線との間に接続され、ゲートには信号／ＲＥＮＢＬが供給される。
【００４６】
書き込み動作の際、信号／ＲＥＮＢＬがハイレベルとされる。したがって、トランジスタＴＰがオフとされるとともに、トランジスタＴＮがオンとされる。書き込みワード線ＷＷには、書き込みワード線駆動回路ＷＷＤ、電流シンク回路ＷＳにより、書き込み電流が流れる。一方、読み出しワード線ＲＷは、共通電位が供給される。
【００４７】
読み出し動作の際、信号／ＲＥＮＢＬがローレベルとされる。したがって、トランジスタＴＰがオンとされるとともに、トランジスタＴＮがオフとされる。この結果、読み出しワード線ＲＷは、読み出しワード線駆動回路ＲＷＤにより駆動される。また、スイッチ部ＳＷ２近傍のメモリセルトランジスタＴＲには、書き込みワード線ＷＷおよびスイッチ部ＳＷ２を電流経路とする電流が流れる。
【００４８】
本発明の第５実施形態に係る磁気記憶装置によれば、第１実施形態と同様を効果を得られる。また、第５実施形態に係る磁気記憶装置によれば、スイッチ部ＳＷ１は、読み出しワード線駆動回路ＲＷＤとしての機能を有する。このため、読み出しワード線駆動回路ＲＷＤを別途設ける必要が無い。この結果、磁気記憶装置の回路構成の簡略化、小型化が可能となる。
【００４９】
また、スイッチ部ＳＷ１（読み出しワード線駆動回路ＲＷＤ）は、クランプ回路ＣＰを有する。このため、読み出し動作以外の間、読み出しワード線ＲＷを所定の電位（共通電位）とすることができ、読み出しワード線ＲＷがフローティングとなることを回避できる。
【００５０】
（第６実施形態）
第６実施形態では、第５実施形態と同様の構成に加えて、スイッチ部ＳＷ２も読み出しワード線駆動回路ＲＷＤとしての機能を有する。
【００５１】
図１０は、本発明の第６実施形態に係る磁気記憶装置を概略的に示している。図１０に示すように、スイッチ部ＳＷ２は、第３実施形態と同様にトランジスタＴＰにより構成され、読み出しワード線駆動回路ＲＷＤとしての機能を有する。第５実施形態と同様に、スイッチ部ＳＷ２は、読み出しワード線駆動回路ＲＷＤとして機能する際、書き込みワード線ＷＷが、ＭＩＳトランジスタＴＰの電源供給線として機能する。
【００５２】
スイッチ部ＳＷ２（読み出しワード線駆動回路ＲＷＤ）はまた、第５実施形態と同様に、読み出しワード線ＲＷを所定の電位にクランプするためのクランプ回路ＣＰを有する。クランプ回路ＣＰは、例えばＮ型のＭＩＳトランジスタＴＮにより構成される。ＭＩＳトランジスタＴＮの両端は読み出しワード線ＲＷの一端と共通電位線との間に接続され、ゲートには信号／ＲＥＮＢＬが供給される。
【００５３】
本発明の第６実施形態に係る磁気記憶装置によれば、第１、第５実施形態と同様の効果を得られる。また、第６実施形態に係る磁気記憶装置によれば、スイッチ部ＳＷ２は、読み出しワード線駆回路ＲＷＤとしての機能を有する。このため、読み出し動作以外の間、第５実施形態より確実に、読み出しワード線ＲＷを所定の電位とすることができる。
【００５４】
なお、図１０では、書き込みワード線ＷＷの一端にワード線駆動回路ＷＤが接続され、他端に電流シンク回路ＷＳが接続される構成が例示されている。しかしながら、これらを逆にして、一端に電流シンク回路ＷＳを接続し、他端にワード線駆動回路ＷＤを接続する構成とすることも可能である。この場合も、同じ効果を得られる。
【００５５】
（第７実施形態）
第７実施形態は、第１実施形態の書き込みワード線駆動回路ＷＷＤと電流シンク回路ＷＳの接続位置が逆転した構成を有する。
【００５６】
図１１は、本発明の第７実施形態に係る磁気記憶装置を概略的に示している。図１１に示すように、書き込みワード線駆動回路ＷＷＤは、書き込みワード線ＷＷの第２端と接続される。また、電流シンク回路ＷＳは、書き込みワード線ＷＷの第１端と接続される。
【００５７】
書き込み動作の際、スイッチ部ＳＷ１、ＳＷ２がオフとされる。この状態で、書き込みワード線駆動回路ＷＷＤおよび電流シンク回路ＷＳにより、書き込みワード線ＷＷに書き込み電流が流れる。
【００５８】
読み出し動作の際、スイッチ部ＳＷ１、ＳＷ２がオンとされる。この状態で、読み出しワード線駆動回路ＲＷＤが動作するのに加え、書き込みワード線駆動回路ＷＷＤも動作する。読み出しワード線駆動回路ＲＷＤ近傍のメモリセルトランジスタＴＲには、読み出しワード線駆動回路ＲＷＤにより駆動される電流による電圧が印加される。一方、スイッチ部ＳＷ２近傍のメモリセルトランジスタＴＲには、書き込みワード線駆動回路ＷＷＤからの電流による電圧が印加される。
【００５９】
本発明の第７実施形態に係る磁気記憶装置によれば、書き込みワード線ＷＷと読み出しワード線ＲＷとが、メモリセルＭＣ［０］〜［ｎ］の外側に設けられたスイッチ部ＳＷ１、ＳＷ２により接続されるとともに、書き込みワード線駆動回路ＷＷＤが、書き込みワード線ＷＷの第２端と接続される。そして、読み出し動作の際、読み出しワード線駆動回路ＲＷＤと書き込みワード線駆動回路ＷＷＤとが動作する。このため、読み出しワード線駆動回路ＲＷＤと離れた（スイッチ部ＳＷ２近傍の）メモリセルトランジスタＴＲには、書き込みワード線駆動回路ＷＷＤからスイッチ部ＳＷ２を経由して電流が流れる。したがって、これらメモリセルトランジスタＴＲに流れる電流が高抵抗の読み出しワード線ＲＷを通る距離は小さくなる。よって、読み出し動作の速度を高めることができる。
【００６０】
（第８実施形態）
第８実施形態では、第７実施形態と同様の構成において、第２実施形態と同様に、スイッチ部ＳＷ２のみが設けられる構成を有する。換言すれば、第８実施形態は、第２実施形態の書き込みワード線駆動回路ＷＷＤと電流シンク回路ＷＳの接続位置が逆転した構成を有する。
【００６１】
図１２は、本発明の第８実施形態に係る磁気記憶装置を概略的に示している。図１２に示すように、書き込みワード線ＷＷと読み出しワード線ＲＷとは、スイッチ部ＳＷ２のみにより接続されている。
【００６２】
書き込み動作の際、スイッチ部ＳＷ２がオフとされる。この状態で、書き込みワード線駆動回路ＷＷＤが動作することにより、書き込み電流が流れる。読み出し動作の際は、スイッチ部ＳＷ２がオンとされる。この状態で、読み出しワード線駆動回路ＲＷＤ、書き込みワード線駆動回路ＷＷＤが動作することにより読み出し電流が流れる。
【００６３】
本発明の第８実施形態に係る磁気記憶装置によれば、第７実施形態と同様の効果を得られる。
【００６４】
（第９実施形態）
第９実施形態では、第７実施形態のスイッチ部ＳＷ１、ＳＷ２の具体例として、第３実施形態と同様のＭＩＳトランジスタが用いられる。換言すれば、第９実施形態は、第３実施形態の書き込みワード線駆動回路ＷＷＤと電流シンク回路ＷＳの接続位置が逆転した構成を有する。
【００６５】
図１３は、本発明の第９実施形態に係る磁気記憶装置を概略的に示している。図１３に示すように、図１１のスイッチ部ＳＷ１、ＳＷ２の位置に、第３実施形態と同様にしてＭＩＳトランジスタＴＰが設けられる。Ｎ型のＭＩＳトランジスタＴＮ、並列に接続されたＮ型、Ｐ型のＭＩＳトランジスタＴＮ、ＴＰを使用可能であることは、第３実施形態と同様である。動作に関しては、第７実施形態と同様である。
【００６６】
本発明の第９実施形態によれば、第７実施形態と同様の効果を得られる。
【００６７】
（第１０実施形態）
第１０実施形態では、第８実施形態のスイッチ部ＳＷ２の具体例として、第３実施形態と同様のＭＩＳトランジスタが用いられる。換言すれば、第１０実施形態は、第４実施形態の書き込みワード線駆動回路ＷＷＤと電流シンク回路ＷＳの接続位置が逆転した構成を有する。
【００６８】
図１４は、本発明の第１０実施形態に係る磁気記憶装置を概略的に示している。図１４に示すように、図１２のスイッチ部ＳＷ２の位置に、第３実施形態と同様のＭＩＳトランジスタＴＰが設けられる。この部分の接続方法は、第４実施形態と同じである。また、Ｎ型のＭＩＳトランジスタＴＮ、並列に接続されたＮ型、Ｐ型のＭＩＳトランジスタＴＮ、ＴＰを使用可能であることは、第３実施形態と同様である。動作に関しては、第８実施形態と同様である。
【００６９】
本発明の第１０実施形態に係る磁気記憶装置によれば、第８実施形態と同様の効果を得られる。
【００７０】
（第１１実施形態）
第１１実施形態では、第９実施形態と同様の構成に加えて、第５実施形態と同様に、スイッチ部ＳＷ１が読み出しワード線駆動回路ＲＷＤとしての機能を有する。換言すれば、第１１実施形態は、第５実施形態の書き込みワード線駆動回路ＷＷＤと電流シンク回路ＷＳの接続位置が逆転した構成を有する。
【００７１】
図１５は、本発明の第１１実施形態に係る磁気記憶装置を概略的に示している。図１５に示すように、スイッチ部ＳＷ１は、第３実施形態と同様にトランジスタＴＰにより構成され、読み出しワード線駆動回路ＲＷＤとしての機能を有する。また、スイッチ部ＳＷ１（読み出しワード線駆動回路ＲＷＤ）がクランプ回路ＣＰを有することも第５実施形態と同じである。
【００７２】
本発明の第１１実施形態に係る磁気記憶装置によれば、第５、第９実施形態と同様の効果を得られる。
【００７３】
（第１２実施形態）
第１２実施形態は、第１実施形態の構成から読み出しワード線駆動回路ＲＷＤを除いた構成を有する。
【００７４】
図１６は、本発明の第１２実施形態に係る磁気記憶装置を概略的に示している。図１６に示すように、読み出しワード線ＲＷには、読み出しワード線駆動回路ＲＷＤが設けられていない。書き込みワード線ＷＷの一端にはワード線駆動回路ＷＤが接続され、他端には電流シンク回路ＷＳが接続される。ワード線駆動回路ＷＤは、書き込みワード線ＷＷに書き込み電流を流すことが可能な電流駆動能力を有し、書き込みワード線ＷＷ、読み出しワード線ＲＷの両方を駆動する。
【００７５】
書き込み動作時には、スイッチ部ＳＷ１、ＳＷ２がオフとされる。この状態で、ワード線駆動回路ＷＤと電流シンク回路ＷＳとが動作することにより、書き込みワード線ＷＷが駆動される。
【００７６】
一方、読み出し動作時には、スイッチ部ＳＷ１、ＳＷ２がオンとされるとともに、電流シンク回路ＷＳはオフとされる。この状態で、ワード線駆動回路ＷＤにより読み出しワード線ＲＷが駆動される。
【００７７】
本発明の第１２実施形態に係る磁気記憶装置によれば、第１実施形態と同様に、書き込みワード線ＷＷと読み出しワード線ＲＷとが、メモリセルＭＣの外側に設けられたスイッチ部ＳＷ１、ＳＷ２により接続される。このため、第１実施形態と同様の効果を得られる。
【００７８】
さらに、第１２実施形態に係る磁気記憶装置によれば、ワード線駆動回路ＷＤと電流シンク回路ＷＳにより、書き込みワード線ＷＷおよび読み出しワード線ＲＷの両方を駆動する。このため、読み出しワード線駆動回路ＲＷＤを設ける必要が無く、磁気記憶装置のレイアウト面積を減少させることができる。
【００７９】
なお、図１６では、書き込みワード線ＷＷの一端にワード線駆動回路ＷＤが接続され、他端に電流シンク回路ＷＳが接続される構成が例示されている。しかしながら、これらを逆にして、一端に電流シンク回路ＷＳを接続し、他端にワード線駆動回路ＷＤを接続する構成とすることも可能である。この場合も、同じ効果を得られる。
【００８０】
（第１３実施形態）
第１３実施形態では、第１２実施形態と同様の構成に加え、ワード線駆動回路が２つ設けられる。
【００８１】
図１７は、本発明の第１３実施形態に係る磁気記憶装置を概略的に示している。図１７に示すように、書き込みワード線ＷＷの一端には、ワード線駆動回路ＷＤ［０］、ＷＤ［１］が接続される。
【００８２】
ワード線駆動回路ＷＤ［０］は、ワード線駆動回路ＷＤ［１］より大きい電流駆動能力を有する。具体的には、それぞれの駆動回路の出力段がトランジスタにより構成されている場合、ワード線駆動回路ＷＤ［０］のトランジスタのサイズが、ワード線駆動回路ＷＤ［１］のそれより大きくなるように各トランジスタが選択される。
【００８３】
ワード線駆動回路ＷＤ［１］の電流駆動能力は、読み出しワード線ＲＷに読み出し電流を流すことができるように設定される。また、ワード線駆動回路ＷＤ［０］の電流駆動能力は、ワード線駆動回路ＷＤ［１］と合わせた電流駆動能力により、書き込みワード線ＷＷに書き込み電流を流すことができるように設定される。
【００８４】
書き込み動作時には、スイッチ部ＳＷ１、ＳＷ２がオフとされる。この状態で、ワード線駆動回路ＷＤ［０］、ＷＤ［１］と電流シンク回路ＷＳとが動作することにより、書き込みワード線ＷＷが駆動される。
【００８５】
一方、読み出し動作時には、スイッチ部ＳＷ１、ＳＷ２がオンとされるとともに、ワード線駆動回路ＷＤ［１］のみが動作する。ワード線駆動回路ＷＤ［０］および電流シンク回路ＷＳは動作しない。この結果、ワード線駆動回路ＷＤ［１］により読み出しワード線ＲＷが駆動される。
【００８６】
本発明の第１３実施形態に係る磁気記憶装置によれば、第１２実施形態と同様の効果を得られる。また、第１３実施形態に係る磁気記憶装置によれば、書き込み動作時には、２つのワード線駆動回路ＷＤ［０］、ＷＤ［１］により書き込みワード線ＷＷが駆動されるとともに、読み出し動作時には、ワード線駆動回路ＷＤ［１］のみにより読み出しワード線ＲＷが駆動される。このため、書き込み電流を流すことができるほどに高い電流駆動能力を有するワード線駆動回路により書き込みワード線ＷＷおよび読み出しワード線ＲＷを駆動する場合に比べて、消費電力を低下できる。
【００８７】
また、第１３実施形態によれば、読み出し動作時に書き込みワード線ＷＷを流れる電流が、書き込み動作時のそれより小さい。このため、読み出し時に書き込みワード線ＷＷを流れる電流によってメモリセルＴＲ（ＭＴＪ素子）へ誤って情報が書き込まれることを防ぐことができる。
【００８８】
なお、図１７では、書き込みワード線ＷＷの一端にワード線駆動回路ＷＤ［０］、ＷＤ［１］が接続され、他端に電流シンク回路ＷＳが接続される構成が例示されている。しかしながら、これらを逆にして、一端に電流シンク回路ＷＳを接続し、他端にワード線駆動回路ＷＤ［０］、ＷＤ［１］を接続する構成とすることも可能である。この場合も、同じ効果を得られる。
【００８９】
（第１４実施形態）
第１４実施形態では、第１３実施形態と同様の構成に加えて、第５実施形態と同様に、スイッチ部ＳＷ１が読み出しワード線駆動回路ＲＷＤとしての機能を有する。
【００９０】
図１８は、本発明の第１４実施形態に係る磁気記憶装置を概略的に示している。図１８に示すように、スイッチ部ＳＷ１は、第３実施形態と同様にトランジスタＴＰにより構成され、読み出しワード線駆動回路ＲＷＤとしての機能を有する。また、スイッチ部ＳＷ１（読み出しワード線駆動回路ＲＷＤ）がクランプ回路ＣＰを有することも第５実施形態と同じである。
【００９１】
書き込み時には、信号／ＲＥＮＢＬがハイレベルとされることにより、トランジスタＴＰがオフし、トランジスタＴＮがオンする。この状態で、ワード線駆動回路ＷＤ［０］、ＷＤ［１］が駆動することにより、書き込みワード線ＷＷが駆動される。
【００９２】
一方、読み出し時には、信号／ＲＥＮＢＬがローレベルとされることにより、トランジスタＴＰがオンし、トランジスタＴＮがオフする。この状態で、ワード線駆動回路ＷＤ［１］が動作し、ワード線駆動回路ＷＤ［０］および電流シンク回路ＷＳは動作しない。この結果、読み出しワード線ＲＷが駆動される。
【００９３】
本発明の第１４実施形態に係る磁気記憶装置によれば、第５、第１３実施形態と同様の効果を得られる。
【００９４】
（第１５実施形態）
第１５実施形態では、第１４実施形態の構成に加え、第６実施形態と同様にスイッチ部ＳＷ２も読み出しワード線駆動回路ＲＷＤとしての機能を有する。
【００９５】
図１９は、本発明の第１５実施形態に係る磁気記憶装置を概略的に示している。図１９に示すように、スイッチ部ＳＷ２が、第６実施形態と同様に、トランジスタＴＰにより構成され、読み出しワード線駆動回路ＲＷＤとしての機能を有する。また、スイッチ部ＳＷ２（読み出しワード線駆動回路ＲＷＤ）がクランプ回路ＣＰを有することも第６実施形態と同じである。
【００９６】
本発明の第１５実施形態に係る磁気記憶装置によれば、第６、第１４実施形態と同様の効果を得られる。
【００９７】
なお、図１９では、書き込みワード線ＷＷの一端にワード線駆動回路ＷＤ［０］、ＷＤ［１］が接続され、他端に電流シンク回路ＷＳが接続される構成が例示されている。しかしながら、これらを逆にして、一端に電流シンク回路ＷＳを接続し、他端にワード線駆動回路ＷＤ［０］、ＷＤ［１］を接続する構成とすることも可能である。この場合も、同じ効果を得られる。
【００９８】
（第１６実施形態）
第１６実施形態では、ワード線駆動回路ＷＤ［０］、ＷＤ［１］と電流シンク回路ＷＳの接続位置が、第７実施形態と同様に、第１４実施形態と比べて逆転している。換言すれば、第１６実施形態は、第１４実施形態のワード線駆動回路ＷＤ［０］およびＷＤ［１］と、電流シンク回路ＷＳと、の接続位置が逆転した構成を有する。
【００９９】
図２０は、本発明の第１６実施形態に係る磁気記憶装置を概略的に示している。図２０に示すように、書き込みワード線ＷＷの一端に電流シンク回路ＷＳが接続され、他端に第１３実施形態と同様のワード線駆動回路ＷＤ［０］、ＷＤ［１］が接続される。動作に関しては、第１５実施形態と同様である。
【０１００】
本発明の第１６実施形態に係る磁気記憶装置によれば、第７、１４実施形態と同様の効果を得られる。
【０１０１】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【０１０２】
【発明の効果】
以上、詳述したように本発明によれば、読み出し動作速度を高めるとともに、大規模なメモリセルアレイを形成可能な磁気記憶装置を提供できる。
【図面の簡単な説明】
【図１】 本発明の第１実施形態に係る磁気記憶装置を概略的に示す図。
【図２】 本発明の第１実施形態の変形例に係る磁気記憶装置を概略的に示す図。
【図３】 本発明の第１実施形態の変形例に係る磁気記憶装置を概略的に示す図。
【図４】 本発明の第２実施形態に係る磁気記憶装置を概略的に示す図。
【図５】 本発明の第３実施形態に係る磁気記憶装置を概略的に示す図。
【図６】 本発明の第３実施形態の他の例に係る磁気記憶装置を概略的に示す図。
【図７】 本発明の第３実施形態の他の例に係る磁気記憶装置を概略的に示す図。
【図８】 本発明の第４実施形態に係る磁気記憶装置を概略的に示す図。
【図９】 本発明の第５実施形態に係る磁気記憶装置を概略的に示す図。
【図１０】 本発明の第６実施形態に係る磁気記憶装置を概略的に示す図。
【図１１】 本発明の第７実施形態に係る磁気記憶装置を概略的に示す図。
【図１２】 本発明の第８実施形態に係る磁気記憶装置を概略的に示す図。
【図１３】 本発明の第９実施形態に係る磁気記憶装置を概略的に示す図。
【図１４】 本発明の第１０実施形態に係る磁気記憶装置を概略的に示す図。
【図１５】 本発明の第１１実施形態に係る磁気記憶装置を概略的に示す図。
【図１６】 本発明の第１２実施形態に係る磁気記憶装置を概略的に示す図。
【図１７】 本発明の第１３実施形態に係る磁気記憶装置を概略的に示す図。
【図１８】 本発明の第１４実施形態に係る磁気記憶装置を概略的に示す図。
【図１９】 本発明の第１５実施形態に係る磁気記憶装置を概略的に示す図。
【図２０】 本発明の第１６実施形態に係る磁気記憶装置を概略的に示す図。
【図２１】 ＭＲＡＭの代表的なメモリセルを概略的に示す断面図。
【図２２】 メモリセルの回路図。
【図２３】 メモリセルアレイおよび周辺部の第１従来例。
【図２４】 第２の従来例。
【符号の説明】
Ｂ［０］〜Ｂ［ｎ］…ビット線、ＷＷ…書き込みワード線、ＭＣ［０］〜ＭＣ［ｎ］…メモリセル、ＭＴＪ…ＭＴＪ素子、ＴＲ…メモリセルトランジスタ、ＷＷ…書き込みワード線、ＷＷＤ…書き込みワード線駆動回路、ＷＳ…電流シンク回路、ＲＷ…読み出しワード線、ＲＷＤ…読み出しワード線駆動回路、ＳＷ１、ＳＷ２…スイッチ部、ＲＥＮＢＬ…読み出しイネーブル信号、ＣＮＴ…制御部、ＭＣＡ…メモリセルアレイ、ＴＰ、ＴＮ…ＭＩＳトランジスタ、ＣＰ…クランプ回路、ＷＤ、ＷＤ［０］、ＷＤ［１］…ワード線駆動回路。
Claims (10)
- 情報を記録する第１乃至第ｎＭＴＪ素子と、
前記第１乃至第ｎＭＴＪ素子とそれぞれ接続された第１乃至第ｎトランジスタと、
書き込み動作時に前記第１乃至第ｎＭＴＪ素子に印加するための磁界を発生させる書き込みワード線と、
前記第１乃至第ｎトランジスタのゲートと接続され、且つ読み出し動作時に前記第１乃至第ｎトランジスタを導通させるための電圧を印加する、読み出しワード線と、
前記書き込みワード線の第１端または第２端と接続された、前記書き込みワード線を駆動する第１ワード線駆動回路と、
前記読み出しワード線の第１端と接続された、前記読み出しワード線を駆動する第２ワード線駆動回路と、
前記読み出しワード線の第２端と前記書き込みワード線の第２端との間に接続された第２スイッチ部と、
を具備し、
書き込み動作時には、前記第２スイッチ部は非導通状態であり、前記書き込みワード線は前記第１ワード線駆動回路によって駆動され、前記読み出しワード線は非活性状態であり、
読み出し動作時には、前記第２スイッチ部は導通状態であり、前記書き込みワード線は前記第１ワード線駆動回路によって駆動され、前記読み出しワード線は前記第２ワード線駆動回路、および前記第２スイッチ部を介して前記第１ワード線駆動回路によって駆動される、
ことを特徴とする磁気記憶装置。 - 前記読み出しワード線の前記第１端と前記書き込みワード線の前記第１端との間に接続された第１スイッチ部をさらに具備し、
前記第１スイッチ部は、書き込み動作時には非導通状態であり、読み出し動作時には導通状態である、
ことを特徴とする請求項１に記載の磁気記憶装置。 - 情報を記録する第１乃至第ｎＭＴＪ素子と、
前記第１乃至第ｎＭＴＪ素子とそれぞれ接続された第１乃至第ｎトランジスタと、
書き込み動作時に前記第１乃至第ｎＭＴＪ素子に印加するための磁界を発生させる書き込みワード線と、
前記第１乃至第ｎトランジスタのゲートと接続され、且つ読み出し動作時に前記第１乃至第ｎトランジスタを導通させるための電圧を印加する、読み出しワード線と、
前記書き込みワード線の第１端または第２端と接続された、前記書き込みワード線を駆動する第１ワード線駆動回路と、
前記読み出しワード線の第１端と接続された、前記読み出しワード線を駆動する第２ワード線駆動回路と、
前記書き込みワード線の前記第１端と前記読み出しワード線の第１端との間に接続された第１スイッチ部と、
前記書き込みワード線の前記第２端と前記読み出しワード線の第２端との間に接続された第２スイッチ部と、
を具備し、
書き込み動作時には、前記第１スイッチ部および前記第２スイッチ部は非導通状態であり、前記書き込みワード線は前記第１ワード線駆動回路によって駆動され、前記読み出しワード線は非活性状態であり、
読み出し動作時には、前記第１スイッチ部および前記第２スイッチ部は導通状態であり、前記第１ワード線駆動回路は非活性化状態であり、前記読み出しワード線は前記第２ワ ード線駆動回路によって直接駆動されると共に前記第１スイッチ部、前記書き込みワード線、前記第２スイッチ部を介して駆動される、
ことを特徴とする磁気記憶装置。 - 前記第１スイッチ部は、前記書き込みワード線を電源供給線とする前記第２ワード線駆動回路として機能することを特徴とする請求項２に記載の磁気記憶装置。
- 前記読み出しワード線の前記第１端と第１配線との間に接続され、書き込み動作時に導通状態とされ、読み出し動作時に非導通状態とされる、第１クランプ回路をさらに具備することを特徴とする請求項４に記載の磁気記憶装置。
- 前記第１配線の電位は接地電位であることを特徴とする請求項５に記載の磁気記憶装置。
- 情報を記録する第１乃至第ｎＭＴＪ素子と、
前記第１乃至第ｎＭＴＪ素子とそれぞれ接続された第１乃至第ｎトランジスタと、
書き込み動作時に前記第１乃至第ｎＭＴＪ素子に印加するための磁界を発生させる書き込みワード線と、
前記第１乃至第ｎトランジスタのゲートと接続され、且つ読み出し動作時に前記第１乃至第ｎトランジスタを導通させるための電圧を印加する、読み出しワード線と、
前記書き込みワード線の第１端または第２端と接続された、前記書き込みワード線を駆動する第１ワード線駆動回路と、
前記書き込みワード線の前記第１端と前記読み出しワード線の第１端との間に接続された第１スイッチ部と、
前記書き込みワード線の前記第２端と前記読み出しワード線の第２端との間に接続された第２スイッチ部と、
を具備し、
書き込み動作時には、前記第１スイッチ部および第２スイッチ部は非導通状態であり、前記書き込みワード線は前記第１ワード線駆動回路によって駆動され、前記読み出しワード線は非活性化状態であり、
読み出し動作時には、前記第１スイッチ部および前記第２スイッチ部は導通状態であり、前記書き込みワード線は前記第１ワード線駆動回路によって駆動され、前記読み出しワード線は前記第１スイッチ部および前記第２スイッチ部を介して前記第１ワード線駆動回路によって駆動される、
ことを特徴とする磁気記憶装置。 - 前記第１ワード線駆動回路と並列に接続された、前記書き込みワード線を駆動する第３ワード線駆動回路をさらに具備することを特徴とする請求項７に記載の磁気記憶装置。
- 前記第１ワード線駆動回路は、前記第３ワード線駆動回路より大きい電流駆動能力を有することを特徴とする請求項８に記載の磁気記憶装置。
- 前記第１乃至第ｎＭＴＪ素子は１つのメモリセル行を構成し、このメモリセル行が複数個、連続して配設されることによりメモリセルアレイが形成されることを特徴とする請求項１乃至請求項９のいずれか１項に記載の磁気記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003143318A JP3884399B2 (ja) | 2003-05-21 | 2003-05-21 | 磁気記憶装置 |
| US10/650,671 US6894923B2 (en) | 2003-05-21 | 2003-08-29 | Magnetic memory device |
| US11/069,990 US7110285B2 (en) | 2003-05-21 | 2005-03-03 | Magnetic memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003143318A JP3884399B2 (ja) | 2003-05-21 | 2003-05-21 | 磁気記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004348826A JP2004348826A (ja) | 2004-12-09 |
| JP3884399B2 true JP3884399B2 (ja) | 2007-02-21 |
Family
ID=33447504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003143318A Expired - Fee Related JP3884399B2 (ja) | 2003-05-21 | 2003-05-21 | 磁気記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6894923B2 (ja) |
| JP (1) | JP3884399B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4283011B2 (ja) * | 2003-03-13 | 2009-06-24 | Ｔｄｋ株式会社 | 磁気メモリデバイスおよびその読出方法 |
| JP4626253B2 (ja) * | 2004-10-08 | 2011-02-02 | ソニー株式会社 | 記憶装置 |
| JP5096702B2 (ja) * | 2005-07-28 | 2012-12-12 | 株式会社日立製作所 | 磁気抵抗効果素子及びそれを搭載した不揮発性磁気メモリ |
| US7742329B2 (en) * | 2007-03-06 | 2010-06-22 | Qualcomm Incorporated | Word line transistor strength control for read and write in spin transfer torque magnetoresistive random access memory |
| US8004880B2 (en) * | 2007-03-06 | 2011-08-23 | Qualcomm Incorporated | Read disturb reduction circuit for spin transfer torque magnetoresistive random access memory |
| US8411509B2 (en) * | 2007-10-30 | 2013-04-02 | Macronix International Co., Ltd. | Memory and method for charging a word line thereof |
| US7919794B2 (en) * | 2008-01-08 | 2011-04-05 | Qualcomm, Incorporated | Memory cell and method of forming a magnetic tunnel junction (MTJ) of a memory cell |
| JP2011008858A (ja) * | 2009-06-25 | 2011-01-13 | Fujitsu Ltd | 半導体記憶装置 |
| US9786343B1 (en) * | 2016-08-30 | 2017-10-10 | International Business Machines Corporation | STT MRAM common source line array bias scheme |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1281545B1 (it) * | 1995-04-11 | 1998-02-18 | Pierluigi Bellini | Sistema di comunicazioni subacquee ad impulsi codificati |
| US6272041B1 (en) * | 2000-08-28 | 2001-08-07 | Motorola, Inc. | MTJ MRAM parallel-parallel architecture |
| JP2002170377A (ja) * | 2000-09-22 | 2002-06-14 | Mitsubishi Electric Corp | 薄膜磁性体記憶装置 |
| JP2004079138A (ja) * | 2002-08-22 | 2004-03-11 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| JP4134637B2 (ja) * | 2002-08-27 | 2008-08-20 | 株式会社日立製作所 | 半導体装置 |
| JP2004103104A (ja) * | 2002-09-09 | 2004-04-02 | Renesas Technology Corp | 薄膜磁性体記憶装置 |
-
2003
- 2003-05-21 JP JP2003143318A patent/JP3884399B2/ja not_active Expired - Fee Related
- 2003-08-29 US US10/650,671 patent/US6894923B2/en not_active Expired - Fee Related
-
2005
- 2005-03-03 US US11/069,990 patent/US7110285B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004348826A (ja) | 2004-12-09 |
| US20050146926A1 (en) | 2005-07-07 |
| US7110285B2 (en) | 2006-09-19 |
| US6894923B2 (en) | 2005-05-17 |
| US20040233711A1 (en) | 2004-11-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102233414B1 (ko) | 스핀 축적 토크 mram | |
| TWI445000B (zh) | Semiconductor device | |
| US11127896B2 (en) | Shared spin-orbit-torque write line in a spin-orbit-torque MRAM | |
| US7173846B2 (en) | Magnetic RAM and array architecture using a two transistor, one MTJ cell | |
| JP2004297049A (ja) | 磁気ランダムアクセスメモリ | |
| JP2004005965A (ja) | 小面積の磁気メモリデバイス | |
| JP2007115320A5 (ja) | ||
| US6724651B2 (en) | Nonvolatile solid-state memory and method of driving the same | |
| US7110285B2 (en) | Magnetic memory device | |
| US8144504B2 (en) | Method of operating magnetic random access memory device | |
| CN111223506B (zh) | 基于自旋轨道矩的mram存储单元及存储阵列 | |
| US6909628B2 (en) | High density magnetic RAM and array architecture using a one transistor, one diode, and one MTJ cell | |
| JP2010027178A (ja) | 記憶装置 | |
| JP2007080344A (ja) | 半導体記憶装置 | |
| JP4219134B2 (ja) | 薄膜磁性体記憶装置 | |
| JP2007213639A (ja) | 不揮発性半導体記憶装置 | |
| JP3778100B2 (ja) | 強磁性トンネル接合素子を用いた磁気記憶装置 | |
| JP5140859B2 (ja) | 半導体装置 | |
| US7986548B2 (en) | Current re-routing scheme for serial-programmed MRAM | |
| TWI823232B (zh) | 非揮發性記憶體元件 | |
| JP7420786B2 (ja) | 半導体回路および電子機器 | |
| KR102023625B1 (ko) | 자기 메모리 소자 및 이에 대한 정보 쓰기 및 읽기 방법 | |
| JP4315703B2 (ja) | 薄膜磁性体記憶装置 | |
| JP5140855B2 (ja) | 半導体装置 | |
| JP2009054788A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051117 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051213 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060210 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060530 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060728 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061114 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061116 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101124 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101124 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111124 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121124 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |