JP7420786B2 - 半導体回路および電子機器 - Google Patents

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Description

本開示は、情報を記憶可能な半導体回路、およびそのような半導体回路を備えた電子機器に関する。
半導体回路には、しばしば、情報を１回書き込むことが可能ないわゆるＯＴＰ（One Time Programmable）メモリが設けられる。特許文献１には、磁気トンネル接合（ＭＴＪ；Magnetic Tunnel Junction）素子を用いてＯＴＰメモリを構成する技術が開示されている。
特開２０１０－２２５２５９号公報
ところで、ＯＴＰメモリでは、メモリセルのサイズが小さいことが望まれており、さらなるサイズの縮小が期待されている。
メモリセルのサイズを小さくすることができる半導体回路および電子機器を提供することが望ましい。
本開示の一実施の形態における半導体回路は、第１の記憶素子と、第１のトランジスタと、第２のトランジスタとを備えている。第１の記憶素子は、第１の端子と、第１のノードに接続された第２の端子と、トンネルバリア膜とを有し、トンネルバリア膜を破壊することにより情報を記憶可能なものである。第１のトランジスタは、第１のノードの接続されたドレインと、ソースと、ゲートと、第２のノードに接続されたバックゲートとを有するものである。第２のトランジスタは、ドレインと、第２のノードに接続されたソースと、第１のノードに接続されたゲートとを有するものである。
本開示の一実施の形態における電子機器は、第１の記憶素子と、第１のトランジスタと、第２のトランジスタと、処理回路とを備えている。第１の記憶素子は、第１の端子と、第１のノードに接続された第２の端子と、トンネルバリア膜とを有し、トンネルバリア膜を破壊することにより情報を記憶可能なものである。第１のトランジスタは、第１のノードの接続されたドレインと、ソースと、ゲートと、第２のノードに接続されたバックゲートとを有するものである。第２のトランジスタは、ドレインと、第２のノードに接続されたソースと、第１のノードに接続されたゲートとを有するものである。処理回路は、第１の記憶素子に記憶された情報に基づいて処理を行うことが可能なものである。
本開示の一実施の形態における半導体回路および電子機器では、トンネルバリア膜を有し、トンネルバリア膜を破壊することにより情報を記憶可能な第１の記憶素子が設けられる。この第１の記憶素子の第２の端子は第１のノードに接続される。第１のトランジスタのドレインが第１のノードに接続され、第１のトランジスタのバックゲートが第２のノードに接続される。第２のトランジスタのゲートが第１のノードに接続され、第２のトランジスタのソースが第２のノードに接続される。
本開示の一実施の形態に係る半導体回路の一構成例を表すブロック図である。 図１に示したメモリ回路の一構成例を表すブロック図である。 図２に示したメモリ回路の一構成例を表す回路図である。 図３に示したメモリセルアレイの一構成例を表す概略断面図である。 図２に示したメモリ回路における書込動作の一例を表す説明図である。 図２に示したメモリ回路における読出動作の一例を表す説明図である。 変形例に係るメモリ回路の一構成例を表す回路図である。 他の変形例に係るメモリ回路の一構成例を表す回路図である。 図８に示したメモリ回路における書込動作の一例を表す説明図である。 図８に示したメモリ回路における読出動作の一例を表す説明図である。 他の変形例に係るメモリ回路の一構成例を表す回路図である。 他の変形例に係るメモリ回路の一構成例を表すブロック図である。 図１２に示したメモリ回路の一構成例を表す回路図である。 図１３に示したメモリ回路における書込動作の一例を表す説明図である。 図１３に示したメモリ回路における読出動作の一例を表す説明図である。 他の変形例に係るメモリ回路の一構成例を表す回路図である。 実施の形態を適用したスマートフォンの外観構成を表す斜視図である。
以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態
２．適用例
＜１．実施の形態＞
［構成例］
図１は、一実施の形態に係る半導体回路（半導体回路１）の一構成例を表すものである。半導体回路１は、記憶された情報に基づいて動作可能なものである。半導体回路１は、この例では１つの半導体チップに形成されている。半導体回路１は、処理回路１１と、メモリ回路１２と、メモリ回路２０とを備えている。
処理回路１１は、例えば、デジタル回路や、アナログ回路を含んで構成され、所定の処理を行うように構成される。処理回路１１は、例えば、メモリ回路１２，２０に記憶された情報を利用して処理を行うようになっている。
メモリ回路１２は、情報を記憶可能であり、情報を書き換え可能な不揮発性のメモリである。メモリ回路１２は、複数のメモリセルを有している。各メモリセルは、記憶素子Ｍを有する。記憶素子Ｍは、この例では、スピン注入により、フリー層Ｆ（後述）の磁化の向きを変えることにより情報の記憶を行う、スピン注入磁化反転型（ＳＴＴ；Spin Transfer Torque）の磁気トンネル接合素子である。この記憶素子Ｍは、フリー層Ｆ、トンネルバリア層Ｔ、ピンド層Ｐを含んで構成される。ピンド層Ｐは、磁化の方向が、例えば膜面垂直方向に固定された強磁性体により構成される。フリー層Ｆは、磁化の方向が、流入するスピン偏極電流に応じて、例えば膜面垂直方向において変化する強磁性体により構成される。トンネルバリア層Ｔは、ピンド層Ｐとフリー層Ｆとの間の磁気的結合を切るとともに、トンネル電流を流すように構成される。このトンネルバリア層Ｔは、例えば酸化マグネシウム（ＭｇＯ）などの材料を用いて構成される。なお、これに限定されるものではなく、これに代えて、例えばアルミナを用いて構成してもよい。
このメモリ回路１２は、記憶素子Ｍに電流を流し、記憶素子Ｍのフリー層Ｆにおける磁化の方向を設定することにより、記憶素子Ｍに情報を書き込む。記憶素子Ｍでは、フリー層Ｆにおける磁化の方向に応じて、端子間の抵抗値が変化する。メモリ回路１２では、記憶素子Ｍは、互いに識別可能な２つの抵抗状態ＲＬ，ＲＨを取り得る。抵抗状態ＲＨは抵抗値が高い状態であり、抵抗状態ＲＬは抵抗値が低い状態である。抵抗状態ＲＬにおける抵抗値は、例えば１０ｋΩ程度である。
メモリ回路２０は、情報を記憶可能であり、情報を１回書き込むことが可能な、いわゆるＯＴＰメモリである。
図２は、メモリ回路２０の一構成例を表すものである。メモリ回路２０は、複数のメモリセルアレイＭＡ（この例では３２個のメモリセルアレイＭＡ［０］、ＭＡ［１］，…，ＭＡ［３１］）と、複数の読み書き部ＩＯ（この例では３２個の読み書き部ＩＯ［０］、ＩＯ［１］，…，ＩＯ［３１］）と、ワード線駆動部２１と、制御部２２とを有している。
複数のメモリセルアレイＭＡは、複数の読み書き部ＩＯとそれぞれ対応して設けられている。複数のメモリセルアレイＭＡのそれぞれは、マトリクス状に配置された複数のメモリセルＭＣを有している。
図３は、メモリセルアレイＭＡの一構成例を表すものである。メモリセルアレイＭＡは、複数のワード線ＷＬと、複数のビット線ＢＬと、複数のソース線ＳＬと、電圧線ＶＬとを有している。ワード線ＷＬは、行方向（図３において横方向）に延伸するように設けられるとともに、ワード線駆動部２１に接続される。ワード線ＷＬは、図２に示したように、複数のメモリセルアレイＭＡ［０］～ＭＡ［３１］にわたって横断するように設けられる。ビット線ＢＬは、列方向（図３において縦方向）に延伸するように設けられるとともに、読み書き部ＩＯに接続される。ソース線ＳＬは、列方向に延伸するように設けられる。ソース線ＳＬはこの例では接地されている。電圧線ＶＬは、列方向に延伸するように設けられるとともに、読み書き部ＩＯに接続される。メモリセルアレイＭＡは、複数のメモリセルＭＣと、複数のトランジスタＴＲＡとを有している。
複数のメモリセルＭＣのそれぞれは、記憶素子Ｍと、トランジスタＴＲＣとを有している。
記憶素子Ｍは、フリー層Ｆと、トンネルバリア層Ｔと、ピンド層Ｐとを含んで構成される。すなわち、メモリ回路２０の記憶素子Ｍは、メモリ回路１２の記憶素子Ｍと同じ構成を有している。メモリセルＭＣでは、記憶素子Ｍのトンネルバリア層Ｔを破壊することにより、情報が記憶される。具体的には、記憶素子Ｍの抵抗値は、いわゆるアンチフューズと同様に、トンネルバリア層Ｔが破壊されることにより低下する。メモリ回路２０では、記憶素子Ｍは、互いに識別可能な２つの抵抗状態ＲＬ，ＲＳを取り得る。抵抗状態ＲＳは、短絡破壊後の抵抗状態である。抵抗状態ＲＳにおける抵抗値は、抵抗状態ＲＬにおける抵抗値よりも低い。記憶素子Ｍの一端はビット線ＢＬに接続され、他端はノードＮ１に接続される。この例では、記憶素子Ｍのフリー層Ｆはビット線ＢＬに接続され、ピンド層ＰはノードＮ１に接続される。なお、これに限定されるものではなく、これに代えて、例えば、ピンド層Ｐがビット線ＢＬに接続され、フリー層ＦがノードＮ１に接続されるようにしてもよい。
トランジスタＴＲＣは、Ｎ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタであり、ドレインはノードＮ１に接続され、ソースはソース線ＳＬに接続され、ゲートはワード線ＷＬに接続され、バックゲートはノードＮ２に接続される。行方向（図３における横方向）に並設された一行分のメモリセルＭＣのノードＮ２は、互いに接続される。具体的には、一行分のメモリセルＭＣのトランジスタＴＲＣ（図３におけるトランジスタ群１００）は、１つのＰ型のウェル（Ｐウェル）に形成されている。
図４は、トランジスタ群１００の一構成例を表すものである。この例では、Ｐ型の半導体基板１００ＰにＮ型領域１０１Ｎが形成され、このＮ型領域１０１ＮにＰウェル１０２Ｐが形成されている。半導体基板１００ＰおよびＰウェル１０２Ｐは、Ｎ型領域１０１Ｎにより互いに電気的に絶縁される。一行分のメモリセルＭＣのトランジスタＴＲＣは、このＰウェル１０２Ｐに形成される。これにより、これらのトランジスタＴＲＣのバックゲートは互いに電気的に接続される。
なお、この例では、一行分のメモリセルＭＣのトランジスタＴＲＣを１つのＰウェルに形成したが、これに限定されるものではなく、これらの複数のトランジスタＴＲＣを複数のＰウェルにそれぞれ形成してもよい。
また、図３に示したように、行方向（図３における横方向）に並設された一行分のメモリセルＭＣのノードＮ１は、互いに接続される。
複数のトランジスタＴＲＡのそれぞれは、Ｎ型のＭＯＳトランジスタである。複数のトランジスタＴＲＡは、メモリセルＭＣの複数の行にそれぞれ対応して設けられている。トランジスタＴＲＡのゲートは、対応する行に属する複数のメモリセルＭＣのノードＮ１に接続され、ドレインは電圧線ＶＬに接続され、ソースは、対応する行に属する複数のメモリセルＭＣのノードＮ２に接続される。
ワード線駆動部２１（図２）は、制御部２２からの指示に基づいて、複数のワード線ＷＬを駆動することにより、複数のワード線ＷＬのうちの１つを選択するように構成される。
読み書き部ＩＯは、制御部２２からの指示に基づいて、複数のビット線ＢＬおよび電圧線ＶＬを駆動するとともに、メモリセルアレイＭＡに記憶された情報を読み出すように構成される。読み書き部ＩＯは、図３に示したように、カラムスイッチ３１と、電圧生成部３２と、センスアンプ３３と、駆動部３４とを有している。
カラムスイッチ３１は、書込動作において、制御部２２からの指示に基づいて、複数のビット線ＢＬのうちの１つを選択し、選択したビット線ＢＬを電圧生成部３２に接続するとともに、それ以外のビット線ＢＬをフローティング状態にするように構成される。また、カラムスイッチ３１は、読出動作において、制御部２２からの指示に基づいて、複数のビット線ＢＬのうちの１つを選択し、選択したビット線ＢＬをセンスアンプ３３に接続するとともに、それ以外のビット線ＢＬをフローティング状態にするように構成される。複数の読み書き部ＩＯの複数のカラムスイッチ３１は、制御部２２からの指示に基づいて、互いに同じ番目のビット線ＢＬを選択するようになっている。
電圧生成部３２は、書込動作において、制御部２２からの指示に基づいて、選択されたビット線ＢＬに印加される接地電圧またはブロー電圧を生成するように構成される。
センスアンプ３３は、読出動作において、制御部２２からの指示に基づいて、選択されたビット線ＢＬに印加される読出電圧Ｖreadを生成するとともに、選択されたビット線ＢＬに流れる電流に基づいて、メモリセルＭＣに記憶された情報を読み出すように構成される。読出電圧Ｖreadは、例えば、ブロー電圧よりも低い電圧にすることができる。
駆動部３４は、制御部２２からの指示に基づいて、電圧線ＶＬを駆動するように構成される。
制御部２２（図２）は、処理回路１１から供給された書込コマンドおよび書込データに基づいて、複数のメモリセルアレイＭＡのメモリセルＭＣに情報を書き込むように、ワード線駆動部２１および複数の読み書き部ＩＯの動作を制御するように構成される。また、制御部２２は、処理回路１１から供給された読出コマンドに基づいて、複数のメモリセルアレイＭＡのメモリセルＭＣから情報を読み出すように、ワード線駆動部２１および複数の読み書き部ＩＯの動作を制御するようになっている。
ここで、記憶素子Ｍは、本開示における「第１の記憶素子」および「第２の記憶素子」の一具体例に対応する。トンネルバリア層Ｔは、本開示における「トンネルバリア膜」の一具体例に対応する。トランジスタＴＲＣは、本開示における「第１のトランジスタ」および「第３のトランジスタ」の一具体例に対応する。トランジスタＴＲＡは、本開示における「第２のトランジスタ」の一具体例に対応する。ノードＮ１は、本開示における「第１のノード」の一具体例に対応する。ノードＮ２は、本開示における「第２のノード」の一具体例に対応する。ワード線駆動部２１および読み書き部ＩＯは、本開示における「駆動部」の一具体例に対応する。ワード線ＷＬは、本開示における「第１の制御線」の一具体例に対応する。ビット線ＢＬは、本開示における「第２の制御線」および「第３の制御線」の一具体例に対応する。電圧線ＶＬは、本開示における「第４の制御線」の一具体例に対応する。ソース線ＳＬは、本開示における「第５の制御線」および「第６の制御線」の一具体例に対応する。メモリ回路１２は、本開示における「メモリ回路」の一具体例に対応する。処理回路１１は、本開示における「処理回路」の一具体例に対応する。
［動作および作用］
続いて、本実施の形態の半導体回路１の動作および作用について説明する。
（全体動作概要）
まず、図１～３を参照して、半導体回路１の全体動作概要を説明する。
メモリ回路２０の制御部２２は、処理回路１１（図１）から供給された書込コマンドおよび書込データに基づいて、複数のメモリセルアレイＭＡのメモリセルＭＣに情報を書き込むように、ワード線駆動部２１および複数の読み書き部ＩＯの動作を制御する。この書込動作において、ワード線駆動部２１は、制御部２２からの指示に基づいて、複数のワード線ＷＬのうちの１つを選択する。複数の読み書き部ＩＯのそれぞれにおいて、カラムスイッチ３１は、制御部２２からの指示に基づいて、複数のビット線ＢＬのうちの１つを選択し、選択したビット線ＢＬを電圧生成部３２に接続するとともに、それ以外のビット線ＢＬをフローティング状態にする。電圧生成部３２は、制御部２２からの指示に基づいて、選択されたビット線ＢＬに印加される接地電圧またはブロー電圧を生成する。駆動部３４は、制御部２２からの指示に基づいて、電圧線ＶＬを駆動する。このように、メモリ回路２０は、ワード線ＷＬを選択するとともにビット線ＢＬを選択することにより、複数のメモリセルアレイＭＡのそれぞれにおいてメモリセルＭＣを選択し、選択されたメモリセルＭＣに、電圧生成部３２が生成した電圧を印加する。ブロー電圧が印加されたメモリセルＭＣでは、記憶素子Ｍのトンネルバリア層Ｔが破壊され、記憶素子Ｍの抵抗状態が抵抗状態ＲＳになる。接地電圧が印加されたメモリセルＭＣでは、記憶素子Ｍの抵抗状態が抵抗状態ＲＬに維持される。このようにして、メモリ回路２０は、選択されたメモリセルＭＣに情報を書き込む。
また、メモリ回路２０の制御部２２は、処理回路１１から供給された読出コマンドに基づいて、複数のメモリセルアレイＭＡのメモリセルＭＣから情報を読み出すように、ワード線駆動部２１および複数の読み書き部ＩＯの動作を制御する。この読出動作において、ワード線駆動部２１は、制御部２２からの指示に基づいて、複数のワード線ＷＬのうちの１つを選択する。複数の読み書き部ＩＯのそれぞれにおいて、カラムスイッチ３１は、制御部２２からの指示に基づいて、複数のビット線ＢＬのうちの１つを選択し、選択したビット線ＢＬをセンスアンプ３３に接続するとともに、それ以外のビット線をフローティング状態にする。センスアンプ３３は、制御部２２からの指示に基づいて、選択されたビット線ＢＬに印加される読出電圧Ｖreadを生成する。駆動部３４は、制御部２２からの指示に基づいて、電圧線ＶＬを駆動する。そして、センスアンプ３３は、選択されたビット線ＢＬに流れる電流に基づいて、メモリセルＭＣに記憶された情報を読み出す。このように、メモリ回路２０は、ワード線ＷＬを選択するとともにビット線ＢＬを選択することにより、複数のメモリセルアレイＭＡのそれぞれにおいてメモリセルＭＣを選択し、選択されたメモリセルＭＣに記憶された情報を読み出す。
（詳細動作）
図５は、メモリ回路２０における書込動作の一例を表すものである。この例では、制御部２２は、処理回路１１（図１）から供給された書込コマンドおよび書込データに基づいて、複数のメモリセルアレイＭＡのそれぞれにおいて、複数のメモリセルＭＣのうちのあるメモリセルＭＣ（メモリセルＭＣ１）を選択するように、ワード線駆動部２１および複数の読み書き部ＩＯの動作を制御する。
ワード線駆動部２１は、制御部２２からの指示に基づいて、複数のワード線ＷＬのうちの１つを選択する。具体的には、ワード線駆動部２１は、複数のワード線ＷＬのうちのメモリセルＭＣ１に係るワード線ＷＬの電圧ＶＷＬを１．１Ｖにする（ＶＷＬ＝１．１Ｖ）とともに、それ以外のワード線ＷＬの電圧ＶＷＬを０Ｖにする（ＶＷＬ＝０Ｖ）。この図５では、選択されたワード線ＷＬを太線で示している。これにより、選択されたワード線ＷＬに接続された１行分の複数のメモリセルＭＣのトランジスタＴＲＣがオン状態になる。
読み書き部ＩＯにおいて、カラムスイッチ３１は、制御部２２からの指示に基づいて、複数のビット線ＢＬのうちのメモリセルＭＣ１に係るビット線ＢＬを選択し、選択したビット線ＢＬを電圧生成部３２に接続する。この図５では、選択されたビット線ＢＬを太線で示している。電圧生成部３２は、制御部２２からの指示に基づいて、この例ではブロー電圧を生成する。この例では、ブロー電圧は１．１Ｖである。これにより、読み書き部ＩＯは、選択されたビット線ＢＬの電圧ＶＢＬを１．１Ｖにする（ＶＢＬ＝１．１Ｖ）。また、読み書き部ＩＯは、複数のビット線ＢＬのうちの、選択されたビット線ＢＬ以外のビット線ＢＬをフローティング状態にする。そして、駆動部３４は、制御部２２からの指示に基づいて、電圧線ＶＬの電圧ＶＶＬを１．１Ｖにする（ＶＶＬ＝１．１Ｖ）。
これにより、電圧生成部３２から、ビット線ＢＬを介してメモリセルＭＣ１にブロー電流Ｉblowが流れる。メモリセルＭＣ１では、ブロー電流Ｉblowは、ビット線ＢＬ、記憶素子Ｍ、トランジスタＴＲＣ、ソース線ＳＬの順に流れる。
メモリセルＭＣ１では、ビット線ＢＬに印加されたブロー電圧（１．１Ｖ）は、記憶素子Ｍの抵抗値およびトランジスタＴＲＣのオン抵抗により分圧され、ノードＮ１に電圧が生じる。このメモリセルＭＣ１に対応づけられたトランジスタＴＲＡ（トランジスタＴＲＡ１）のドレインには１．１Ｖが印加されているので、このトランジスタＴＲＡ１のソースの電圧は０Ｖよりも高くなる。これにより、メモリセルＭＣ１のトランジスタＴＲＣのバックゲートの電圧が高くなるので、このトランジスタＴＲＣのオン抵抗が低くなる。このようにトランジスタＴＲＣのオン抵抗が低くなると、ブロー電流Ｉblowがより流れやすくなる。その結果、記憶素子Ｍのトンネルバリア層Ｔが破壊され、記憶素子Ｍの抵抗状態が抵抗状態ＲＳになり、メモリセルＭＣ１に情報が記憶される。
この例では、電圧生成部３２は、制御部２２からの指示に基づいて、ブロー電圧を生成したが、接地電圧を生成した場合には、読み書き部ＩＯは、選択されたビット線ＢＬの電圧ＶＢＬを０Ｖにする。この場合には、メモリセルＭＣ１にはブロー電流Ｉblowは流れないので、記憶素子Ｍのトンネルバリア層Ｔは破壊されない。よって、この記憶素子Ｍの抵抗状態は抵抗状態ＲＬに維持される。
３２個の読み書き部ＩＯは、このようにして、３２個のメモリセルアレイＭＡにおける３２個のメモリセルＭＣに、３２ビットのデータを書き込む。
図６は、メモリ回路２０における読出動作の一例を表すものである。この例では、制御部２２は、処理回路１１（図１）から供給された読出コマンドに基づいて、複数のメモリセルアレイＭＡのそれぞれにおいて、複数のメモリセルＭＣのうちのあるメモリセルＭＣ（メモリセルＭＣ２）を選択するように、ワード線駆動部２１および複数の読み書き部ＩＯの動作を制御する。
ワード線駆動部２１は、制御部２２からの指示に基づいて、複数のワード線ＷＬのうちの１つを選択する。具体的には、ワード線駆動部２１は、複数のワード線ＷＬのうちのメモリセルＭＣ２に係るワード線ＷＬの電圧ＶＷＬを１．１Ｖにする（ＶＷＬ＝１．１Ｖ）とともに、それ以外のワード線ＷＬの電圧ＶＷＬを０Ｖにする（ＶＷＬ＝０Ｖ）。これにより、選択されたワード線ＷＬに接続された１行分の複数のメモリセルＭＣのトランジスタＴＲＣがオン状態になる。
読み書き部ＩＯにおいて、カラムスイッチ３１は、制御部２２からの指示に基づいて、複数のビット線ＢＬのうちのメモリセルＭＣ１に係るビット線ＢＬを選択し、選択したビット線ＢＬをセンスアンプ３３に接続する。センスアンプ３３は、制御部２２からの指示に基づいて、読出電圧Ｖreadを生成する。これにより、読み書き部ＩＯは、選択されたビット線ＢＬの電圧ＶＢＬを読出電圧Ｖreadにする（ＶＢＬ＝Ｖread）。また、読み書き部ＩＯは、複数のビット線ＢＬのうちの、選択されたビット線ＢＬ以外のビット線ＢＬをフローティング状態にする。そして、駆動部３４は、制御部２２からの指示に基づいて、電圧線ＶＬの電圧ＶＶＬを１．１Ｖにする（ＶＶＬ＝１．１Ｖ）。
これにより、センスアンプ３３から、ビット線ＢＬを介してメモリセルＭＣ２に読出電流Ｉreadが流れる。メモリセルＭＣ２では、読出電流Ｉreadは、ビット線ＢＬ、記憶素子Ｍ、トランジスタＴＲＣ、ソース線ＳＬの順に流れる。
メモリセルＭＣ２では、ビット線ＢＬに印加された読出電圧Ｖreadは、記憶素子Ｍの抵抗値およびトランジスタＴＲＣのオン抵抗により分圧され、ノードＮ１に電圧が生じる。このメモリセルＭＣ２に対応づけられたトランジスタＴＲＡ（トランジスタＴＲＡ２）のドレインには１．１Ｖが印加されているので、このトランジスタＴＲＡ２のソースの電圧は０Ｖよりも高くなる。これにより、メモリセルＭＣ２のトランジスタＴＲＣのバックゲートの電圧が高くなり、このトランジスタＴＲＣのオン抵抗が低くなる。このようにトランジスタＴＲＣのオン抵抗が低くなると、読出電流Ｉreadは、記憶素子Ｍにおける抵抗状態をより反映したものとなる。センスアンプ３３は、この読出電流Ｉreadに基づいて、記憶素子Ｍの抵抗状態が抵抗状態ＲＬであるか抵抗状態ＲＳであるかを判断することにより、メモリセルＭＣ２に記憶された情報を読み出す。
３２個の読み書き部ＩＯは、このようにして、３２個のメモリセルアレイＭＡにおけるにおける３２個のメモリセルＭＣから、３２ビットのデータを読み出す。
このように、半導体回路１では、トランジスタＴＲＡを設け、トランジスタＴＲＡのゲートを記憶素子Ｍの他端およびトランジスタＴＲＣのドレインに接続し、トランジスタＴＲＡのソースをそのトランジスタＴＲＣのバックゲートに接続するようにした。これにより、トランジスタＴＲＣのバックゲートの電圧を制御することができ、その結果、トランジスタＴＲＣのオン抵抗を低くすることができる。
このようにトランジスタＴＲＣのオン抵抗が低くなることにより、例えば、書込動作において、ブロー電流Ｉblowをより流れやすくすることができるので、記憶素子Ｍのトンネルバリア層Ｔを破壊しやすくすることができる。その結果、半導体回路１では、いわゆるブローマージンを広げることができる。
特に、製造プロセスにおける微細化が進むにつれ、記憶素子Ｍの抵抗値がばらつくと、記憶素子Ｍを破壊しにくくなる場合があり得る。具体的には、一般に、記憶素子Ｍの抵抗状態ＲＬにおける抵抗値が低い場合には、記憶素子Ｍを破壊しにくくなる。半導体回路１では、記憶素子Ｍの抵抗状態ＲＬにおける抵抗値が低い場合には、ノードＮ１の電圧が高くなり得る。この場合には、トランジスタＴＲＡのゲートの電圧が高くなり、トランジスタＴＲＣのバックゲートの電圧が高くなるので、トランジスタＴＲＣのオン抵抗を低くすることができる。これにより、ブロー電流Ｉblowをより流れやすくすることができるので、記憶素子Ｍのトンネルバリア層Ｔを破壊しやすくすることができる。
また、このようにトランジスタＴＲＣのオン抵抗を低くすることができるので、トランジスタＴＲＣのサイズを小さくすることができる。一般に、トランジスタＴＲＣのサイズを小さくすると、トランジスタＴＲＣのオン抵抗が大きくなるので、記憶素子Ｍを破壊しにくくなる。半導体回路１では、トランジスタＴＲＣのオン抵抗が大きくなると、ノードＮ１の電圧が高くなり得る。このようにノードＮ１の電圧が高くなると、トランジスタＴＲＣのバックゲートの電圧が高くなるので、トランジスタＴＲＣのオン抵抗を低くすることができ、記憶素子Ｍを破壊しやすくすることができる。このように、半導体回路１では、トランジスタＴＲＣのサイズを小さくすることができるので、メモリセルＭＣのサイズを小さくすることができる。
また、このようにトランジスタＴＲＣのオン抵抗を低くすることができるので、例えば、書込動作において、ブロー電圧を低くすることができる。すなわち、例えば、トランジスタＴＲＣのオン抵抗が高い場合には、より確実に記憶素子Ｍを破壊できるようにするため、高いブロー電圧を用いることがあり得る。この場合には、例えばトランジスタＴＲＣに高電圧が印加されるので、トランジスタＴＲＣの信頼性が低下するおそれがある。一方、半導体回路１では、ブロー電圧を低くすることができるので、トランジスタＴＲＣの信頼性が低下するおそれを低減することができる。また、半導体回路１では、高いブロー電圧を生成するチャージポンプ回路などを設けずに済むので、メモリ回路２０のサイズを小さくすることができる。
また、トランジスタＴＲＣのオン抵抗が低くなることにより、例えば、読出動作において、読出電流Ｉreadは、記憶素子Ｍにおける抵抗状態をより反映したものとなる。これにより、この読出電流Ｉreadに基づいて、記憶素子Ｍの抵抗状態が抵抗状態ＲＬであるか抵抗状態ＲＳであるかを判断しやすくすることができるので、いわゆるリードマージンを広げることができる。
また、半導体回路１では、１行分の複数のメモリセルＭＣに対して１つのトランジスタＴＲＡを設けるようにしたので、例えば１つのメモリセルＭＣに対して１つのトランジスタＴＲＡを設ける場合に比べて、素子数を抑えることができるので、メモリ回路２０のサイズを小さくすることができる。
また、半導体回路１では、一行分の複数のメモリセルＭＣにおける複数のトランジスタＴＲＣを１つのＰウェルに形成したので、例えば、これらの複数のトランジスタＴＲＣを複数のＰウェルにそれぞれ形成する場合に比べて、メモリ回路２０のサイズを小さくすることができる。
また、半導体回路１では、メモリ回路１２の記憶素子Ｍと同じ構成を有する記憶素子Ｍを用いて、メモリ回路２０を構成するようにした。これにより、同じ製造工程で、情報を書き換え可能なメモリ回路１２、および情報を１回書き込むことが可能なメモリ回路２０を形成することができるので、シンプルな方法で製造を行うことができ、製造コストを削減できる。
［効果］
以上のように本実施の形態では、トランジスタＴＲＡを設け、トランジスタＴＲＡのゲートを記憶素子の他端およびトランジスタＴＲＣのドレインに接続し、トランジスタＴＲＡのソースをそのトランジスタＴＲＣのバックゲートに接続するようにしたので、トランジスタＴＲＣのオン抵抗を低くすることができる。これにより、例えば、メモリセルのサイズを小さくすることができ、信頼性が低下するおそれを低減することができ、ブローマージンを広げることができ、リードマージンを広げることができる。
［変形例１］
上記実施の形態では、読出動作において、図６に示したように、駆動部３４は、電圧線ＶＬの電圧ＶＶＬを１．１Ｖにしたが、これに限定されるものではなく、これに代えて、例えば、電圧線ＶＬの電圧ＶＶＬを０Ｖにしてもよい。
［変形例２］
上記実施の形態では、１列分の複数のメモリセルＭＣに対して１本のソース線ＳＬを設けたが、これに限定されるものではなく、これに代えて、例えば、図７に示すメモリ回路２０Ａのように、２列分の複数のメモリセルＭＣに対して１本のソース線ＳＬを設けてもよい。この例では、１列目の複数のメモリセルＭＣおよび２列目の複数のメモリセルＭＣが、１本のソース線ＳＬに接続される。また、３列目の複数のメモリセルＭＣおよび４列目の複数のメモリセルＭＣが、１本のソース線ＳＬに接続される。５列目以降についても同様である。
［変形例３］
上記実施の形態では、１つのメモリセルＭＣに１ビットの情報を記憶したが、これに限定されるものではなく、２つのメモリセルＭＣに１ビットの情報を記憶してもよい。以下に、この変形例に係る半導体回路１Ｃについて詳細に説明する。半導体回路１Ｃは、メモリ回路４０を備えている。
図８は、メモリ回路４０に係るメモリセルアレイＭＡおよび読み書き部ＩＯの一構成例を表すものである。メモリセルアレイＭＡにおいて、同じワード線ＷＬに接続された２つのメモリセルＭＣがメモリセルペアＭＣＰを構成する。この例では、例えば、１列目のメモリセルＭＣおよび２列目のメモリセルＭＣがメモリセルペアＭＣＰを構成し、３列目のメモリセルＭＣおよび４列目のメモリセルＭＣがメモリセルペアＭＣＰを構成する。５列目以降についても同様である。同様に、２つのビット線ＢＬは、ビット線ペアＢＬＰを構成する。具体的には１番目のビット線ＢＬおよび２番目のビット線ＢＬがビット線ペアＢＬＰを構成し、３番目のビット線ＢＬおよび４番目のビット線ＢＬがビット線ペアＢＬＰを構成する。５番目以降についても同様である。
メモリ回路４０では、書込動作を行った後には、メモリセルペアＭＣＰにおける、左側のメモリセルＭＣの記憶素子Ｍの抵抗状態は、右側のメモリセルＭＣの記憶素子の抵抗状態と異なる。具体的には、左側のメモリセルＭＣにおける記憶素子Ｍの抵抗状態が抵抗状態ＲＳである場合には、右側のメモリセルＭＣにおける記憶素子Ｍの抵抗状態は抵抗状態ＲＬであり、左側のメモリセルＭＣにおける記憶素子Ｍの抵抗状態が抵抗状態ＲＬである場合には、右側のメモリセルＭＣにおける記憶素子Ｍの抵抗状態は抵抗状態ＲＳである。このようにして、メモリセルペアＭＣＰは、１ビットの情報を記憶するようになっている。
読み書き部ＩＯは、カラムスイッチ４１と、電圧生成部４２と、センスアンプ４３とを有している。
カラムスイッチ４１は、書込動作において、制御部２２からの指示に基づいて、複数のビット線ペアＢＬＰのうちの１つを選択し、選択したビット線ペアＢＬＰを電圧生成部４２に接続するとともに、それ以外のビット線ペアＢＬＰの各ビット線ＢＬをフローティング状態にするように構成される。また、カラムスイッチ４１は、読出動作において、制御部２２からの指示に基づいて、複数のビット線ペアＢＬＰのうちの１つを選択し、選択したビット線ペアＢＬＰをセンスアンプ４３に接続するとともに、それ以外のビット線ペアＢＬＰの各ビット線ＢＬをフローティング状態にするように構成される。
電圧生成部４２は、書込動作において、制御部２２からの指示に基づいて、選択されたビット線ペアＢＬＰの各ビット線ＢＬに印加される接地電圧およびブロー電圧を生成するように構成される。
センスアンプ４３は、読出動作において、制御部２２からの指示に基づいて、選択されたビット線ペアＢＬＰの各ビット線ＢＬに印加される読出電圧Ｖreadを生成するとともに、選択されたビット線ペアＢＬＰの各ビット線ＢＬに流れる電流に基づいて、メモリセルペアＭＣＰに記憶された情報を読み出すように構成される。
図９は、メモリ回路４０における書込動作の一例を表すものである。この例では、制御部２２は、処理回路１１から供給された書込コマンドおよび書込データに基づいて、複数のメモリセルアレイＭＡのそれぞれにおいて、複数のメモリセルペアＭＣＰのうちのあるメモリセルペアＭＣＰ（メモリセルペアＭＣＰ１）を選択するように、ワード線駆動部２１および複数の読み書き部ＩＯの動作を制御する。
ワード線駆動部２１は、制御部２２からの指示に基づいて、複数のワード線ＷＬのうちの１つを選択する。具体的には、ワード線駆動部２１は、複数のワード線ＷＬのうちのメモリセルペアＭＣＰ１に係るワード線ＷＬの電圧ＶＷＬを１．１Ｖにする（ＶＷＬ＝１．１Ｖ）とともに、それ以外のワード線ＷＬの電圧ＶＷＬを０Ｖにする（ＶＷＬ＝０Ｖ）。これにより、選択されたワード線ＷＬに接続された１行分の複数のメモリセルＭＣのトランジスタＴＲＣがオン状態になる。
読み書き部ＩＯにおいて、カラムスイッチ４１は、制御部２２からの指示に基づいて、複数のビット線ペアＢＬＰのうちのメモリセルペアＭＣＰ１に係るビット線ペアＢＬＰを選択し、選択したビット線ペアＢＬＰの２つのビット線ＢＬを電圧生成部４２に接続する。電圧生成部４２は、制御部２２からの指示に基づいて、接地電圧（０Ｖ）およびブロー電圧（この例では１．１Ｖ）を生成する。これにより、読み書き部ＩＯは、この例では、選択したビット線ペアＢＬＰの２つのビット線ＢＬのうちの、左側のビット線ＢＬの電圧ＶＢＬを１．１Ｖにし（ＶＢＬ＝１．１Ｖ）、右側のビット線ＢＬの電圧ＶＢＬを０Ｖにする（ＶＢＬ＝０Ｖ）。また、読み書き部ＩＯは、複数のビット線ＢＬのうちの、選択されたビット線ペアＢＬＰのビット線ＢＬ以外のビット線ＢＬをフローティング状態にする。そして、駆動部３４は、制御部２２からの指示に基づいて、電圧線ＶＬの電圧ＶＶＬを１．１Ｖにする（ＶＶＬ＝１．１Ｖ）。
これにより、電圧生成部４２から、選択されたビット線ペアＢＬＰにおける左側のビット線ＢＬを介してメモリセルペアＭＣＰ１における左側のメモリセルＭＣ（メモリセルＭＣ３）にブロー電流Ｉblowが流れる。メモリセルＭＣ３では、ブロー電流Ｉblowは、ビット線ＢＬ、記憶素子Ｍ、トランジスタＴＲＣ、ソース線ＳＬの順に流れる。このメモリセルペアＭＣＰ１に対応づけられたトランジスタＴＲＡ（トランジスタＴＲＡ３）は、メモリセルＭＣ３のトランジスタＴＲＣのバックゲートの電圧を高くするので、トランジスタＴＲＣのオン抵抗は低くなり、ブロー電流Ｉblowがより流れやすくなる。これにより、メモリセルＭＣ３の記憶素子Ｍの抵抗状態は抵抗状態ＲＳになる。一方、メモリセルペアＭＣＰ１における右側のメモリセルＭＣ（メモリセルＭＣ４）にはブロー電流Ｉblowは流れないので、記憶素子Ｍのトンネルバリア層Ｔは破壊されない。よって、メモリセルＭＣ４の記憶素子Ｍの抵抗状態は抵抗状態ＲＬに維持される。このようにして、メモリセルペアＭＣＰ１に情報が記憶される。
なお、この例では、読み書き部ＩＯは、選択したビット線ペアＢＬＰの２つのビット線ＢＬのうちの、左側のビット線ＢＬの電圧ＶＢＬを１．１Ｖにし（ＶＢＬ＝１．１Ｖ）、右側のビット線ＢＬの電圧ＶＢＬを０Ｖにした（ＶＢＬ＝０Ｖ）。これに代えて、読み書き部ＩＯが、左側のビット線ＢＬの電圧ＶＢＬを０Ｖにし（ＶＢＬ＝０Ｖ）、右側のビット線ＢＬの電圧ＶＢＬを１．１Ｖにした場合には（ＶＢＬ＝１．１Ｖ）、メモリセルＭＣ４の記憶素子Ｍの抵抗状態が抵抗状態ＲＳになり、メモリセルＭＣ３の記憶素子Ｍの抵抗状態が抵抗状態ＲＬに維持される。
３２個の読み書き部ＩＯは、このようにして、３２個のメモリセルアレイＭＡにおける３２個のメモリセルペアＭＣＰに、３２ビットのデータを書き込む。
図１０は、メモリ回路４０における読出動作の一例を表すものである。この例では、制御部２２は、処理回路１１から供給された読出コマンドに基づいて、複数のメモリセルアレイＭＡのそれぞれにおいて、複数のメモリセルペアＭＣＰのうちのあるメモリセルペアＭＣＰ（メモリセルペアＭＣＰ２）を選択するように、ワード線駆動部２１および複数の読み書き部ＩＯの動作を制御する。
ワード線駆動部２１は、制御部２２からの指示に基づいて、複数のワード線ＷＬのうちの１つを選択する。具体的には、ワード線駆動部２１は、複数のワード線ＷＬのうちのメモリセルペアＭＣＰ２に係るワード線ＷＬの電圧ＶＷＬを１．１Ｖにする（ＶＷＬ＝１．１Ｖ）とともに、それ以外のワード線ＷＬの電圧ＶＷＬを０Ｖにする（ＶＷＬ＝０Ｖ）。これにより、選択されたワード線ＷＬに接続された１行分の複数のメモリセルＭＣのトランジスタＴＲＣがオン状態になる。
読み書き部ＩＯにおいて、カラムスイッチ４１は、制御部２２からの指示に基づいて、複数のビット線ペアＢＬＰのうちのメモリセルペアＭＣＰ２に係るビット線ペアＢＬＰを選択し、選択したビット線ペアＢＬＰの２つのビット線ＢＬをセンスアンプ４３に接続する。センスアンプ４３は、制御部２２からの指示に基づいて、読出電圧Ｖreadを生成する。これにより、読み書き部ＩＯは、選択されたビット線ペアＢＬＰの２つのビット線ＢＬの電圧ＶＢＬを読出電圧Ｖreadにする（ＶＢＬ＝Ｖread）。また、読み書き部ＩＯは、複数のビット線ＢＬのうちの、選択されたビット線ペアＢＬＰのビット線ＢＬ以外のビット線ＢＬをフローティング状態にする。そして、駆動部３４は、制御部２２からの指示に基づいて、電圧線ＶＬの電圧ＶＶＬを１．１Ｖにする（ＶＶＬ＝１．１Ｖ）。
これにより、センスアンプ４３から、選択されたビット線ペアＢＬＰにおける左側のビット線ＢＬを介して、メモリセルペアＭＣＰ２における左側のメモリセルＭＣ（メモリセルＭＣ５）に読出電流Ｉread5が流れるとともに、右側のビット線ＢＬを介して、メモリセルペアＭＣＰ２における右側のメモリセルＭＣ（メモリセルＭＣ６）に読出電流Ｉread6が流れる。このメモリセルペアＭＣＰ２に対応づけられたトランジスタＴＲＡ（トランジスタＴＲＡ４）は、メモリセルＭＣ５，ＭＣ６のトランジスタＴＲＣのバックゲートの電圧を高くするので、メモリセルＭＣ５，ＭＣ６のトランジスタＴＲＣのオン抵抗は低くなる。これにより、読出電流Ｉread5は、メモリセルＭＣ５の記憶素子Ｍにおける抵抗状態をより反映したものとなり、読出電流Ｉread6は、メモリセルＭＣ６の記憶素子Ｍにおける抵抗状態をより反映したものとなる。センスアンプ３３は、この読出電流Ｉread5,Ｉread6に基づいて、例えば、メモリセルＭＣ５の記憶素子Ｍの抵抗値およびメモリセルＭＣ６の記憶素子Ｍの抵抗値のうちのどちらが大きいかを判断することにより、メモリセルペアＭＣＰ２に記憶された情報を読み出す。
３２個の読み書き部ＩＯは、このようにして、３２個のメモリセルアレイＭＡにおける３２個のメモリセルペアＭＣＰから、３２ビットのデータを読み出す。
以上、上記実施の形態に係るメモリ回路２０（図３）に本変形例を適用したが、これに限定されるものではなく、例えば、図１１に示すように、変形例２に係るメモリ回路２０Ａ（図７）に本変形例を適用してもよい。
［変形例４］
上記実施の形態では、ソース線ＳＬを接地したが、これに限定されるものではなく、ソース線ＳＬを選択的に駆動するようにしてもよい。以下に、この変形例に係る半導体回路１Ｄについて詳細に説明する。半導体回路１Ｄは、メモリ回路５０を備えている。
図１２は、メモリ回路５０の一構成例を表すものである。メモリ回路５０は、複数のメモリセルアレイＭＡ（この例では３２個のメモリセルアレイＭＡ［０］、ＭＡ［１］，…，ＭＡ［３１］）と、複数の読み書き部ＩＯ（この例では３２個の読み書き部ＩＯ［０］、ＩＯ［１］，…，ＩＯ［３１］）と、複数のソース線駆動部ＤＲＶ（この例では３２個のソース線駆動部ＤＲＶ［０］，ＤＲＶ［１］，…，ＤＲＶ［３１］）と、ワード線駆動部２１と、制御部５２とを有している。複数のソース線駆動部ＤＲＶは、複数のメモリセルアレイＭＡとそれぞれ対応して設けられている。
図１３は、ソース線駆動部ＤＲＶの一構成例を表すものである。この図１３では、説明の便宜上、メモリセルアレイＭＡ、読み書き部ＩＯ、およびワード線駆動部２１をも描いている。ソース線駆動部ＤＲＶは、制御部５２からの指示に基づいて、複数のソース線ＳＬを駆動するように構成される。ソース線駆動部ＤＲＶは、カラムスイッチ６１と、電圧生成部６２とを有している。
カラムスイッチ６１は、書込動作および読出動作において、制御部５２からの指示に基づいて、複数のソース線ＳＬのうちの１つを選択し、選択したソース線ＳＬを電圧生成部６２に接続するとともに、それ以外のソース線ＳＬをフローティング状態にするように構成される。複数のソース線駆動部ＤＲＶのカラムスイッチ６１は、制御部５２からの指示に基づいて、互いに同じ番目のソース線ＳＬを選択するようになっている。
電圧生成部６２は、書込動作および読出動作において、制御部５２からの指示に基づいて、選択されたソース線ＳＬに印加される接地電圧を生成するように構成される。
制御部５２（図１２）は、処理回路１１から供給された書込コマンドおよび書込データに基づいて、複数のメモリセルアレイＭＡのメモリセルＭＣに情報を書き込むように、ワード線駆動部２１、複数のソース線駆動部ＤＲＶ、および複数の読み書き部ＩＯの動作を制御するように構成される。また、制御部５２は、処理回路１１から供給された読出コマンドに基づいて、複数のメモリセルアレイＭＡのメモリセルＭＣから情報を読み出すように、ワード線駆動部２１、複数のソース線駆動部ＤＲＶ、および複数の読み書き部ＩＯの動作を制御するようになっている。
図１４は、メモリ回路５０における書込動作の一例を表すものである。この例では、制御部５２は、処理回路１１（図１）から供給された書込コマンドおよび書込データに基づいて、複数のメモリセルアレイＭＡのそれぞれにおいて、複数のメモリセルＭＣのうちのあるメモリセルＭＣ（メモリセルＭＣ７）を選択するように、ワード線駆動部２１、複数のソース線駆動部ＤＲＶ、および複数の読み書き部ＩＯの動作を制御する。
ワード線駆動部２１は、制御部５２からの指示に基づいて、複数のワード線ＷＬのうちの１つを選択する。具体的には、ワード線駆動部２１は、複数のワード線ＷＬのうちのメモリセルＭＣ７に係るワード線ＷＬの電圧ＶＷＬを１．１Ｖにする（ＶＷＬ＝１．１Ｖ）とともに、それ以外のワード線ＷＬの電圧ＶＷＬを０Ｖにする（ＶＷＬ＝０Ｖ）。これにより、選択されたワード線ＷＬに接続された１行分の複数のメモリセルＭＣのトランジスタＴＲＣがオン状態になる。
ソース線駆動部ＤＲＶにおいて、カラムスイッチ６１は、制御部５２からの指示に基づいて、複数のソース線ＳＬのうちのメモリセルＭＣ７に係るソース線ＳＬを選択し、選択したソース線ＳＬを電圧生成部６２に接続する。この図１４では、選択されたソース線ＳＬを太線で示している。電圧生成部６２は、制御部５２からの指示に基づいて、この例では接地電圧を生成する。これにより、ソース線駆動部ＤＲＶは、選択されたソース線ＳＬの電圧ＶＳＬを０Ｖにする（ＶＢＬ＝０Ｖ）。また、ソース線駆動部ＤＲＶは、複数のソース線ＳＬのうちの、選択されたソース線ＳＬ以外のソース線ＳＬをフローティング状態にする。
読み書き部ＩＯにおいて、カラムスイッチ３１は、制御部５２からの指示に基づいて、複数のビット線ＢＬのうちのメモリセルＭＣ７に係るビット線ＢＬを選択し、選択したビット線ＢＬを電圧生成部３２に接続する。電圧生成部３２は、制御部５２からの指示に基づいて、この例ではブロー電圧（この例では１．１Ｖ）を生成する。これにより、読み書き部ＩＯは、選択されたビット線ＢＬの電圧ＶＢＬを１．１Ｖにする（ＶＢＬ＝１．１Ｖ）。また、読み書き部ＩＯは、複数のビット線ＢＬのうちの、選択されたビット線ＢＬ以外のビット線ＢＬをフローティング状態にする。そして、駆動部３４は、制御部５２からの指示に基づいて、電圧線ＶＬの電圧ＶＶＬを１．１Ｖにする（ＶＶＬ＝１．１Ｖ）。
これにより、電圧生成部３２から、ビット線ＢＬを介してメモリセルＭＣ１にブロー電流Ｉblowが流れる。メモリセルＭＣ７では、ブロー電流Ｉblowは、ビット線ＢＬ、記憶素子Ｍ、トランジスタＴＲＣ、ソース線ＳＬの順に流れる。このメモリセルＭＣ７に対応づけられたトランジスタＴＲＡ（トランジスタＴＲＡ７）は、メモリセルＭＣ７のトランジスタＴＲＣのバックゲートの電圧を高くするので、トランジスタＴＲＣのオン抵抗は低くなり、ブロー電流Ｉblowがより流れやすくなる。これにより、メモリセルＭＣ７の記憶素子Ｍの抵抗状態は抵抗状態ＲＳになる。
図１５は、メモリ回路５０における読出動作の一例を表すものである。この例では、制御部５２は、処理回路１１から供給された読出コマンドに基づいて、複数のメモリセルアレイＭＡのそれぞれにおいて、複数のメモリセルＭＣのうちのあるメモリセルＭＣ（メモリセルＭＣ８）を選択するように、ワード線駆動部２１、複数のソース線駆動部ＤＲＶ、および複数の読み書き部ＩＯの動作を制御する。
ワード線駆動部２１は、制御部５２からの指示に基づいて、複数のワード線ＷＬのうちの１つを選択する。具体的には、ワード線駆動部２１は、複数のワード線ＷＬのうちのメモリセルＭＣ８に係るワード線ＷＬの電圧ＶＷＬを１．１Ｖにする（ＶＷＬ＝１．１Ｖ）とともに、それ以外のワード線ＷＬの電圧ＶＷＬを０Ｖにする（ＶＷＬ＝０Ｖ）。これにより、選択されたワード線ＷＬに接続された１行分の複数のメモリセルＭＣのトランジスタＴＲＣがオン状態になる。
ソース線駆動部ＤＲＶにおいて、カラムスイッチ６１は、制御部５２からの指示に基づいて、複数のソース線ＳＬのうちのメモリセルＭＣ８に係るソース線ＳＬを選択し、選択したソース線ＳＬを電圧生成部６２に接続する。電圧生成部６２は、制御部５２からの指示に基づいて、この例では接地電圧を生成する。これにより、ソース線駆動部ＤＲＶは、選択されたソース線ＳＬの電圧ＶＳＬを０Ｖにする（ＶＢＬ＝０Ｖ）。また、ソース線駆動部ＤＲＶは、複数のソース線ＳＬのうちの、選択されたソース線ＳＬ以外のソース線ＳＬをフローティング状態にする。
読み書き部ＩＯにおいて、カラムスイッチ３１は、制御部５２からの指示に基づいて、複数のビット線ＢＬのうちのメモリセルＭＣ８に係るビット線ＢＬを選択し、選択したビット線ＢＬをセンスアンプ３３に接続する。センスアンプ３３は、制御部５２からの指示に基づいて、読出電圧Ｖreadを生成する。これにより、読み書き部ＩＯは、選択されたビット線ＢＬの電圧ＶＢＬを読出電圧Ｖreadにする（ＶＢＬ＝Ｖread）。また、読み書き部ＩＯは、複数のビット線ＢＬのうちの、選択されたビット線ＢＬ以外のビット線ＢＬをフローティング状態にする。そして、駆動部３４は、制御部５２からの指示に基づいて、電圧線ＶＬの電圧ＶＶＬを１．１Ｖにする（ＶＶＬ＝１．１Ｖ）。
これにより、センスアンプ３３から、ビット線ＢＬを介してメモリセルＭＣ８に読出電流Ｉreadが流れる。メモリセルＭＣ８では、読出電流Ｉreadは、ビット線ＢＬ、記憶素子Ｍ、トランジスタＴＲＣ、ソース線ＳＬの順に流れる。このメモリセルＭＣ８に対応づけられたトランジスタＴＲＡ（トランジスタＴＲＡ８）は、メモリセルＭＣ８のトランジスタＴＲＣのバックゲートの電圧を高くするので、トランジスタＴＲＣのオン抵抗は低くなる。これにより、読出電流Ｉreadは、メモリセルＭＣ８の記憶素子Ｍにおける抵抗状態をより反映したものとなる。センスアンプ３３は、この読出電流Ｉreadに基づいて、記憶素子Ｍの抵抗状態が抵抗状態ＲＬであるか抵抗状態ＲＳであるかを判断することにより、メモリセルＭＣ８に記憶された情報を読み出す。
以上、上記実施の形態に係るメモリ回路２０（図３）に本変形例を適用したが、これに限定されるものではなく、例えば、図１６に示すように、変形例２に係るメモリ回路２０Ａ（図７）に本変形例を適用してもよい。ソース線駆動部ＤＲＶは、カラムスイッチ７１を有している。カラムスイッチ７１は、書込動作および読出動作において、制御部５２からの指示に基づいて、複数のソース線ＳＬのうちの１つを選択し、選択したソース線ＳＬを電圧生成部６２に接続するとともに、それ以外のソース線ＳＬをフローティング状態にするように構成される。
［その他の変形例］
また、これらの変形例のうちの２以上を組み合わせてもよい。
＜２．適用例＞
次に、上記実施の形態および変形例で説明した技術の電子機器への適用例について説明する。
図１７は、上記実施の形態等の半導体回路が適用されるスマートフォンの外観を表すものである。このスマートフォンは、例えば、本体部３１０および表示部３２０を有している。上記実施の形態等の半導体回路は、このようなスマートフォンの他、デジタルカメラ、ノート型パーソナルコンピュータ、携帯型ゲーム機、ビデオカメラなどのあらゆる分野の電子機器に適用することが可能である。
以上、実施の形態および変形例、ならびに電子機器への適用例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
例えば、上記の各実施の形態では、トランジスタＴＲＣ，ＴＲＡをＮ型のＭＯＳトランジスタを用いて構成したが、これに限定されるものではなく、これに代えて、例えばＰ型のＭＯＳトランジスタを用いて構成してもよい。
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
なお、本技術は以下のような構成とすることができる。以下の構成の本技術によれば、メモリセルのサイズを小さくすることができる。
（１）第１の端子と、第１のノードに接続された第２の端子と、トンネルバリア膜とを有し、前記トンネルバリア膜を破壊することにより情報を記憶可能な第１の記憶素子と、
前記第１のノードの接続されたドレインと、ソースと、ゲートと、第２のノードに接続されたバックゲートとを有する第１のトランジスタと、
ドレインと、前記第２のノードに接続されたソースと、前記第１のノードに接続されたゲートとを有する第２のトランジスタと
を備えた半導体回路。
（２）前記第１のトランジスタの前記ソースに基準電圧を印加し、前記第１のトランジスタの前記ゲートに前記基準電圧とは異なる第１の電圧を印加し、前記第１の記憶素子の前記第１の端子に前記基準電圧とは異なる第２の電圧を印加し、前記第２のトランジスタの前記ドレインに前記基準電圧とは異なる第３の電圧を印加することにより、前記第１の記憶素子に情報を記憶させる第１の動作を行うことが可能な駆動部をさらに備えた
前記（１）に記載の半導体回路。
（３）前記駆動部は、さらに、前記第１のトランジスタの前記ソースに前記基準電圧を印加し、前記第１のトランジスタの前記ゲートに前記第１の電圧を印加し、前記第１の記憶素子の前記第１の端子に前記基準電圧とは異なる第４の電圧を印加することにより、前記第１の記憶素子から情報を読み出す第２の動作を行うことが可能である
前記（２）に記載の半導体回路。
（４）前記第４の電圧と前記基準電圧との差電圧は、前記第２の電圧と前記基準電圧との差電圧よりも低い
前記（３）に記載の半導体回路。
（５）前記駆動部は、前記第２の動作において、前記第２のトランジスタの前記ドレインに前記第３の電圧を印加可能である
前記（３）または（４）に記載の半導体回路。
（６）前記駆動部は、前記第２の動作において、前記第２のトランジスタの前記ドレインに前記基準電圧を印加することが可能である
前記（３）または（４）に記載の半導体回路。
（７）第１の端子と、前記第１のノードに接続された第２の端子と、トンネルバリア膜とを有し、前記トンネルバリア膜を破壊することにより情報を記憶可能な第２の記憶素子と、
前記第１のノードに接続されたドレインと、ソースと、ゲートと、前記第２のノードに接続されたバックゲートとを有する第３のトランジスタと、
前記第１のトランジスタの前記ゲートおよび前記第３のトランジスタの前記ゲートに接続された第１の制御線と、
前記第１の記憶素子の前記第１の端子に接続された第２の制御線と、
前記第２の記憶素子の前記第１の端子に接続された第３の制御線と、
前記第２のトランジスタの前記ドレインに接続された第４の制御線と
をさらに備えた
前記（１）に記載の半導体回路。
（８）前記第１のトランジスタの前記ソースに接続された第５の制御線と、
前記第５の制御線に基準電圧を印加し、前記第１の制御線に前記基準電圧とは異なる第１の電圧を印加し、前記第２の制御線に前記基準電圧とは異なる第２の電圧を印加し、前記第３の制御線をフローティング状態にし、前記第４の制御線に前記基準電圧とは異なる第３の電圧を印加することにより、前記第１の記憶素子に情報を記憶させる第１の動作を行うことが可能な駆動部をさらに備えた
前記（７）に記載の半導体回路。
（９）前記第３のトランジスタの前記ソースに接続された第６の制御線をさらに備え、
前記駆動部は、前記第１の動作において、前記第６の制御線に前記基準電圧を印加可能である
前記（８）に記載の半導体回路。
（１０）前記第３のトランジスタの前記ソースに接続された第６の制御線をさらに備え、
前記駆動部は、前記第１の動作において、前記第６の制御線をフローティング状態にすることが可能である
前記（８）に記載の半導体回路。
（１１）前記第５の制御線は、さらに前記第３のトランジスタの前記ソースに接続された
前記（８）に記載の半導体回路。
（１２）前記駆動部は、さらに、前記第５の制御線に前記基準電圧を印加し、前記第１の制御線に前記第１の電圧を印加し、前記第２の制御線に前記基準電圧とは異なる第４の電圧を印加し、前記第３の制御線をフローティング状態にすることにより、前記第１の記憶素子から情報を読み出す第２の動作を行うことが可能である
前記（８）から（１１）のいずれかに記載の半導体回路。
（１３）前記トンネルバリア膜は、ＭｇＯまたはアルミナを含む材料により構成された
請求項１に記載の半導体回路。
（１４）トンネルバリア膜を有する磁気トンネル接合素子を含むメモリ回路をさらに備えた
前記（１）から（１３）のいずれかに記載の半導体回路。
（１５）第１の端子と、第１のノードに接続された第２の端子と、トンネルバリア膜とを有し、前記トンネルバリア膜を破壊することにより情報を記憶可能な第１の記憶素子と、
前記第１のノードの接続されたドレインと、ソースと、ゲートと、第２のノードに接続されたバックゲートとを有する第１のトランジスタと、
ドレインと、前記第２のノードに接続されたソースと、前記第１のノードに接続されたゲートとを有する第２のトランジスタと、
前記第１の記憶素子に記憶された情報に基づいて処理を行うことが可能な処理回路と
を備えた電子機器。
本出願は、日本国特許庁において２０１９年３月１５日に出願された日本特許出願番号２０１９－０４８５７６号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (15)

  1. 第１の端子と、第１のノードに接続された第２の端子と、トンネルバリア膜とを有し、前記トンネルバリア膜を破壊することにより情報を記憶可能な第１の記憶素子と、
    前記第１のノードの接続されたドレインと、ソースと、ゲートと、第２のノードに接続されたバックゲートとを有する第１のトランジスタと、
    ドレインと、前記第２のノードに接続されたソースと、前記第１のノードに接続されたゲートとを有する第２のトランジスタと
    を備えた半導体回路。
  2. 前記第１のトランジスタの前記ソースに基準電圧を印加し、前記第１のトランジスタの前記ゲートに前記基準電圧とは異なる第１の電圧を印加し、前記第１の記憶素子の前記第１の端子に前記基準電圧とは異なる第２の電圧を印加し、前記第２のトランジスタの前記ドレインに前記基準電圧とは異なる第３の電圧を印加することにより、前記第１の記憶素子に情報を記憶させる第１の動作を行うことが可能な駆動部をさらに備えた
    請求項１に記載の半導体回路。
  3. 前記駆動部は、さらに、前記第１のトランジスタの前記ソースに前記基準電圧を印加し、前記第１のトランジスタの前記ゲートに前記第１の電圧を印加し、前記第１の記憶素子の前記第１の端子に前記基準電圧とは異なる第４の電圧を印加することにより、前記第１の記憶素子から情報を読み出す第２の動作を行うことが可能である
    請求項２に記載の半導体回路。
  4. 前記第４の電圧と前記基準電圧との差電圧は、前記第２の電圧と前記基準電圧との差電圧よりも低い
    請求項３に記載の半導体回路。
  5. 前記駆動部は、前記第２の動作において、前記第２のトランジスタの前記ドレインに前記第３の電圧を印加可能である
    請求項３に記載の半導体回路。
  6. 前記駆動部は、前記第２の動作において、前記第２のトランジスタの前記ドレインに前記基準電圧を印加することが可能である
    請求項３に記載の半導体回路。
  7. 第１の端子と、前記第１のノードに接続された第２の端子と、トンネルバリア膜とを有し、前記トンネルバリア膜を破壊することにより情報を記憶可能な第２の記憶素子と、
    前記第１のノードに接続されたドレインと、ソースと、ゲートと、前記第２のノードに接続されたバックゲートとを有する第３のトランジスタと、
    前記第１のトランジスタの前記ゲートおよび前記第３のトランジスタの前記ゲートに接続された第１の制御線と、
    前記第１の記憶素子の前記第１の端子に接続された第２の制御線と、
    前記第２の記憶素子の前記第１の端子に接続された第３の制御線と、
    前記第２のトランジスタの前記ドレインに接続された第４の制御線と
    をさらに備えた
    請求項１に記載の半導体回路。
  8. 前記第１のトランジスタの前記ソースに接続された第５の制御線と、
    前記第５の制御線に基準電圧を印加し、前記第１の制御線に前記基準電圧とは異なる第１の電圧を印加し、前記第２の制御線に前記基準電圧とは異なる第２の電圧を印加し、前記第３の制御線をフローティング状態にし、前記第４の制御線に前記基準電圧とは異なる第３の電圧を印加することにより、前記第１の記憶素子に情報を記憶させる第１の動作を行うことが可能な駆動部をさらに備えた
    請求項７に記載の半導体回路。
  9. 前記第３のトランジスタの前記ソースに接続された第６の制御線をさらに備え、
    前記駆動部は、前記第１の動作において、前記第６の制御線に前記基準電圧を印加可能である
    請求項８に記載の半導体回路。
  10. 前記第３のトランジスタの前記ソースに接続された第６の制御線をさらに備え、
    前記駆動部は、前記第１の動作において、前記第６の制御線をフローティング状態にすることが可能である
    請求項８に記載の半導体回路。
  11. 前記第５の制御線は、さらに前記第３のトランジスタの前記ソースに接続された
    請求項８に記載の半導体回路。
  12. 前記駆動部は、さらに、前記第５の制御線に前記基準電圧を印加し、前記第１の制御線に前記第１の電圧を印加し、前記第２の制御線に前記基準電圧とは異なる第４の電圧を印加し、前記第３の制御線をフローティング状態にすることにより、前記第１の記憶素子から情報を読み出す第２の動作を行うことが可能である
    請求項８に記載の半導体回路。
  13. 前記トンネルバリア膜は、ＭｇＯまたはアルミナを含む材料により構成された
    請求項１に記載の半導体回路。
  14. トンネルバリア膜を有する磁気トンネル接合素子を含むメモリ回路をさらに備えた
    請求項１に記載の半導体回路。
  15. 第１の端子と、第１のノードに接続された第２の端子と、トンネルバリア膜とを有し、前記トンネルバリア膜を破壊することにより情報を記憶可能な第１の記憶素子と、
    前記第１のノードの接続されたドレインと、ソースと、ゲートと、第２のノードに接続されたバックゲートとを有する第１のトランジスタと、
    ドレインと、前記第２のノードに接続されたソースと、前記第１のノードに接続されたゲートとを有する第２のトランジスタと、
    前記第１の記憶素子に記憶された情報に基づいて処理を行うことが可能な処理回路と
    を備えた電子機器。
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