JP2013537679A - 第１の磁気トンネル接合構造および第２の磁気トンネル接合構造を有するビットセルにおける非可逆状態の生成 - Google Patents

第１の磁気トンネル接合構造および第２の磁気トンネル接合構造を有するビットセルにおける非可逆状態の生成 Download PDF

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Abstract

第1の磁気トンネル接合構造(MTJ)と第2のMTJとを有するビットセルにおいて非可逆状態を生成する方法は、ビットセルの第1のMTJに、ビットセルの第2のMTJにプログラム電圧を印加せずにプログラム電圧を印加することを含む。メモリデバイスは、第1のMTJおよび第2のMTJを有するビットセルと、ビットセルの第1のMTJおよび第2のMTJの選択された一方にプログラム信号を印加することによってビットセルにおいて非可逆状態を生成するように構成されたプログラミング回路とを含む。

Description

本開示は全般に、ワンタイムプログラマブルビットセルに基づく磁気トンネル接合(MTJ)構造に関する。
技術の進歩によって、コンピューティングデバイスはより小型にかつより高性能になっている。そのようなポータブルコンピューティングデバイスは、ワンタイムプログラマブル(OTP)メモリセルを有する非揮発性メモリデバイスのような、ワンタイムプログラマブル素子に基づくセキュリティアーキテクチャを含み得る。OTPメモリセルは、セルがプログラムされた後、永久状態を維持する。たとえば、OTP素子としてポリシリコンヒューズが使用されている。セルがプログラミング時に「ブローされる」するようにセルの両端に電圧を印加することによって、ポリシリコンヒューズメモリセルをプログラムすることができる。たとえば、ワンタイムプログラミングは通常、高電流(たとえば、数ミリアンペア程度)によってシリコンを比較的長時間(たとえば、数マイクロ秒)にわたってブローすることによって行われる。ポリシリコンヒューズの1つの欠点は、ヒューズをブローする前にヒューズの完全性を試験するのが困難であることである。ポリシリコンヒューズの別の欠点は、ブロー状態が視覚的に検出可能であり、セキュリティが損なわれる恐れがあることである。
磁気トンネル接合構造(MTJ)技術に基づくワンタイムプログラマブル素子について説明する。このワンタイムプログラマブル素子は、第1の抵抗性記憶素子と第2の抵抗性記憶素子とを有するビットセルとして構成される。第1および第2の抵抗性記憶素子の各々はMTJであってもよい。MTJのネイティブ非ブロー状態は、より高い抵抗を有し、MTJのブロー状態はより低い抵抗を有する。第1のMTJおよび第2のMTJの一方に、第1のMTJおよび第2のMTJの他方にプログラム信号を印加せずに、プログラム信号を印加して、ビットセルにおいて非可逆状態を生成してもよい。たとえば、非可逆状態は、一方のMTJのトンネル酸化物を破壊することによって生成されてもよい。トンネル酸化物が破壊されると、永続的な低抵抗状態が形成される。
ある特定の実施形態では、第1の磁気トンネル接合構造(MTJ)と第2のMTJとを有するビットセルにおいて非可逆状態を生成する方法は、ビットセルの第1のMTJに、ビットセルの第2のMTJにプログラム電圧を印加せずに、プログラム電圧を印加することを含む。
別の特定の実施形態では、メモリデバイスは、磁気トンネル接合構造(MTJ)ビットセルを含む。MTJビットセルは、第1のMTJと、第2のMTJと、ビットセルの第1のMTJおよび第2のMTJの選択された一方にプログラム信号を印加することによってビットセルにおいて非可逆状態を生成するように構成されたプログラミング回路とを含む。
少なくとも1つの開示される実施形態によってもたらされる1つの特定の利点は、第1の磁気トンネル接合構造(MTJ)と第2のMTJとを有するビットセルに非可逆状態をプログラムすることによって高速プログラミングを実現できることである。
少なくとも1つの開示される実施形態によってもたらされる別の特定の利点は、プログラミングの前に、ビットセルの動作を試験してもよいことである。
少なくとも1つの開示される実施形態によってもたらされる別の特定の利点は、ビットセルのプログラムされた状態を視覚的に検出することがポリシリコンヒューズの場合よりも困難になるという点でセキュリティが強化されることである。
本開示の他の態様、利点、および特徴は、以下のセクション、すなわち、図面の簡単な説明、発明を実施するための形態、および特許請求の範囲を含む、本出願全体の検討後に明らかになろう。
非可逆状態プログラミング回路と、第1の抵抗性記憶素子および第2の抵抗性記憶素子を含むメモリセルとを含むメモリデバイスの特定の例示的な実施形態のブロック図である。 非可逆状態プログラミング回路と、磁気トンネル接合構造(MTJ)ベースのワンタイムプログラマブルメモリセルを有するメモリアレイとを含むメモリデバイスの特定の例示的な実施形態の図である。 第1のMTJおよび第2のMTJを有するビットセルと、ビットセルにプログラミング電圧を供給するように構成された非可逆状態プログラミング回路とを含むシステムの特定の例示的な実施形態の図である。 MTJ形状および各MTJ形状の属性の特定の例示的な実施形態の図表示である。 第1のMTJと第2のMTJとを有するビットセルに非可逆状態をプログラムする方法の特定の例示的な実施形態の流れ図である。 ビットセルの第1のMTJおよび第2のMTJの一方にプログラミング電圧を供給するように構成された非可逆状態プログラミング回路を含むデバイスの特定の例示的な実施形態のブロック図である。 第1のMTJと第2のMTJとを有するビットセルに非可逆状態をプログラムするように構成された非可逆状態プログラミング回路を含むワイヤレスデバイスを製造するのに使用できる製造プロセスの特定の例示的な実施形態の図である。
図1を参照すると、非可逆状態プログラミング回路とメモリセルとを含みデータを非可逆状態として2素子セルに記憶するメモリデバイスの特定の例示的な実施形態が示されており、全体的に100で示されている。メモリデバイス100は、代表的なメモリセル102と、非可逆状態プログラミング回路104とを含む。メモリセル102は、第1の抵抗性記憶素子106と第2の抵抗性記憶素子108とを含む。ある特定の実施形態では、第1の抵抗性記憶素子106は第1の磁気トンネル接合構造(MTJ)素子であり、第2の抵抗性記憶素子108は第2のMTJ素子である。非可逆状態プログラミング回路104は、メモリセル102の第1の抵抗性記憶素子106および第2の抵抗性記憶素子108の一方にプログラム信号を印加し、メモリセル102に非可逆状態をプログラムするように構成されている。
ある特定の実施形態では、メモリセル102中の2つの抵抗性記憶素子106、108の一方を非可逆的にプログラムすることによってワンタイムプログラム可能性が実現される。たとえば、メモリセル102の第2の抵抗性記憶素子108にプログラム電圧を印加せずにメモリセル102の第1の抵抗性記憶素子106に非可逆状態プログラミング回路104を介してプログラム電圧を印加して、メモリセル102において非可逆状態を生成してもよい。代替として、メモリセル102の第1の抵抗性記憶素子106にプログラム電圧を印加せずにメモリセル102の第2の抵抗性記憶素子108に非可逆状態プログラミング回路104を介してプログラム電圧を印加して、メモリセル102において非可逆状態を生成してもよい。一例として、第1の抵抗性記憶素子106がMTJであるとき、プログラム電圧は、第1の抵抗性記憶素子106のトンネル酸化物を破壊させ、それによって、第1の抵抗性記憶素子106の永続的な低抵抗状態を得ることができる。同様に、第2の抵抗性記憶素子108がMTJであるとき、プログラム電圧は、第2の抵抗性記憶素子108のトンネル酸化物を破壊させ、それによって、第2の抵抗性記憶素子108の永続的な低抵抗状態を得ることができる。ある特定の実施形態では、トンネル酸化物はMTJ内の酸化マグネシウム障壁層であってよく、プログラム電圧は約1.3Vより高くてもよい。
一方の抵抗性記憶素子のトンネル酸化物が破壊されると、永続的な低抵抗状態が形成される。たとえば、ブローが生じた後(たとえば、トンネル酸化物が破壊された後)、ブローされた抵抗性記憶素子の抵抗は約250オームであってもよい。抵抗性記憶素子のネイティブ非ブロー状態は、より高い抵抗、たとえば2500オームであってもよい。たとえば、表110に示すように、第1の抵抗性記憶素子106がブローされており、第2の抵抗性記憶素子108がブローされていない場合、メモリセル102に記憶されているデータは論理「1」状態を表し得る。代替として、第1の抵抗性記憶素子106がブローされておらず、第2の抵抗性記憶素子108がブローされている場合、メモリセル102に記憶されているデータは論理「0」状態を表し得る。
ある特定の実施形態では、メモリセル102に非可逆状態をプログラムする前に、第1の抵抗性記憶素子106または第2の抵抗性記憶素子108に(プログラム電圧に対する)書込み電圧を印加してメモリセル102に可逆値を記憶することによって、メモリセル102をメニータイムプログラマブル(MTP)セルとして使用してもよい。MTPセルの例について図4に関してさらに説明する。メモリセル102をワンタイムプログラマブル(OTP)セルまたはMTPセルとして使用する場合、第1の抵抗性記憶素子106または第2の抵抗性記憶素子108に書込み電圧を印加した後、第1の抵抗性記憶素子106および第2の抵抗性記憶素子108のそれぞれを読み取ることによってメモリセル102の動作を試験することができる。
ある特定の実施形態では、メモリセル102がOTPメモリセルとして構成されるとき、第1の抵抗性記憶素子106において読み取られる値を第2の抵抗性記憶素子108において読み取られる値と別個の基準セルの必要なしに比較することによって、非可逆状態を検知してもよい。たとえば、MTJの可逆的書込み状態を検知するには、基準電圧を印加すればよい。メモリセル102をOTPメモリセルとして構成すると、検知は、第1および第2の抵抗性記憶素子106、108に相補的なセル値が維持され、それにより、第1の抵抗性記憶素子106において読み取られる値を第2の抵抗性記憶素子108において読み取られる値と比較することによって非可逆状態を検知することができるという点で自己参照される。
メモリセル102をOTPメモリセルまたはMTPメモリセルとして構成することができるので、メモリセルを組み込んだ電子デバイスのセキュリティアーキテクチャを強化することができる。たとえば、Joint Test Action Group (JTAG)のようなモバイル電子デバイスのハードウェア機能を、ワンタイムプログラム可能性を使用して最終試験の後で使用不能にしてもよい。さらに、プロビジョニング、ユーザ情報、デジタル著作権管理などを目的として相手先商標製造会社のハードウェアキーをワンタイムプログラム可能性と一緒に利用してもよい。さらに、メモリセル102を組み込んだ電子デバイスは、ポリシリコンベースのヒューズシステムよりも、デプロセシングによる改ざんを受けにくくし、かつデータ操作を受けにくくすることができる。
図2を参照すると、非可逆状態プログラミング回路と磁気トンネル接合構造(MTJ)ベースのワンタイムプログラマブルメモリセルを有するメモリアレイとを含むメモリデバイスの特定の例示的な実施形態が示されており、全体的に200で示されている。メモリデバイス200は、非可逆状態プログラミング回路202と、試験回路204と、ワンタイムプログラマブル(OTP)セルを有するメモリアレイ206とを含む。メモリアレイ206は、非OTPメモリセルである他のMTJメモリセルのような他のメモリセルを含んでもよい。OTPメモリセルおよび他のMTJメモリセルは、同じ技術を使用して製造されてもよい。メモリアレイ206は、代表的な第1のワンタイムプログラマブルセル208と代表的な第2のワンタイムプログラマブルセル210とを含む。ある特定の実施形態では、第1のワンタイムプログラマブルセル208は第1の二重磁気トンネル接合構造(MTJ)ビットセルを備え、第2のワンタイムプログラマブルセル210は第2の二重MTJビットセルを備える。第1のワンタイムプログラマブルセル208は、第1の抵抗性記憶素子212と、第1のアクセストランジスタ213と、第2の抵抗性記憶素子214と、第2のアクセストランジスタ215とを含む。第2のワンタイムプログラマブルセル210は、第3の抵抗性記憶素子216と、第3のアクセストランジスタ217と、第4の抵抗性記憶素子218と、第4のアクセストランジスタ219とを含む。ある特定の実施形態では、抵抗性記憶素子212〜218の各々は磁気トンネル接合素子を備える。第1のアクセストランジスタ213、第2のアクセストランジスタ215、第3のアクセストランジスタ217、および第4のアクセストランジスタ219にワード線220が結合されている。
非可逆状態プログラミング回路202は、ビット線230およびビット線232を介して第1のワンタイムプログラマブルセル208に結合され、ビット線240およびビット線242を介して第2のワンタイムプログラマブルセル210に結合されている。非可逆状態プログラミング回路202は、第1のワンタイムプログラマブルセル208の第2の抵抗性記憶素子214にプログラム電圧を印加せずに第1のワンタイムプログラマブルセル208の第1の抵抗性記憶素子212にビット線230を介してプログラム電圧を印加して第1のワンタイムプログラマブルセル208において第1の非可逆状態(たとえば、論理「0」)を生成するように構成されている。代替として、非可逆状態プログラミング回路202は、第1のワンタイムプログラマブルセル208の第1の抵抗性記憶素子212にプログラム電圧を印加せずに第1のワンタイムプログラマブルセル208の第2の抵抗性記憶素子214にビット線232を介してプログラム電圧を印加して第1のワンタイムプログラマブルセル208において第2の非可逆状態(たとえば、論理「1」)を生成することができる。
同様に、非可逆状態プログラミング回路202は、第2のワンタイムプログラマブルセル210の第4の抵抗性記憶素子218にプログラム電圧を印加せずに第2のワンタイムプログラマブルセル210の第3の抵抗性記憶素子216にビット線240を介してプログラム電圧を印加して第2のワンタイムプログラマブルセル210において第1の非可逆状態を生成するように構成されている。代替として、非可逆状態プログラミング回路202は、第2のワンタイムプログラマブルセル210の第3の抵抗性記憶素子216にプログラム電圧を印加せずに第2のワンタイムプログラマブルセル210の第4の抵抗性記憶素子218にビット線242を介してプログラム電圧を印加して第2のワンタイムプログラマブルセル210において第2の非可逆状態を生成することができる。
ある特定の実施形態では、非可逆状態は、第1の抵抗性記憶素子212において読み取られる値を第2の抵抗性記憶素子214において読み取られる値と比較することによって第1のワンタイムプログラマブルセル208において検知されてもよい。ある特定の実施形態では、第1のワンタイムプログラマブルセルの非可逆状態を別個の基準セルなしで検知してもよい。
たとえば、第1のワンタイムプログラマブルセル208の検知は、第1および第2の抵抗性記憶素子212、214に相補的なセル値が維持される(たとえば、一方の抵抗性記憶素子212、214のトンネル酸化物がブローされ、他方の抵抗性記憶素子212、214のトンネル酸化物がブローされない)という点で自己参照される。非可逆状態は、第1の抵抗性記憶素子212において読み取られる値を第2の抵抗性記憶素子214において読み取られる値と比較することによって(たとえば、ビット線230における信号をビット線232における信号と比較することによって)検知されてもよい。抵抗性記憶素子212、214の可逆状態を検知するうえで別個の基準電圧は必要とされない。
試験回路204は、プログラミングの前にメモリアレイ206の1つまたは複数のセルを試験するように構成されてもよい。たとえば、第1のワンタイムプログラマブルセル208の第1の抵抗性記憶素子212にプログラム電圧を印加する前に、第1の抵抗性記憶素子212に書込み電圧を印加して第1のワンタイムプログラマブルセル208に可逆値を記憶してもよい。第1の抵抗性記憶素子212に書込み電圧を印加した後で、第1の抵抗性記憶素子212を読み取って第1のワンタイムプログラマブルセル208の動作を試験してもよい。代替として、第1のワンタイムプログラマブルセル208の第2の抵抗性記憶素子214にプログラム電圧を印加する前に、第2の抵抗性記憶素子214に書込み電圧を印加して第1のワンタイムプログラマブルセル208に可逆値を記憶してもよい。第2の抵抗性記憶素子214に書込み電圧を印加した後で、第2の抵抗性記憶素子214を読み取って第1のワンタイムプログラマブルセル208の動作を試験してもよい。
ある特定の実施形態では、第3の抵抗性記憶素子216および第4の抵抗性記憶素子218は、第1の抵抗性記憶素子212および第2の抵抗性記憶素子214と実質的に同様であってもよい。ある特定の実施形態では、抵抗性記憶素子216および218は、プログラム電圧よりも低い(たとえばプログラム電圧よりも値が小さい)書込み電圧を供給し、抵抗性記憶素子216または218を可逆状態に入らせることによってメニータイムプログラマブル記憶素子として使用されてもよい。
メモリアレイのビットセルにMTJ素子を使用してワンタイムプログラム可能性を実現することによって、ポリシリコンヒューズ素子をプログラムするのに必要な電流および時間と比較してMTJ素子をプログラムするのに必要な電流がより小さく、かつ必要な時間がより短いので高速プログラミングを実現することができる。
図3を参照すると、システム300の特定の例示的な実施形態は、第1の抵抗性記憶素子310および第2の抵抗性記憶素子314を有するビットセル302を含むとともに、ビットセル302にプログラミング電圧を供給するように構成された非可逆状態プログラミング回路304も含む。
プログラミング回路304は、読取り列選択回路320と、センス増幅器回路322と、ワード線生成回路324と、書込みデータパス回路326と、書込みデータ回路328と、書込み列選択回路330と、一対のビット線332とを含む。読取り列選択回路320は、アドレスデータ340および読取りデータ342を受け取り、センス増幅器回路322に入力を供給するように構成されている。センス増幅器回路322は、一対のビット線332において差分信号を増幅し、データ出力信号(Do)を生成するように構成されている。書込みデータ回路328は、受け取られたデータ入力(Di)362および書込み信号360をラッチするように構成されている。書込み列選択回路330は、受け取られたアドレスデータ340をラッチするように構成されている。書込みデータパス回路326は、書込みデータ回路328および書込み列選択回路330に応答して一対のビット線332に信号を印加する。ワード線生成回路324は、アドレスデータ340、読取り信号350、および書込み信号360に応答してワード線334を選択的にバイアスするように構成されている。
ビットセル302は、第1の抵抗性記憶素子310と第2の抵抗性記憶素子314とを含む。ある特定の実施形態では、第1の抵抗性記憶素子310は第1の磁気トンネル接合構造(MTJ)を備え、第2の抵抗性記憶素子は第2のMTJを備える。ビットセル302は、第1のMTJ310に結合された第1のアクセストランジスタ312と、第2のMTJ314に結合された第2のアクセストランジスタ316を含む。ある特定の実施形態では、第1のアクセストランジスタ312は、酸化物厚さT1 311を有するトンネル酸化物を有してもよく、第2のアクセストランジスタ316は、酸化物厚さT2 315を有するトンネル酸化物を有してもよい。酸化物厚さT1 311は、酸化物厚さT2 315と実質的に同様であってもよい。第1のアクセストランジスタ312および第2のアクセストランジスタ316はワード線334に応答する。
動作時に、非可逆状態プログラミング回路304は、ビットセル302の第2のMTJ314にプログラム電圧を印加せずにビットセル302の第1のMTJ310にプログラム電圧を印加してビットセル302において非可逆状態を生成してもよい。代替として、非可逆状態プログラミング回路304は、ビットセル302の第1のMTJ310にプログラム電圧を印加せずにビットセル302の第2のMTJ314にプログラム電圧を印加してビットセル302において非可逆状態を生成してもよい。
たとえば、ある特定の実施形態では、プログラム電圧は、第1のMTJ310のトンネル酸化物を破壊させ、それによって、第1のMTJ310の永続的な低抵抗状態を得ることができる。ある特定の実施形態では、トンネル酸化物は、酸化マグネシウム障壁層であってよく、プログラム電圧は約1.3Vより高くてもよい。第1のMTJ310のトンネル酸化物が破壊された後、第1のMTJ310の永続的な短絡状態または低抵抗状態が形成される。たとえば、ブローが生じた後、ブローされた第1のMTJ310の抵抗は約250オームであってもよい。第2のMTJ314のネイティブ非ブロー状態は、より高い抵抗、たとえば2500オームであってもよい。ある特定の実施形態では、第1のMTJ310の状態(たとえば、ブローされた状態)は、第2のMTJ314の状態(たとえば、ブローされていない状態)と相補的に維持されてもよい。ビットセル302の検知は、第1のMTJ310において読み取られる値を第2のMTJ314において読み取られる値と比較することによって(たとえば、一対のビット線332における信号を比較することによって)別個の基準電圧なしで非可逆状態を検知することができるという点で自己参照される。
図4を参照すると、ワンタイムプログラマブル磁気トンネル接合構造(MTJ)ビットセルの形状の特定の例示的な実施形態が示され、全体的に400で示されている。第1のMTJは実質的な楕円形402を有し、第2のMTJは実質的な円形404を有し、第3のMTJは、第2のMTJよりも小さい実質的な円形406を有する。矢印は、MTJ402〜406の各々の自由層の磁気モーメントの例を例示的な、非限定的な例として示している。
楕円形402を有するMTJ402は、ブローされていないときに双安定状態を有する。MTJ402は、双安定状態のときに、低抵抗R Low(たとえば、約2500オーム)または高抵抗R High(たとえば、3000オームよりも高い)のいずれかを有し得る。ブロー状態において、MTJ402は、ブロー抵抗R Blown(たとえば、約250オーム)において抵抗を有し得る。ある特定の実施形態では、楕円形のMTJ402は、第2の軸長405よりも長い第1の軸長403を有し、MTJ402中の磁気モーメントを、第1の可逆メニータイムプログラマブル(MTP)状態および第2の可逆MTP状態に対応する平行状態および反平行状態に揃えるのを可能にする。
ある特定の実施形態では、円形404を有する第2のMTJは、第2のMTJ404がブローされていないときに単安定状態になる。たとえば、非ブロー状態において、第2のMTJ404は、第2のMTJ404の(たとえば、3000オームよりも高い)高抵抗R Highと第2のMTJ404の低抵抗R Low(たとえば、2500オーム)との中間の抵抗を有し得る。ブロー状態において、第2のMTJ404は、ブロー抵抗R Blown(たとえば、約250オーム)において抵抗を有し得る。
ある特定の実施形態では、円形406を有する第3のMTJは、円形MTJ404よりも小さい直径を有し、それによって、第3のMTJ406は、ブローされていないときに準安定状態になる。たとえば、非ブロー状態において、第3のMTJ406は、第3のMTJ406の(たとえば、3000オームよりも高い)高抵抗R Highと第3のMTJ406の低抵抗R Low(たとえば、2500オーム)との間の点に抵抗を有し得る。ブロー状態において、第3のMTJ406は、ブロー抵抗R Blown(たとえば、約250オーム)において抵抗を有し得る。
図5を参照すると、第1の磁気トンネル接合構造(MTJ)と第2のMTJとを有するビットセルに非可逆状態をプログラムする方法の例示的な実施形態の流れ図が示され、全体的に500で示されている。例示的な例として、方法500は、図1のメモリデバイス、図2のメモリデバイス、図3のシステム、またはそれらの任意の組合せによって実施されてもよい。
ビットセルにプログラム電圧を印加する前に、502において、第1のMTJに書込み電圧を印加してビットセルに可逆値を記憶してもよく、504において、第1のMTJに書込み電圧を印加した後、第1のMTJを読み取ってビットセルの動作を試験してもよい。ある特定の実施形態では、ビットセルは図1のメモリセル102、図2の第1のワンタイムプログラマブルセル208、または図3のビットセル302であってもよい。ある特定の実施形態では、第1のMTJは、図1の第1の抵抗性記憶素子106、図2の第1の抵抗性記憶素子212、または図3の第1の抵抗性記憶素子310であってもよく、第2のMTJは、図1の第2の抵抗性記憶素子108、図2の第2の抵抗性記憶素子214、または図3の第2の抵抗性記憶素子314であってもよい。
たとえば、試験回路204は、メモリアレイ206の任意のセルをプログラミングする前にメモリアレイ206の1つまたは複数のセルを試験するように構成されてもよい。たとえば、プログラム電圧を印可する前に、第1の抵抗性記憶素子212に書込み電圧を印加して第1のワンタイムプログラマブルセル208に可逆値を記憶してもよい。第1の抵抗性記憶素子212に書込み電圧を印加した後で、第1の抵抗性記憶素子212を読み取って第1のワンタイムプログラマブルセル208の動作を試験してもよい。代替として、第2の抵抗性記憶素子214に書込み電圧を印加して第1のワンタイムプログラマブルセル208に可逆値を記憶してもよい。第2の抵抗性記憶素子214に書込み電圧を印加した後で、第2の抵抗性記憶素子214を読み取って第1のワンタイムプログラマブルセル208の動作を試験してもよい。
506において、ビットセルの第2のMTJにプログラム電圧を印加せずにビットセルの第1のMTJにプログラム電圧を印加することによって、ビットセルにおいて非可逆状態を生成してもよい。ある特定の実施形態では、プログラム電圧は、図1の非可逆状態プログラミング回路104、図2の非可逆状態プログラミング回路202、または図3の非可逆状態プログラミング回路304によって生成されてもよい。
508において、第1のMTJおよび第2のMTJは相補的なセル値として維持されてもよい。たとえば、ある特定の実施形態では、プログラム電圧は、第1のMTJ310の厚さT1 311を有するトンネル酸化物などのトンネル酸化物を破壊させ、それによって、第1のMTJ310の永続的な低抵抗状態を得ることができる。第1のMTJ310のトンネル酸化物が破壊された後、第1のMTJ310の永続的な短絡状態または低抵抗状態が形成される。たとえば、ブローが生じた後、ブローされた第1のMTJ310の抵抗は約250オームであってもよい。第2のMTJ314のネイティブ非ブロー状態は、より高い抵抗、たとえば2500オームであってもよい。したがって、第1のMTJ310の(たとえば、ブローされた)セル値は、第2のMTJ314の(たとえば、ブローされていない)セル値と相補的に維持されてもよい。
510において、ビットセルの第1のMTJにおいて読み取られる値をビットセルの第2のMTJにおいて読み取られる値と比較することによって非可逆状態を検知してもよい。たとえば、センス増幅器回路322は、第1のMTJ310において読み取られる信号(たとえば、電流または電圧)と第2のMTJ314において読み取られる信号との比較に応答して出力Doを生成するように構成されてもよい。
図6は、非可逆状態プログラミング回路と、第1の磁気トンネル接合構造(MTJ)および第2のMTJ664を含むビットセルとを有するワイヤレス通信デバイス600の実施形態のブロック図である。ワイヤレス通信デバイス600は、メモリ632に結合された、デジタルシグナルプロセッサ(DSP)のようなプロセッサ610を含む、携帯式のワイヤレス電子デバイスとして、実装され得る。
非可逆状態プログラミング回路ならびに第1および第2のMTJ664を含むビットセルは、図1〜図4の構成要素、メモリ、または回路のうちの1つまたは複数を含んでもよく、図5に従って動作し、あるいはこれらの構成要素と動作の任意の組合せを有する。非可逆状態プログラミング回路ならびに第1および第2のMTJ664を含むビットセルは、メモリ632中に存在しても、あるいは別個のデバイスであってもよい。非可逆状態プログラミング回路ならびに第1および第2のMTJ664を含むビットセルは、メモリ632と一体化されるように示されているが、他の実施形態では、非可逆状態プログラミング回路ならびに第1および第2のMTJ664を含むビットセルが、プロセッサ610に埋め込まれるなどして、メモリ632の外部に位置してもよい。
ある特定の実施形態では、ディスプレイコントローラ626が、プロセッサ610およびディスプレイデバイス628に結合される。コーダ/デコーダ(コーデック)634も、プロセッサ610に結合され得る。スピーカー636およびマイクロフォン638がコーデック634に結合され得る。ワイヤレスコントローラ640が、プロセッサ610およびワイヤレスアンテナ642に結合され得る。
メモリ632は、プロセッサ610のようなプロセッサにより実行可能な命令(たとえばソフトウェア635)を記憶する、コンピュータ可読媒体を含み得る。たとえば、ソフトウェア635は、ビットセルの第2のMTJ(たとえば、図1の第2の抵抗性記憶素子108)にプログラム電圧を印加せずにビットセル(たとえば、図1のメモリセル102)の第1のMTJ(たとえば、図1の第1の抵抗性記憶素子106)にプログラム電圧を印加してビットセルにおいて非可逆状態を生成するようにコンピュータによって実行可能な命令を含んでもよい。
ある特定の実施形態では、シグナルプロセッサ610、ディスプレイコントローラ626、メモリ632、コーデック634、およびワイヤレスコントローラ640は、システムインパッケージデバイスまたはシステムオンチップデバイス622に含まれる。ある特定の実施形態では、入力デバイス630および電源644が、システムオンチップデバイス622に結合される。さらに、ある特定の実施形態では、図6に示されるように、ディスプレイデバイス628、入力デバイス630、スピーカー636、マイクロフォン638、ワイヤレスアンテナ642、および電源644は、システムオンチップデバイス622の外部にある。しかしながら、ディスプレイデバイス628、入力デバイス630、スピーカー636、マイクロフォン638、ワイヤレスアンテナ642、および電源644の各々は、インターフェースまたはコントローラのような、システムオンチップデバイス622の構成要素に結合され得る。
前述の開示されたデバイスおよび機能は、コンピュータ可読媒体に記憶されるコンピュータファイル(たとえば、RTL、GDSII、GERBERなど)になるように、設計かつ構成され得る。そのようなファイルの一部またはすべてが、そのようなファイルに基づいてデバイスを製造する製造担当者に与えられ得る。得られる製品は半導体ウエハを含み、このようなウエハは次いで、半導体ダイに切り分けられ、半導体チップとしてパッケージングされる。そして、このチップが、上で説明されたデバイスで利用される。
図7は、電子デバイス製造プロセス700の、ある特定の例示的な実施形態を示す。物理的デバイス情報702が、製造プロセス700において、たとえば研究用コンピュータ706において受け取られる。物理的デバイス情報702は、図1のメモリデバイス100、図2のメモリデバイス200、図3のシステム300、またはそれらの任意の組合せなど、半導体デバイスの少なくとも1つの物理的な特性を表す設計情報を含み得る。たとえば、物理的デバイス情報702は、研究用コンピュータ706に結合されたユーザインターフェース704を介して入力される、物理的なパラメータ、材料の特徴、および構造情報を含んでもよい。研究用コンピュータ706は、メモリ710のようなコンピュータ可読媒体に結合された1つまたは複数のプロセシングコアのようなプロセッサ708を含む。メモリ710は、プロセッサ708に、物理的デバイス情報702をファイルフォーマットに適合するように変換させ、ライブラリファイル712を生成させるように実行可能であるコンピュータ可読命令を記憶することができる。
ある特定の実施形態では、ライブラリファイル712は、変換された設計情報を含む少なくとも1つのデータファイルを含む。たとえば、ライブラリファイル712は、図1のメモリデバイス100を含むデバイス、図2のメモリデバイス200を含むデバイス、図3のシステム300を含むデバイス、またはこれらの任意の組合せを含む、半導体デバイスのライブラリを含んでもよく、このライブラリは、電子設計自動化(EDA)ツール720とともに用いるために提供される。
ライブラリファイル712は、メモリ718に結合された1つまたは複数のプロセシングコアのようなプロセッサ716を含む設計用コンピュータ714において、EDAツール720とともに用いられ得る。EDAツール720は、メモリ718においてプロセッサ実行可能命令として記憶され、設計用コンピュータ714のユーザが、ライブラリファイル712から、図1のメモリデバイス100を含むデバイス、図2のメモリデバイス200を含むデバイス、図3のシステム300を含むデバイス、またはこれらの任意の組合せを含む、回路を設計できるようにし得る。たとえば、設計用コンピュータ714のユーザは、設計用コンピュータ714と結合されたユーザインターフェース724を介して、回路設計情報722を入力することができる。回路設計情報722は、図1のメモリデバイス100を含むデバイス、図2のメモリデバイス200を含むデバイス、図3のシステム300を含むデバイス、またはこれらの任意の組合せのような、半導体デバイスの少なくとも1つの物理的な特性を表す設計情報を含み得る。一例として、回路設計の特性は、回路設計における特定の回路の識別および他の要素との関係、位置情報、形状サイズ情報、相互接続情報、または、半導体デバイスの物理的な特性を表す他の情報を含んでもよい。
設計用コンピュータ714は、ファイルフォーマットと適合するように、回路設計情報722を含む設計情報を変換するように構成され得る。一例として、ファイル形式は、平面的な幾何形状、文字列の標識、および、Graphic Data System (GDSII)ファイルフォーマットのような階層的なフォーマットでの回路レイアウトについての他の情報を表す、データベースのバイナリファイルのフォーマットを含み得る。設計用コンピュータ714は、図1のメモリデバイス100、図2のメモリデバイス200、図3のシステム300、またはそれらの任意の組合せを説明する情報を、他の回路または情報に加えて含む、GDSIIファイル726のような変換された設計情報を含むデータファイルを生成するように構成され得る。一例として、データファイルは、システムオンチップ(SOC)内部にさらなる電子回路および電子部品も含む、図1のメモリデバイス100を含むSOCに対応する情報を含んでもよい。
GDSIIファイル726は、図1のメモリデバイス100、図2のメモリデバイス200、図3のシステム300、またはそれらの任意の組合せを、GDSIIファイル726の中の変換された情報に従って製造するために、製造プロセス728において受け取られ得る。たとえば、デバイス製造プロセスは、GDSIIファイル726をマスク製造業者730に提供して、代表的なマスク732として示される、フォトリソグラフィプロセスで用いられるマスクのような、1つまたは複数のマスクを作成することを含み得る。マスク732は、製造プロセスの間に用いられ、1つまたは複数のウエハ734を生成することができ、ウエハ734は検査されて、代表的なダイ736のようなダイに分割され得る。ダイ736は、図1のメモリデバイス100を含むデバイス、図2のメモリデバイス200を含むデバイス、図3のシステム300を含むデバイス、またはこれらの任意の組合せを含む、デバイスを含む回路を含む。
ダイ736をパッケージングプロセス738に供給してもよく、パッケージングプロセス738において、ダイ736は代表的なパッケージ740に組み込まれる。たとえば、パッケージ740は、システムインパッケージ(SiP)構成のような、単一のダイ736または複数のダイを含み得る。パッケージ740は、電子機器技術評議会(JEDEC)規格のような、1つまたは複数の規格または仕様を遵守するように構成され得る。
パッケージ740に関する情報は、たとえばコンピュータ746に記憶されるコンポーネントライブラリを介して、様々な製品設計者に配布され得る。コンピュータ746は、メモリ750に結合された1つまたは複数のプロセシングコアのようなプロセッサ748を含み得る。プリント回路基板(PCB)ツールをメモリ750にプロセッサ実行可能命令として記憶し、ユーザインターフェース744を介してコンピュータ746のユーザから受け取られたPCB設計情報742を処理してもよい。PCB設計情報742は、図1のメモリデバイス100、図2のメモリデバイス200、図3のシステム300、またはそれらの任意の組合せを含む、パッケージ740に対応するパッケージングされた半導体デバイスの、回路基板上での物理的な位置情報を含み得る。
コンピュータ746は、PCB設計情報742を変換して、パッケージングされた半導体デバイスの回路基板上での物理的な位置情報とともに、配線およびビアのような電気的な接続のレイアウトを含むデータを含むGERBERファイル752のようなデータファイルを生成するように構成されてもよく、パッケージングされた半導体デバイスは、図1のメモリデバイス100、図2のメモリデバイス200、図3のシステム300、またはそれらの任意の組合せを含む、パッケージ740に対応する。他の実施形態では、変換されたPCB設計情報により生成されたデータファイルは、GERBERフォーマット以外のフォーマットを有してもよい。
GERBERファイル752は、基板組立てプロセス754において受け取られ、GERBERファイル752内に記憶される設計情報に従って製造される、代表的なPCB756のようなPCBを作成するために、用いられ得る。たとえば、GERBERファイル752は、PCB製造プロセスの様々なステップを実行するために、1つまたは複数の機械にアップロードされ得る。PCB756は、パッケージ740を含む電子部品を装着されて、代表的なプリント回路アセンブリ(PCA)758を形成することができる。
PCA758は、製品製造プロセス760において受け取られ、第1の代表的な電子デバイス762および第2の代表的な電子デバイス764のような、1つまたは複数の電子デバイスとなるように統合され得る。例示的かつ非限定的な例として、第1の代表的な電子デバイス762、第2の代表的な電子デバイス764、またはこれら両方は、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、およびコンピュータという群から選択されてもよく、その中に、非可逆状態プログラミング回路ならびに図6の第1および第2のMTJ664を含むビットセルが統合される。別の例示的かつ非限定的な例として、電子デバイス762および764の1つまたは複数は、携帯電話、携帯用パーソナル通信システム(PCS)ユニット、携帯情報端末のような持ち運び可能なデータユニット、全地球測位システム(GPS)対応デバイス、ナビゲーションデバイス、計測装置のような固定位置データユニット、または、データもしくはコンピュータ命令を記憶しもしくは取り出す任意の他のデバイス、またはそれらの任意の組合せのような、遠隔ユニットであってよい。図7は、本開示の教示に従った遠隔ユニットを示すが、本開示は、これらの例示的な示されたユニットには限定されない。本開示の実施形態は、メモリおよびオンチップ回路を含む能動的な統合された回路を含む、任意のデバイスにおいて適切に利用され得る。
図1のメモリデバイス100を含むデバイス、図2のメモリデバイス200を含むデバイス、図3のシステム300を含むデバイス、またはこれらの任意の組合せは、例示的なプロセス700で説明されるように、製造され、加工され、電子デバイスに組み込まれ得る。図1〜図4に関して開示される実施形態の1つまたは複数の態様は、ライブラリファイル712、GDSIIファイル726、GERBERファイル752内などに、様々な処理段階で含められてもよく、また、研究用コンピュータ706のメモリ710、設計用コンピュータ714のメモリ718、コンピュータ746のメモリ750、基板組立てプロセス754のような様々な段階で用いられる1つまたは複数の他のコンピュータまたはプロセッサ(図示せず)のメモリに記憶されてもよく、また、マスク732、ダイ736、パッケージ740、PCA758、プロトタイプ回路もしくはデバイスのような他の製品(図示せず)、またはそれらの任意の組合せのような1つまたは複数の他の物理的な実施形態に組み込まれてもよい。物理的なデバイス設計から最終製品までの生産の様々な代表的な段階が示されるが、他の実施形態では、使用される段階がこれより少なくてもよく、または追加の段階が含まれてもよい。同様に、プロセス700は、プロセス700の様々な段階を実行する、単一のエンティティまたは1つもしくは複数のエンティティにより実行され得る。
本明細書で開示される実施形態とともに説明される様々な例示的な論理ブロック、構成、モジュール、回路、およびアルゴリズムのステップは、電子的なハードウェア、プロセッサにより実行されるコンピュータソフトウェア、またはこれら両方の組合せとして実装され得ることが、当業者にはさらに理解されよう。上記に、様々な例示的な構成要素、ブロック、構成、モジュール、回路、およびステップについて、概してそれらの機能に関して説明した。そのような機能がハードウェアとして実装されるか、プロセッサ実行可能命令として実装されるかは、具体的な用途およびシステム全体に課された設計制約により決まる。当業者は、説明した機能を特定の適用例ごとに様々な方法で実装し得るが、そのような実装の決定は、本開示の範囲からの逸脱を生じるものと解釈すべきではない。
本明細書で開示する実施形態に関して説明する方法またはアルゴリズムのステップは、直接ハードウェアで実施されるか、プロセッサによって実行されるソフトウェアモジュールで実施されるか、またはその2つの組合せで実施され得る。ソフトウェアモジュールは、ランダムアクセスメモリ(RAM)、フラッシュメモリ、読取り専用メモリ(ROM)、プログラマブル読取り専用メモリ(PROM)、消去可能プログラマブル読取り専用メモリ(EPROM)、電気的消去可能プログラマブル読取り専用メモリ(EEPROM)、レジスタ、ハードディスク、リムーバブルディスク、コンパクトディスク読取り専用メモリ(CD-ROM)、または当技術分野で知られている任意の他の形態の非一時的記憶媒体中に存在し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体はプロセッサと一体であり得る。プロセッサおよび記憶媒体は、特定用途向け集積回路(ASIC)に存在し得る。ASICは、コンピューティングデバイスまたはユーザ端末に存在し得る。代替として、プロセッサおよび記憶媒体は、コンピューティングデバイスまたはユーザ端末の中に、個別部品として存在し得る。
開示される実施形態の上記の説明は、当業者が、開示された実施形態を実現または利用するのを可能にするようになされている。これらの実施形態への様々な修正が、当業者には容易に明らかであり、本明細書で定義される原理は、本開示の範囲から逸脱することなく、他の実施形態に適用され得る。したがって、本開示は、本明細書で示される実施形態に限定されることは意図されず、以下の特許請求の範囲で定義されるような原理および新規の特徴と矛盾しない、可能な最大の範囲を認められるべきである。
100 メモリデバイス
102 メモリセル
104 非可逆状態プログラミング回路
106 第1の抵抗性記憶素子
108 第2の抵抗性記憶素子
200 メモリデバイス
202 非可逆状態プログラミング回路
204 試験回路
206 メモリアレイ
208 第1のワンタイムプログラマブルセル
210 第2のワンタイムプログラマブルセル
212 第1の抵抗性記憶素子
213 第1のアクセストランジスタ
214 第2の抵抗性記憶素子
215 第2のアクセストランジスタ
216 第3の抵抗性記憶素子
217 第3のアクセストランジスタ
218 第4の抵抗性記憶素子
219 第4のアクセストランジスタ
220 ワード線
230 ビット線
232 ビット線
240 ビット線
242 ビット線
300 システム
302 ビットセル
304 非可逆状態プログラミング回路
310 第1の抵抗性記憶素子
312 第1のアクセストランジスタ
314 第2の抵抗性記憶素子
316 第2のアクセストランジスタ
320 読取り列選択回路
322 センス増幅器回路
324 ワード線生成回路
326 書込みデータパス回路
328 書込みデータ回路
330 書込み列選択回路
332 一対のビット線
334 ワード線
340 アドレスデータ
342 読取りデータ
350 読取り信号
360 書込み信号
400 ワンタイムプログラマブルセル磁気トンネル接合構造(MTJ)ビットセル
402 第1のMTJ
403 第1の軸長
404 第2のMTJ
405 第2の軸長
406 第3のMTJ
500 方法
600 ワイヤレス通信デバイス
610 プロセッサ
622 システムオンチップデバイス
626 ディスプレイコントローラ
628 ディスプレイデバイス
630 入力デバイス
632 メモリ
634 コーダ/デコーダ(コーデック)
635 ソフトウェア
636 スピーカー
638 マイクロフォン
640 ワイヤレスコントローラ
642 ワイヤレスアンテナ
644 電源
664 非可逆状態プログラミング回路ならびに第1および第2のMTJ
700 電子デバイス製造プロセス
702 物理的デバイス情報
704 ユーザインターフェース
706 研究用コンピュータ
708 プロセッサ
710 メモリ
712 ライブラリファイル
714 設計用コンピュータ
716 プロセッサ
718 メモリ
720 電子設計自動化(EDA)ツール
722 回路設計情報
724 ユーザインターフェース
726 GDSIIファイル
728 製造プロセス
730 マスク製造業者
732 マスク
734 ウエハ
736 ダイ
738 パッケージングプロセス
740 パッケージ
742 PCB設計情報
744 ユーザインターフェース
746 コンピュータ
748 プロセッサ
750 メモリ
752 GERBERファイル
754 基板組立てプロセス
756 PCB
758 プリント回路アセンブリ(PCA)

Claims (34)

  1. ビットセルの第1の磁気トンネル接合構造(MTJ)に、前記ビットセルの第2のMTJにプログラム電圧を印加せずに、前記プログラム電圧を印加して前記ビットセルにおいて非可逆状態を生成するステップを含む方法。
  2. 前記プログラム電圧は、前記第1のMTJのトンネル酸化物を破壊させ、それによって、前記第1のMTJの永続的な低抵抗状態を得る、請求項1に記載の方法。
  3. 前記第1のMTJおよび前記第2のMTJを相補的なセル値として維持するステップをさらに含む、請求項1に記載の方法。
  4. 前記ビットセルの前記第1のMTJにおいて読み取られる値を前記ビットセルの前記第2のMTJにおいて読み取られる値と比較することによって前記非可逆状態を検知するステップをさらに含む、請求項1に記載の方法。
  5. 前記ビットセルの前記非可逆状態を検知するステップは、別個の基準セルなしに実行される、請求項1に記載の方法。
  6. 前記プログラム電圧を印加する前に、前記第1のMTJに書込み電圧を印加して前記ビットセルに値を記憶するステップをさらに含む、請求項1に記載の方法。
  7. 前記第1のMTJに前記書込み電圧を印加した後で、前記第1のMTJを読み取って前記ビットセルの動作を試験するステップをさらに含む、請求項6に記載の方法。
  8. 前記ビットセルは、ワンタイムプログラマブル機能を有するメモリ内に位置し、前記ビットセルをプログラムする前に前記メモリの1つまたは複数のセルを試験するステップをさらに含む、請求項1に記載の方法。
  9. 前記ビットセルは、前記第1のMTJに結合された第1のアクセストランジスタと前記第2のMTJに結合された第2のアクセストランジスタとを備える、請求項1に記載の方法。
  10. 前記第1のアクセストランジスタは、前記第2のアクセストランジスタの酸化物厚さと実質的に同様の酸化物厚さを有する、請求項9に記載の方法。
  11. 前記第1のMTJは、第2の軸長よりも長い第1の軸長を有し、前記第1のMTJを第1の非プログラム状態から第2の非プログラム状態に切り替えるのを可能にする、請求項1に記載の方法。
  12. 前記第1のMTJは楕円形である、請求項11に記載の方法。
  13. 前記第1のMTJは実質的に円形であり、前記ビットセルを外部基準と比較することによって前記ビットセルを試験するステップをさらに含む、請求項1に記載の方法。
  14. 前記第1のMTJおよび前記第2のMTJは、MTJのアレイ内に位置し、MTJの前記アレイが、前記第1のMTJおよび前記第2のMTJと実質的に同様の第3のMTJをさらに備え、前記第3のMTJに書込み電圧を供給することによって前記第3のMTJをマルチタイムプログラマブル記憶素子として使用するステップをさらに含み、前記書込み電圧が前記プログラム電圧よりも低く前記第3のMTJを可逆状態に入らせる、請求項1に記載の方法。
  15. 前記プログラム電圧を印加するステップは、電子デバイスに組み込まれたプロセッサに応答するステップである、請求項1に記載の方法。
  16. 第1の磁気トンネル接合構造(MTJ)および
    第2のMTJを備えるMTJビットセルと、
    前記第1のMTJおよび前記第2のMTJの選択された一方にプログラム信号を印加して前記MTJビットセルにおいて非可逆状態を生成するように構成されたプログラミング回路とを備えるメモリデバイス。
  17. 前記第1のMTJに結合された第1のアクセストランジスタと前記第2のMTJに結合された第2のアクセストランジスタとをさらに備える、請求項16記載のメモリデバイス。
  18. 前記第1のアクセストランジスタは、前記第2のアクセストランジスタの酸化物厚さと実質的に同様の酸化物厚さを有する、請求項17に記載のメモリデバイス。
  19. 前記第1のMTJのセル値は、前記第2のMTJのセル値と相補的である、請求項16に記載のメモリデバイス。
  20. 少なくとも1つの半導体ダイに組み込まれる、請求項16に記載のメモリデバイス。
  21. 前記メモリデバイスが内蔵されるセットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、およびコンピュータからなる群から選択されるデバイスをさらに含む請求項16に記載のメモリデバイス。
  22. 第1の磁気トンネル接合構造(MTJ)および第2のMTJを備える、データ値を記憶するための手段と、
    前記第2のMTJにプログラム電圧を印加せずに、前記第1のMTJに前記プログラム電圧を印加することによって前記記憶するための手段において非可逆状態を生成するための手段とを備える装置。
  23. 少なくとも1つの半導体ダイに組み込まれる、請求項22に記載の装置。
  24. セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、およびコンピュータからなる群から選択されるデバイスをさらに備え、前記デバイスに前記記憶するための手段が組み込まれる、請求項22に記載の装置。
  25. ビットセルの第1の磁気トンネル接合構造(MTJ)に、前記ビットセルの第2のMTJにプログラム電圧を印加せずに、前記プログラム電圧を印加することによって前記ビットセルにおいて非可逆状態を生成するための第1のステップと、
    前記第1のMTJおよび前記第2のMTJを相補的なセル値として維持するための第2のステップとを含む方法。
  26. 前記第1のステップおよび前記第2のステップは、電子デバイスに組み込まれたプロセッサによって実行される、請求項25に記載の方法。
  27. プロセッサにより実行可能な命令を記録するコンピュータ可読記録媒体であって、前記命令が、
    ビットセルの第1の磁気トンネル接合構造(MTJ)に、前記ビットセルの第2のMTJにプログラム電圧を印加せずに、前記プログラム電圧を印加することによって前記ビットセルにおいて非可逆状態を生成するように前記プロセッサによって実行可能である命令を含むコンピュータ可読記録媒体。
  28. 前記プロセッサが、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、およびコンピュータからなる群から選択されるデバイスに組み込まれる、請求項27に記載のコンピュータ可読記録媒体。
  29. 半導体デバイスの少なくとも1つの物理的な特性を表す設計情報を受け取るステップであって、前記半導体デバイスが、
    第1の磁気トンネル接合構造(MTJ)および
    第2のMTJを備えるMTJビットセルと、
    前記ビットセルの前記第1のMTJおよび前記第2のMTJの選択された一方にプログラム信号を印加することによって前記ビットセルにおいて非可逆状態を生成するように構成されたプログラミング回路とを備えるステップと、
    前記設計情報をファイルフォーマットに適合するように変換するステップと、
    前記変換された設計情報を含むデータファイルを生成するステップとを含む方法。
  30. 前記データファイルがGDSIIフォーマットを含む、請求項29に記載の方法。
  31. 前記データファイルはGERBERフォーマットを有する、請求項29に記載の方法。
  32. 半導体デバイスに対応する設計情報を含むデータファイルを受け取るステップと、
    前記設計情報に従って、前記半導体デバイスを製造するステップとを含み、前記半導体デバイスが、
    第1の磁気トンネル接合構造(MTJ)および
    第2のMTJを含むMTJビットセルと、
    前記ビットセルの前記第1のMTJおよび前記第2のMTJの選択された一方にプログラム信号を印加することによって前記ビットセルにおいて非可逆状態を生成するように構成されたプログラミング回路とを備える方法。
  33. 前記データファイルはGDSIIフォーマットを有する、請求項32に記載の方法。
  34. 前記データファイルはGERBERフォーマットを有する、請求項32に記載の方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015534204A (ja) * 2012-09-13 2015-11-26 クアルコム，インコーポレイテッド セル内に複数の磁気トンネル接合デバイスを備えたｏｔｐスキーム
US9401385B2 (en) 2014-06-09 2016-07-26 Samsung Electronics Co., Ltd. Semiconductor memory device
WO2020189147A1 (ja) * 2019-03-15 2020-09-24 ソニーセミコンダクタソリューションズ株式会社 半導体回路および電子機器

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9084276B2 (en) * 2009-09-11 2015-07-14 Aerovironment, Inc. Dynamic transmission control for a wireless network
US8547736B2 (en) * 2010-08-03 2013-10-01 Qualcomm Incorporated Generating a non-reversible state at a bitcell having a first magnetic tunnel junction and a second magnetic tunnel junction
US9135978B2 (en) 2012-07-11 2015-09-15 Micron Technology, Inc. Memory programming methods and memory systems
US8923044B2 (en) * 2012-08-20 2014-12-30 Qualcomm Incorporated MTP MTJ device
US9262259B2 (en) 2013-01-14 2016-02-16 Qualcomm Incorporated One-time programmable integrated circuit security
US9183082B2 (en) * 2013-01-29 2015-11-10 Qualcomm Incorporated Error detection and correction of one-time programmable elements
US9105310B2 (en) * 2013-02-05 2015-08-11 Qualcomm Incorporated System and method of programming a memory cell
EP2954415B1 (en) 2013-02-08 2020-12-02 Everspin Technologies, Inc. Tamper detection and response in a memory device
US9218509B2 (en) 2013-02-08 2015-12-22 Everspin Technologies, Inc. Response to tamper detection in a memory device
US9293196B2 (en) 2013-03-15 2016-03-22 Micron Technology, Inc. Memory cells, memory systems, and memory programming methods
US9330747B2 (en) * 2013-05-14 2016-05-03 Intel Corporation Non-volatile latch using spin-transfer torque memory device
US9298946B2 (en) * 2013-09-09 2016-03-29 Qualcomm Incorporated Physically unclonable function based on breakdown voltage of metal-insulator-metal device
US9495899B2 (en) * 2013-09-25 2016-11-15 Qualcomm Incorporated Contactless data communication using in-plane magnetic fields, and related systems and methods
US9754666B2 (en) * 2014-01-31 2017-09-05 Hewlett Packard Enterprise Development Lp Resistive ratio-based memory cell
KR20160122478A (ko) * 2015-04-14 2016-10-24 에스케이하이닉스 주식회사 전자 장치
US9548118B1 (en) * 2015-09-22 2017-01-17 Arm Ltd. Method, system and device for complementary non-volatile memory device operation
US10311928B2 (en) 2015-10-15 2019-06-04 Samsung Electronics Co., Ltd. Semiconductor devices including reversible and one-time programmable magnetic tunnel junctions
KR102398177B1 (ko) * 2015-10-15 2022-05-18 삼성전자주식회사 자기 메모리 장치
US9614144B1 (en) 2015-12-21 2017-04-04 International Business Machines Corporation Otp mram
US9715916B1 (en) * 2016-03-24 2017-07-25 Intel Corporation Supply-switched dual cell memory bitcell
US10742338B2 (en) * 2018-01-26 2020-08-11 Clip Interactive, Llc Seamless integration of radio broadcast audio with streaming audio
US10855287B2 (en) 2018-02-20 2020-12-01 United States Of America, As Represented By The Secretary Of The Navy Non-volatile multiple time programmable integrated circuit system with selective conversion to one time programmable or permanent configuration bit programming capabilities and related methods
US10665281B1 (en) * 2019-02-27 2020-05-26 Globalfoundries Inc. Resistive nonvolatile memory cells with shared access transistors
US11264991B2 (en) 2019-11-26 2022-03-01 The Trustees Of Indiana University Field-programmable gate array with updatable security schemes
US20230267982A1 (en) * 2022-02-24 2023-08-24 Everspin Technologies, Inc. Low resistance mtj antifuse circuitry designs and methods of operation

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002117684A (ja) * 2000-09-15 2002-04-19 Hewlett Packard Co <Hp> 追記型薄膜メモリ
JP2002260377A (ja) * 2000-11-09 2002-09-13 Sanyo Electric Co Ltd 磁気メモリ装置
JP2003217277A (ja) * 2001-11-14 2003-07-31 Mitsubishi Electric Corp 薄膜磁性体記憶装置およびその情報プログラム方法
JP2004110992A (ja) * 2002-09-20 2004-04-08 Renesas Technology Corp 薄膜磁性体記憶装置
JP2005018916A (ja) * 2003-06-26 2005-01-20 Toshiba Corp 磁気ランダムアクセスメモリ
JP2005235244A (ja) * 2004-02-17 2005-09-02 Renesas Technology Corp 半導体記憶装置
JP2010225259A (ja) * 2009-02-27 2010-10-07 Renesas Electronics Corp 半導体装置

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08123717A (ja) * 1994-10-25 1996-05-17 Oki Electric Ind Co Ltd 半導体記憶装置
US6272041B1 (en) * 2000-08-28 2001-08-07 Motorola, Inc. MTJ MRAM parallel-parallel architecture
TW584976B (en) * 2000-11-09 2004-04-21 Sanyo Electric Co Magnetic memory device
JP3920564B2 (ja) * 2000-12-25 2007-05-30 株式会社東芝 磁気ランダムアクセスメモリ
JP2002230965A (ja) * 2001-01-24 2002-08-16 Internatl Business Mach Corp <Ibm> 不揮発性メモリ装置
US6490217B1 (en) * 2001-05-23 2002-12-03 International Business Machines Corporation Select line architecture for magnetic random access memories
US6801471B2 (en) * 2002-02-19 2004-10-05 Infineon Technologies Ag Fuse concept and method of operation
US6751149B2 (en) 2002-03-22 2004-06-15 Micron Technology, Inc. Magnetic tunneling junction antifuse device
JP3808799B2 (ja) 2002-05-15 2006-08-16 株式会社東芝 磁気ランダムアクセスメモリ
KR100923298B1 (ko) * 2003-01-18 2009-10-23 삼성전자주식회사 단위 셀이 한 개의 트랜지스터와 두 개의 ｍｔｊ로 구성된ｍｒａｍ 및 그 제조방법
JP4278438B2 (ja) * 2003-05-27 2009-06-17 三洋電機株式会社 不揮発性半導体記憶装置及びその制御方法
US6943040B2 (en) 2003-08-28 2005-09-13 Headway Technologes, Inc. Magnetic random access memory designs with controlled magnetic switching mechanism by magnetostatic coupling
US7536612B2 (en) * 2003-08-29 2009-05-19 International Business Machines Corporation Field spike monitor for MRAM
KR100835275B1 (ko) * 2004-08-12 2008-06-05 삼성전자주식회사 스핀 주입 메카니즘을 사용하여 자기램 소자를 구동시키는방법들
JP3869430B2 (ja) * 2004-05-11 2007-01-17 株式会社東芝 磁気ランダムアクセスメモリ
US20060039183A1 (en) * 2004-05-21 2006-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-sensing level MRAM structures
US7085183B2 (en) * 2004-07-13 2006-08-01 Headway Technologies, Inc. Adaptive algorithm for MRAM manufacturing
US7224630B2 (en) 2005-06-24 2007-05-29 Freescale Semiconductor, Inc. Antifuse circuit
US8120949B2 (en) 2006-04-27 2012-02-21 Avalanche Technology, Inc. Low-cost non-volatile flash-RAM memory
US7499313B2 (en) * 2006-06-02 2009-03-03 Honeywell International Inc. Nonvolatile memory with data clearing functionality
US7486537B2 (en) * 2006-07-31 2009-02-03 Sandisk 3D Llc Method for using a mixed-use memory array with different data states
JP4864760B2 (ja) 2007-02-15 2012-02-01 株式会社東芝 半導体記憶装置及びそのデータ書き込み／読み出し方法
US7539047B2 (en) * 2007-05-08 2009-05-26 Honeywell International, Inc. MRAM cell with multiple storage elements
RU2367057C2 (ru) * 2007-10-31 2009-09-10 Государственное образовательное учреждение высшего профессионального образования "Московский Инженерно-Физический Институт (государственный университет)" Способ формирования структур магнитных туннельных переходов для магниторезистивной магнитной памяти произвольного доступа и структура магнитного туннельного перехода для магниторезистивной магнитной памяти произвольного доступа (варианты)
US7577021B2 (en) * 2007-11-21 2009-08-18 Magic Technologies, Inc. Spin transfer MRAM device with separated CPP assisted writing
US7995378B2 (en) * 2007-12-19 2011-08-09 Qualcomm Incorporated MRAM device with shared source line
US8125040B2 (en) 2008-04-18 2012-02-28 Qualcomm Incorporated Two mask MTJ integration for STT MRAM
US7902878B2 (en) * 2008-04-29 2011-03-08 Qualcomm Incorporated Clock gating system and method
US7894248B2 (en) 2008-09-12 2011-02-22 Grandis Inc. Programmable and redundant circuitry based on magnetic tunnel junction (MTJ)
US7859891B2 (en) * 2008-09-30 2010-12-28 Seagate Technology Llc Static source plane in stram
CA2690237C (en) * 2009-02-06 2011-03-15 Sidense Corp. High reliability otp memory
US8547736B2 (en) * 2010-08-03 2013-10-01 Qualcomm Incorporated Generating a non-reversible state at a bitcell having a first magnetic tunnel junction and a second magnetic tunnel junction
US9165631B2 (en) * 2012-09-13 2015-10-20 Qualcomm Incorporated OTP scheme with multiple magnetic tunnel junction devices in a cell

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002117684A (ja) * 2000-09-15 2002-04-19 Hewlett Packard Co <Hp> 追記型薄膜メモリ
JP2002260377A (ja) * 2000-11-09 2002-09-13 Sanyo Electric Co Ltd 磁気メモリ装置
JP2003217277A (ja) * 2001-11-14 2003-07-31 Mitsubishi Electric Corp 薄膜磁性体記憶装置およびその情報プログラム方法
JP2004110992A (ja) * 2002-09-20 2004-04-08 Renesas Technology Corp 薄膜磁性体記憶装置
JP2005018916A (ja) * 2003-06-26 2005-01-20 Toshiba Corp 磁気ランダムアクセスメモリ
JP2005235244A (ja) * 2004-02-17 2005-09-02 Renesas Technology Corp 半導体記憶装置
JP2010225259A (ja) * 2009-02-27 2010-10-07 Renesas Electronics Corp 半導体装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015534204A (ja) * 2012-09-13 2015-11-26 クアルコム，インコーポレイテッド セル内に複数の磁気トンネル接合デバイスを備えたｏｔｐスキーム
US9401385B2 (en) 2014-06-09 2016-07-26 Samsung Electronics Co., Ltd. Semiconductor memory device
WO2020189147A1 (ja) * 2019-03-15 2020-09-24 ソニーセミコンダクタソリューションズ株式会社 半導体回路および電子機器
US11744064B2 (en) 2019-03-15 2023-08-29 Sony Semiconductor Solutions Corporation Semiconductor circuit and electronic apparatus
JP7420786B2 (ja) 2019-03-15 2024-01-23 ソニーセミコンダクタソリューションズ株式会社 半導体回路および電子機器

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