JP2002260377A

JP2002260377A - 磁気メモリ装置

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Publication number: JP2002260377A
Application number: JP2001332280A
Authority: JP
Inventors: Koichi Yamada; 光一山田
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2000-11-09
Filing date: 2001-10-30
Publication date: 2002-09-13
Anticipated expiration: 2021-10-30
Also published as: JP3768143B2

Abstract

(57)【要約】【課題】増幅器（センスアンプ）の構成が複雑になるの
を防止するとともに、高速な読み出しが可能な磁気メモ
リ装置を提供する。【解決手段】２つのＴＭＲ素子４ａおよび４ｂと、２つ
のＮＭＯＳトランジスタ５ａおよび５ｂとからなるメモ
リセル５２と、ＮＭＯＳトランジスタ５ａおよび５ｂの
ゲートに接続されたワード線と、ＮＭＯＳトランジスタ
５ａを介してＴＭＲ素子４ａに接続されたビット線と、
ＮＭＯＳトランジスタ５ｂを介してＴＭＲ素子４ｂに接
続された反転ビット線と、ビット線と反転ビット線とに
接続されたセンスアンプ５３とを備えている。そして、
データの読み出し時に、選択されたワード線に、信号を
入力するとともに、ワード線への信号の入力によってビ
ット線と反転ビット線との間に生じた電位差をセンスア
ンプ５３を用いて読み出す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、磁気メモリ装置
に関し、より特定的には、強磁性トンネル効果を示す記
憶素子を含む磁気メモリ装置に関する。

【０００２】

【従来の技術】従来、磁気を利用してデータを記録する
不揮発性メモリであるＭＲＡＭ（ＭａｇｎｅｔｉｃＲ
ａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）が知られて
いる。このＭＲＡＭについては、ＮＩＫＫＥＩＥＬＥ
ＣＴＲＯＮＩＣＳ１９９９．１１．１５（ｎｏ．７５
７）ｐｐ．４９−５６などに詳しく開示されている。

【０００３】図１８および図１９は、上記した文献に開
示されたＭＲＡＭの記憶素子の構造を説明するための概
略図である。図１８を参照して、従来のＭＲＡＭの記憶
素子１１０は、強磁性層１０１と、強磁性層１０３と、
強磁性層１０１と１０３との間に配置された非磁性層１
０２とを備えている。

【０００４】強磁性層１０１は、強磁性層１０３よりも
反転しにくい。ここで、強磁性とは、磁性原子または金
属の自由原子が、正の交換相互作用によって磁気モーメ
ントを平行に整列させて自発磁化を形成している場合の
磁性をいい、この強磁性を示す物質を強磁性体という。
強磁性層１０１および１０３は、この強磁性体からな
る。また、従来、非磁性層１０２として金属を用いるＧ
ＭＲ（ＧｉａｎｔＭａｇｎｅｔｏｒｅｓｉｓｔａｎｃ
ｅ）膜が用いられている。近年では、非磁性層１０２と
して絶縁体を用いるＴＭＲ（ＴｕｎｎｅｌｉｎｇＭａ
ｇｎｅｔｏＲｅｓｉｓｔａｎｃｅ）膜が開発されてい
る。このＴＭＲ膜は、ＧＭＲ膜よりも抵抗が大きいとい
う利点を有する。具体的には、ＧＭＲ膜のＭＲ比（抵抗
変化率）は１０％台であるのに対し、ＴＭＲ膜のＭＲ比
（抵抗変化率）は２０％以上である。なお、このＴＭＲ
膜からなる記憶素子１１０を、以下、ＴＭＲ素子１１０
という。

【０００５】次に、図１８および図１９を参照して、従
来のＴＭＲ素子１１０を用いたＭＲＡＭの記憶原理につ
いて説明する。まず、図１８に示すように、２つの強磁
性層１０１および１０３の磁化が同じ向き（平行）の状
態をデータ“０”に対応させる。また、図１９に示すよ
うに、２つの強磁性層１０１および１０３の磁化が逆向
き（反平行）の状態をデータ“１”に対応させる。ここ
で、ＴＭＲ素子１１０は、磁化の向きが平行の時、抵抗
（Ｒ₀）が小さく、反平行の時、抵抗（Ｒ₁）が大きいと
いう性質を有する。この磁化方向が平行か反平行かによ
りＴＭＲ素子１１０の抵抗が異なる性質を利用して、
“０”か“１”かを判別する。

【０００６】図２０は、従来の１つのＴＭＲ素子と１つ
のトランジスタとによってメモリセルを構成した場合の
ＭＲＡＭの全体構成を示したブロック図である。図２０
を参照して、従来のＭＲＡＭ１５０の構成について以下
に説明する。

【０００７】メモリセルアレイ１５１は、複数のメモリ
セル１２０がマトリクス状に配置されて構成されている
（図２０では図面を簡略化するために、４個のメモリセ
ル１２０のみを示している）。１つのメモリセル１２０
は、１つのＴＭＲ素子１１０と、１つのＮＭＯＳトラン
ジスタ１１１とから構成されている。

【０００８】行（ロウ）方向に配列された各メモリセル
１２０において、ＮＭＯＳトランジスタ１１１のゲート
は、共通の読み出し用ワード線ＲＷＬ₁〜ＲＷＬ_nに接続
されている。また、行（ロウ）方向に配列された各メモ
リセル１２０において、ＴＭＲ素子１１０の一方の強磁
性層上には、書き換え用ワード線ＷＷＬ₁〜ＷＷＬ_nが配
置されている。

【０００９】列（カラム）方向に配列された各メモリセ
ル１２０において、ＴＭＲ素子１１０の一方の強磁性層
は、共通のビット線ＢＬ₁〜ＢＬ_nに接続されている。

【００１０】各読み出し用ワード線ＲＷＬ₁〜ＲＷＬ
_nは、ロウデコーダ１５２に接続され、各ビット線ＢＬ₁
〜ＢＬ_nは、カラムデコーダ１５３に接続されている。

【００１１】外部から指定されたロウアドレスおよびカ
ラムアドレスは、アドレスピン１５４に入力される。そ
のロウアドレスおよびカラムアドレスは、アドレスピン
１５４からアドレスラッチ１５５へ転送される。アドレ
スラッチ１５５でラッチされた各アドレスのうち、ロウ
アドレスはアドレスバッファ１５６を介してロウデコー
ダ１５２へ転送され、カラムアドレスはアドレスバッフ
ァ１５６を介してカラムデコーダ１５３へ転送される。

【００１２】ロウデコーダ１５２は、各読み出し用ワー
ド線ＲＷＬ₁〜ＲＷＬ_nのうち、アドレスラッチ１５５で
ラッチされたロウアドレスに対応した読み出し用ワード
線ＲＷＬを選択するとともに、各書き換え用ワード線Ｗ
ＷＬ₁〜ＷＷＬ_nのうち、アドレスラッチ１５５でラッチ
されたロウアドレスに対応した書き換え用ワード線ＷＷ
Ｌを選択する。また、ロウデコーダ１５２は、電圧制御
回路１５７からの信号に基づいて、各読み出し用ワード
線ＲＷＬ₁〜ＲＷＬ_nの電位と、各書き換え用ワード線Ｗ
ＷＬ₁〜ＷＷＬ_nの電位を制御する。

【００１３】カラムデコーダ１５３は各ビット線ＢＬ₁
〜ＢＬ_nのうち、アドレスラッチ１５５でラッチされた
カラムアドレスに対応したビット線を選択するととも
に、電圧制御回路１５８からの信号に基づいて、各ビッ
ト線ＢＬ₁〜ＢＬ_nの電位を制御する。

【００１４】外部から指定されたデータは、データピン
１５９に入力される。そのデータはデータピン１５９か
ら入力バッファ１６０を介してカラムデコーダ１５３へ
転送される。カラムデコーダ１５３は、各ビット線ＢＬ
₁〜ＢＬ_nの電位を、そのデータに対応して制御する。

【００１５】任意のメモリセル１２０から読み出された
データは、各ビット線ＢＬ₁〜ＢＬ_nからカラムデコーダ
１５３を介してセンスアンプ群１６１へ転送される。セ
ンスアンプ群１６１は電流センスアンプである。センス
アンプ群１６１で判別されたデータは、出力バッファ１
６２からデータピン１５９を介して外部へ出力される。

【００１６】なお、上記した各回路（１５２〜１６２）
の動作は、制御コア回路１６３によって制御される。

【００１７】次に、上記のように構成された従来のＭＲ
ＡＭ１５０の書き込み（書き換え）動作および読み出し
動作について説明する。

【００１８】（書き込み動作）この書き込み動作の際に
は、選択された書き換え用ワード線ＷＷＬとビット線Ｂ
Ｌとに、直交する電流を流す。これにより、そのビット
線ＢＬと書き換え用ワード線ＷＷＬとの交点にあるＴＭ
Ｒ素子１１０のみを書き換えることが可能である。具体
的には、書き換え用ワード線ＷＷＬとビット線ＢＬとに
流れる各電流が磁界を発生し、２つの磁界の和（合成磁
界）がＴＭＲ素子１１０に働く。この合成磁界によって
ＴＭＲ素子１１０の磁化の向きが反転し、たとえば、
“１”から“０”へと変わる。

【００１９】なお、交点以外のＴＭＲ素子１１０には、
電流が全く流れないものと、一方向のみ電流が流れるも
のとがある。電流が流れないＴＭＲ素子１１０では、磁
界は生じないので磁化の向きは変わらない。一方向の電
流のみ流れるＴＭＲ素子１１０では、磁界は発生する
が、その大きさは磁化の反転に不十分である。このた
め、一方向の電流のみ流れるＴＭＲ素子１１０では、磁
化の向きは変わらない。

【００２０】上記のように、選択されたアドレスに対応
するビット線ＢＬと書き換え用ワード線ＷＷＬとに電流
を流すことによって、その選択されたビット線ＢＬと書
き換え用ワード線ＷＷＬとの交点に位置するＴＭＲ素子
１１０の磁化の向きを、図１８または図１９に示した向
きに書き込むことが可能である。これにより、データ
“０”または“１”の書き込みが可能となる。

【００２１】（読み出し動作）上記のように書き込んだ
データを読み出す際には、読み出し用ワード線ＲＷＬに
電圧を加えてＮＭＯＳトランジスタ１１１を導通させ
る。この状態で、ビット線ＢＬに流れる電流値がリファ
レンスの電流値より多いか少ないかを判別することによ
って、“１”、“０”の判定を行う。

【００２２】この場合、図１８に示したデータ“０”の
場合は、磁化の向きが平行であるので、抵抗値（Ｒ₀）
が小さい。このため、ビット線ＢＬに流れる電流値は、
リファレンスの電流値より大きい。これに対して、図１
９に示すデータ“１”の場合には、磁化の向きが反平行
であるので、抵抗値（Ｒ₁）は、図１８に示した場合よ
りも大きくなる。このため、ビット線ＢＬに流れる電流
値は、リファレンスの電流値よりも少なくなる。

【００２３】

【発明が解決しようとする課題】上記した従来のＭＲＡ
Ｍ１５０では、データの読み出しの際に、ビット線の電
位を微少な電位（０．４Ｖ以下）にして電流値を検出す
る必要がある。これは、ＴＭＲ素子１１０は、そのＴＭ
Ｒ素子１１０の両端に印加する電位差が微少でないと抵
抗変化が確認できないという特性を有するためである。
このため、ＴＭＲ素子１１０の両端に印加する電位差を
微少（０．４Ｖ以下）にする必要があり、その結果、流
れる電流値も微少になる。従来では、このような微少な
電流値を検出するために、センスアンプ（増幅器）の構
成が複雑になるという不都合があった。また、微少な電
流値を検出しようとすると、読み出しスピードが遅くな
るという問題点もあった。

【００２４】この発明は、上記のような課題を解決する
ためになされたものであり、この発明の一つの目的は、
センスアンプ（増幅器）の構成が複雑になることのない
磁気メモリ装置を提供することである。

【００２５】この発明のもう一つの目的は、微少な電流
値を検出してデータの判別を行う場合に比べて、読み出
し速度を向上することが可能な磁気メモリ装置を提供す
ることである。

【００２６】この発明のさらにもう一つの目的は、上記
の磁気メモリ装置において、ＤＲＡＭからの置き換えを
容易にすることである。

【００２７】

【課題を解決するための手段】請求項１における磁気メ
モリ装置は、強磁性トンネル効果を示す第１記憶素子お
よび第２記憶素子と、その第１および第２記憶素子にそ
れぞれ接続される第１および第２トランジスタとからな
るメモリセルと、第１および第２トランジスタの制御端
子に接続されたワード線と、第１トランジスタを介して
第１記憶素子に接続されたビット線と、第２トランジス
タを介して第２記憶素子に接続され、ビット線とビット
線対を構成する反転ビット線と、ビット線と反転ビット
線とに接続された増幅器とを備えている。そして、デー
タの読み出し時に、選択されたワード線に、信号を入力
するとともに、ワード線への信号の入力によってビット
線と反転ビット線との間に生じた電位差を増幅器を用い
て読み出す。

【００２８】請求項１では、上記のように、強磁性トン
ネル効果を示す２つの第１および第２記憶素子と２つの
第１および第２トランジスタとによりメモリセルを構成
するとともに、２つの第１および第２記憶素子に接続さ
れるビット線および反転ビット線の電位差を増幅器によ
り検出することによって、容易にデータの読み出しを行
うことができる。これにより、従来の強磁性トンネル効
果を示す１つの記憶素子と１つのトランジスタとからメ
モリセルを構成した場合のように、ビット線に流れる微
少な電流値を検出する必要がない。その結果、増幅器の
構成が複雑になることもない。また、ワード線への信号
の入力によってビット線と反転ビット線との間に生じた
電位差を増幅器を用いて読み出すことによって、従来の
ビット線に流れる微少な電流値を読み出す場合と異な
り、記憶素子の抵抗が高い場合にも容易に検出を行うこ
とができる。

【００２９】また、請求項１では、上記のように、ビッ
ト線と反転ビット線との間の電位差を増幅器により検出
するように構成することによって、従来のＤＲＡＭに用
いる増幅器（センスアンプ）と同様の簡単な増幅器を用
いて、磁気メモリ装置に記憶されたデータを読み出すこ
とができる。これにより、従来の強磁性トンネル効果を
示す１つの記憶素子と１つのトランジスタとからメモリ
セルを構成した場合のように、複雑な構成のセンスアン
プを用いる必要がないので、高速な読み出しが可能とな
る。また、センスアンプの構成および回路構成ならびに
動作方法は、従来のＤＲＡＭと類似しているので、ＤＲ
ＡＭの技術をそのまま利用することができる。その結
果、ＤＲＡＭからの置き換えが容易である。

【００３０】請求項２における磁気メモリ装置は、請求
項１の構成において、第１記憶素子と第２記憶素子と
は、それぞれ、第１磁性層と、第１磁性層に絶縁障壁層
を介して対向配置され、第１磁性層よりも反転しにくい
第２磁性層とを含み、第１記憶素子の第２磁性層と、第
２記憶素子の第２磁性層とが接続され、ワード線への信
号の立ち上げタイミングに応じて、第１記憶素子の第２
磁性層と、第２記憶素子の第２磁性層との電位を接地電
位に引き下げるための補助ワード線をさらに備える。

【００３１】請求項２では、このように構成することに
よって、補助ワード線により、容易に、第１記憶素子の
第２磁性層と、第２記憶素子の第２磁性層との電位を接
地電位方向に引き下げることができる。これにより、第
１記憶素子の第２磁性層と第２記憶素子の第２磁性層と
の電位を接地電位に引き下げる際に、第１記憶素子およ
び第２記憶素子の抵抗値の差に起因してビット線と反転
ビット線との間に電位差を発生させることができる。そ
して、その電位差を増幅器により検出することによっ
て、記憶されたデータを容易に検出することができる。

【００３２】請求項３における磁気メモリ装置は、請求
項１または２の構成において、ワード線への信号の立ち
下げタイミングは、第１記憶素子の第２磁性層の電位
と、第２記憶素子の第２磁性層の電位とが接地電位にな
る前に行う。請求項３では、このように構成することに
よって、ビット線と反転ビット線との電位差がなくなる
のを防止することができる。すなわち、ビット線と反転
ビット線との電位差は過渡状態のときのみ生じる。その
ため、第１および第２記憶素子の第２磁性層の電位が接
地電位になると、第１磁性層に接続されるビット線およ
び反転ビット線も接地電位になる。その結果、ビット線
と反転ビット線との電位差がなくなってしまう。請求項
３では、第１および第２記憶素子の第２磁性層の電位が
接地電位になる前にワード線への信号を立ち下げること
によって、ビット線と反転ビット線との電位差がなくな
る前にその電位差を増幅器により検出することができ
る。

【００３３】請求項４における磁気メモリ装置は、請求
項１〜３のいずれかの構成において、ワード線への信号
の立ち下げタイミングに応じて、増幅器と、ビット線お
よび反転ビット線とを分離するための分離用トランジス
タをさらに備える。請求項４では、このように構成する
ことによって、第１および第２記憶素子の第２磁性層の
電位が接地電位になる前に、分離用トランジスタにより
増幅器と、ビット線および反転ビット線とを分離するこ
とによって、ビット線と反転ビット線との間の電位差を
増幅器により読み出すことができる。

【００３４】請求項５における磁気メモリ装置では、請
求項１〜４のいずれかの構成において、第１記憶素子お
よび第２記憶素子には、互いに逆のデータが記憶されて
いる。請求項５では、このように構成することによっ
て、第１記憶素子および第２記憶素子の抵抗差を利用し
て容易にデータの読み出しを行うことができる。

【００３５】請求項６における磁気メモリ装置では、請
求項１または２の構成において、第１トランジスタを介
して第１記憶素子に接続されたダミービット線と、ダミ
ービット線の立ち下がりタイミングを検知する検知回路
とをさらに備える。請求項６では、このように構成する
ことによって、ダミービット線と検知回路とを用いて、
ビット線の立ち下がりタイミングを検知することができ
る。これにより、この検知したタイミングで、ビット線
と反転ビット線との電位差を増幅器により検出すれば、
容易に、記憶されたデータを読み出すことができる。

【００３６】請求項７における磁気メモリ装置では、請
求項６の構成において、検知回路により検知したダミー
ビット線の立ち下がりタイミングに応じて、増幅器と、
ビット線および反転ビット線とを分離するための分離用
トランジスタをさらに備え、上記増幅器は、検知回路に
より検知したダミービット線の立ち下がりタイミングに
応じて活性化される。請求項７では、このように構成す
ることによって、ビット線と反転ビット線との電位差を
増幅器により容易に検出することができる。

【００３７】請求項８における磁気メモリ装置では、請
求項６または７の構成において、検知回路は、入力電圧
がゲートに印加される第１トランジスタと、参照電圧が
ゲートに印加される第２トランジスタとを含み、第１ト
ランジスタに流れる電流を第２トランジスタに流れる電
流よりも大きくすることによって、入力電圧が参照電圧
と同等の場合に、Ｌレベルを出力させる。請求項８で
は、このように構成することによって、入力電圧が参照
電圧と同じ場合に、出力が不定になるのを有効に防止す
ることができる。

【００３８】請求項９における磁気メモリ装置は、第１
磁性層と、第１磁性層の表面に第１絶縁障壁層を介して
その一方の表面が対向配置された第２磁性層と、第２磁
性層の他方の表面に第２絶縁障壁層を介して対向配置さ
れた第３磁性層とを含む１つの強磁性トンネル効果を示
す記憶素子と、記憶素子の第１磁性層および第３磁性層
にそれぞれ接続される第１および第２トランジスタとか
らなるメモリセルと、第１および第２トランジスタの制
御端子に接続されたワード線と、第１トランジスタを介
して前記第１磁性層に接続されたビット線と、第２トラ
ンジスタを介して第３磁性層に接続され、ビット線とビ
ット線対を構成する反転ビット線と、ビット線と反転ビ
ット線とに接続された増幅器とを備えている。そして、
データの読み出し時に、選択されたワード線に、信号を
入力するとともに、ワード線への信号の入力によってビ
ット線と反転ビット線との間に生じた電位差を増幅器を
用いて読み出す。

【００３９】請求項９では、上記のように、第１、第２
および第３磁性層を含む強磁性トンネル効果を示す１つ
の記憶素子と、２つの第１および第２トランジスタとに
よりメモリセルを構成するとともに、第１および第３磁
性層に接続されるビット線および反転ビット線の電位差
を増幅器により検出することによって、容易にデータの
読み出しを行うことができる。これにより、従来の強磁
性トンネル効果を示す１つの記憶素子と１つのトランジ
スタとからメモリセルを構成した場合のように、ビット
線に流れる微少な電流値を検出する必要がない。その結
果、増幅器の構成が複雑になることもない。また、ワー
ド線への信号の入力によってビット線と反転ビット線と
の間に生じた電位差を増幅器を用いて読み出すことによ
って、従来のビット線に流れる微少な電流値を読み出す
場合と異なり、記憶素子の抵抗が高い場合にも容易に検
出を行うことができる。

【００４０】また、請求項９では、第１、第２および第
３磁性層を含む強磁性トンネル効果を示す１つの記憶素
子と、２つの第１および第２トランジスタとによりメモ
リセルを構成することによって、２つの記憶素子と２つ
のトランジスタとからメモリセルを構成する場合に比べ
てメモリセルの面積を小さくすることができる。

【００４１】また、請求項９では、上記のように、ビッ
ト線と反転ビット線との間の電位差を増幅器により検出
するように構成することによって、従来のＤＲＡＭに用
いる増幅器（センスアンプ）と同様の簡単な増幅器を用
いて、磁気メモリ装置に記憶されたデータを読み出すこ
とができる。これにより、従来の強磁性トンネル効果を
示す１つの記憶素子と１つのトランジスタとからメモリ
セルを構成した場合のように、複雑な構成のセンスアン
プを用いる必要がないので、高速な読み出しが可能とな
る。また、センスアンプの構成および回路構成ならびに
動作方法は、従来のＤＲＡＭと類似しているので、ＤＲ
ＡＭの技術をそのまま利用することができる。その結
果、ＤＲＡＭからの置き換えが容易である。

【００４２】請求項１０における磁気メモリ装置では、
請求項９の構成において、第１磁性層は、第２磁性層の
一方の側面に第１絶縁障壁層を介して形成されたサイド
ウォール形状の第１磁性層を含み、第３磁性層は、第２
磁性層の他方の側面に第２絶縁障壁層を介して形成され
たサイドウォール形状の第３磁性層を含む。請求項１０
では、このように構成することによって、容易に、第１
磁性層、第２磁性層および第３磁性層からなる１つの記
憶素子を形成することができる。

【００４３】請求項１１における磁気メモリ装置では、
請求項１０の構成において、サイドウォール形状の第１
磁性層および第３磁性層は、第２磁性層を覆うように絶
縁障壁材料層を介して磁性材料層を形成した後、磁性材
料層を異方性エッチングすることによって形成されてい
る。請求項１１では、このように構成することによっ
て、従来のサイドウォール形成プロセスと同様のプロセ
スを用いて、容易に、第１磁性層、第２磁性層および第
３磁性層からなる１つの記憶素子を形成することができ
る。

【００４４】請求項１２における磁気メモリ装置では、
請求項９〜１１のいずれかの構成において、記憶素子の
第２磁性層は、第１磁性層および第３磁性層よりも反転
しにくいように形成されており、ワード線への信号の立
ち上げタイミングに応じて、記憶素子の第２磁性層の電
位を接地電位に引き下げるための補助ワード線をさらに
備える。

【００４５】請求項１２では、このように構成すること
によって、補助ワード線により、容易に、記憶素子の第
２磁性層の電位を接地電位方向に引き下げることができ
る。これにより、記憶素子の第２磁性層の電位を接地電
位に引き下げる際に、記憶素子の抵抗値の差に起因して
ビット線と反転ビット線との間に電位差を発生させるこ
とができる。そして、その電位差を増幅器により検出す
ることによって、記憶されたデータを容易に検出するこ
とができる。

【００４６】請求項１３における磁気メモリ装置では、
請求項９〜１２のいずれかの構成において、ワード線へ
の信号の立ち下げタイミングは、記憶素子の第２磁性層
の電位が接地電位になる前に行う。請求項１３では、こ
のように構成することによって、ビット線と反転ビット
線との電位差がなくなるのを防止することができる。す
なわち、ビット線と反転ビット線との電位差は過渡状態
のときのみ生じる。そのため、記憶素子の第２磁性層の
電位が接地電位になると、第１磁性層および第３磁性層
に接続されるビット線および反転ビット線も接地電位に
なる。その結果、ビット線と反転ビット線との電位差が
なくなってしまう。請求項１３では、記憶素子の第２磁
性層の電位が接地電位になる前にワード線への信号を立
ち下げることによって、ビット線と反転ビット線との電
位差がなくなる前にその電位差を増幅器により検出する
ことができる。

【００４７】請求項１４における磁気メモリ装置では、
請求項９〜１３のいずれかの構成において、ワード線へ
の信号の立ち下げタイミングに応じて、増幅器と、ビッ
ト線および反転ビット線とを分離するための分離用トラ
ンジスタをさらに備える。請求項１４では、このように
構成することによって、記憶素子の第２磁性層の電位が
接地電位になる前に、分離用トランジスタにより、増幅
器と、ビット線および反転ビット線とを分離することに
よって、ビット線と反転ビット線との間の電位差を増幅
器により読み出すことができる。

【００４８】請求項１５における磁気メモリ装置では、
請求項９〜１４のいずれかの構成において、第１磁性層
および第３磁性層には、互いに逆のデータが記憶されて
いる。請求項１５では、このように構成することによっ
て、第１磁性層および第２磁性層の抵抗と、第３磁性層
および第２磁性層の抵抗との抵抗差を利用して容易にデ
ータの読み出しを行うことができる。

【００４９】請求項１６における磁気メモリ装置は、第
１磁性層と、第１磁性層の表面に第１絶縁障壁層を介し
てその一方の表面が対向配置された第２磁性層と、第２
磁性層の他方の表面に第２絶縁障壁層を介して対向配置
された第３磁性層とを含む１つの強磁性トンネル効果を
示す記憶素子と、記憶素子の第１磁性層および第３磁性
層にそれぞれ接続される第１および第２トランジスタと
からなるメモリセルを備えている。

【００５０】請求項１６では、上記のように、第１、第
２および第３磁性層を含む強磁性トンネル効果を示す１
つの記憶素子と、２つの第１および第２トランジスタと
によりメモリセルを構成することによって、２つの記憶
素子と２つのトランジスタとからメモリセルを構成する
場合に比べて、メモリセルの面積を小さくすることがで
きる。

【００５１】

【発明の実施の形態】以下、本発明を具体化した実施形
態を図面に基づいて説明する。

【００５２】（第１実施形態）図１は、本発明の第１実
施形態によるＭＲＡＭの全体構成を示したブロック図で
ある。図２は、図１に示した第１実施形態によるＭＲＡ
Ｍのメモリセル部およびセンスアンプ部を示した回路図
である。図３は、図１および図２に示したＭＲＡＭの読
み出し動作を説明するための動作波形図である。

【００５３】まず、図１および図２を参照して、第１実
施形態のＭＲＡＭの全体構成について説明する。第１実
施形態のＭＲＡＭでは、メモリセルアレイ以外は、従来
のＤＲＡＭと同様の構成を有している。以下、具体的に
説明する。第１実施形態のＭＲＡＭは、マトリクス状の
メモリセルアレイ５１を中心に構成されている。メモリ
セルアレイ５１は、行方向と列方向に配列されたメモリ
セル５２から構成されている。メモリセル５２は、記憶
の最小単位である１ビットのデータが記憶される。

【００５４】第１実施形態のＭＲＡＭでは、１つのメモ
リセル５２は、２つのＴＭＲ素子４ａおよび４ｂと、２
つのＮＭＯＳトランジスタ５ａおよび５ｂとから構成さ
れる。ＴＭＲ素子４ａは、図２に示すように、強磁性層
３ａと、絶縁障壁層２ａと、強磁性層３ａよりも反転し
にくい強磁性層１ａとを含む。また、ＴＭＲ素子４ｂ
は、強磁性層３ｂと、絶縁障壁層２ｂと、強磁性層３ｂ
よりも反転しにくい強磁性層１ｂとを含む。また、２つ
のＮＭＯＳトランジスタ５ａおよび５ｂのゲートには、
ワード線ＷＬが接続されている。

【００５５】なお、ＴＭＲ素子４ａは、本発明の「強磁
性トンネル効果を示す第１記憶素子」の一例であり、Ｔ
ＭＲ素子４ｂは、本発明の「強磁性トンネル効果を示す
第２記憶素子」の一例である。また、強磁性層３ａ、３
ｂは、本発明の「第１磁性層」の一例であり、強磁性層
１ａ、１ｂは、本発明の「第２磁性層」の一例である。
また、ＮＭＯＳトランジスタ５ａおよび５ｂは、それぞ
れ、本発明の「第１トランジスタ」および「第２トラン
ジスタ」の一例である。また、２つのＮＭＯＳトランジ
スタ５ａおよび５ｂのゲートは、本発明の「制御端子」
の一例である。

【００５６】メモリセルアレイ５１のうち、行方向（図
１では縦方向）に配列された各メモリセル５２は、ワー
ド線ＷＬおよび補助ワード線ＳＷＬに接続されている。
また、列方向（図１では横方向）に配列された各メモリ
セル５２は、ビット線ＢＬおよび反転ビット線／ＢＬに
接続されている。反転ビット線／ＢＬは、対応関係にあ
るビット線ＢＬと１組のビット線対を構成する。

【００５７】また、各ビット線対ＢＬ、／ＢＬは、クロ
スカップルラッチ形の各センスアンプ（ＳＡ）５３に接
続されている。各ビット線対ＢＬ、／ＢＬにおいて、ビ
ット線ＢＬと反転ビット線／ＢＬとの信号レベルは、相
補的に変化する。また、各ビット線対ＢＬ、／ＢＬと、
各センスアンプ（ＳＡ）５３との間には、各ビット線対
ＢＬ、／ＢＬと、各センスアンプ（ＳＡ）５３とを分離
するためのＮＭＯＳトランジスタ８ａおよび８ｂが設け
られている。そのＮＭＯＳトランジスタ８ａおよび８ｂ
のゲートには、信号線Φ３が接続されている。なお、Ｎ
ＭＯＳトランジスタ８ａおよび８ｂは、本発明の「分離
用トランジスタ」の一例である。また、センスアンプ５
３は、本発明の「増幅器」の一例である。

【００５８】各ワード線ＷＬは、ロウデコーダ５４に接
続されている。外部からロウアドレスＲＡが指定される
と、そのロウアドレスＲＡは、ロウアドレスバッファ５
５からロウデコーダ５４へ与えられる。これにより、ロ
ウデコーダ５４によって、そのロウアドレスＲＡに対応
するワード線ＷＬが選択される。

【００５９】各ワード線ＷＬには、ＮＭＯＳトランジス
タ６およびＰＭＯＳトランジスタ７を含むインバータ回
路を介して、補助ワード線ＳＷＬの一方端が接続されて
いる。その補助ワード線ＳＷＬの他方端には、ＰＭＯＳ
トランジスタ９を介してＶｃｃが接続されている。その
ＰＭＯＳトランジスタ９のゲートには、信号線Φ４が接
続されている。

【００６０】また、ワード線ＷＬは、ＡＮＤ回路１１の
一方入力端子に接続されるとともに、ＡＮＤ回路１１の
出力端子に接続される。ＡＮＤ回路１１の他方入力端子
には、書き込み時に、常に、０（Ｌレベル）となる信号
線Φ６が接続されている。

【００６１】また、ビット線ＢＬおよび反転ビット線／
ＢＬには、それぞれ、ＮＭＯＳトランジスタ１０ａおよ
び１０ｂが接続されている。ＮＭＯＳトランジスタ１０
ａおよび１０ｂのゲートには、信号線Φ５が接続されて
いる。ＮＭＯＳトランジスタ１０ａおよび１０ｂの一方
端は、互いに接続されている。その互いに接続されたＮ
ＭＯＳトランジスタ１０ａおよび１０ｂには、プリチャ
ージ回路６７が接続されている。

【００６２】各センスアンプ５３は、各トランスファゲ
ート５６を介して、入出力線Ｉ／Ｏおよび反転入出力線
／Ｉ／Ｏに接続されている。入出力線Ｉ／Ｏと反転入出
力線／Ｉ／Ｏとで、入出力線対Ｉ／Ｏ、／Ｉ／Ｏを構成
している。入出力線対Ｉ／Ｏ、／Ｉ／Ｏは、リードアン
プ５７に接続されている。リードアンプ５７は、データ
バスＤＢおよび反転データバス／ＤＢを介して、データ
の出力回路５８に接続されている。データバスＤＢと、
反転データバス／ＤＢとで、データバス線対ＤＢ、／Ｄ
Ｂを構成している。また、入出力線対Ｉ／Ｏ、／Ｉ／Ｏ
には、プリチャージ回路５９が接続されている。

【００６３】なお、入出力線Ｉ／Ｏと反転入出力線／Ｉ
／Ｏとのレベルは、相補的に変化する。また、データバ
スＤＢと反転データバス／ＤＢとのレベルは、相補的に
変化する。そして、出力回路５８から外部へデータが出
力される。

【００６４】各トランスファゲート５６は、カラム選択
線ＣＳＬを介して、カラムデコーダ６０に接続されてい
る。各トランスファゲート５６は、入出力線対Ｉ／Ｏ、
／Ｉ／Ｏと、センスアンプ５３との間に接続された一対
のＮＭＯＳトランジスタによって構成されている。その
一対のＮＭＯＳトランジスタのゲートは、１本のカラム
選択線ＣＳＬを介して、カラムデコーダ６０に接続され
ている。したがって、カラム選択線ＣＳＬがＨレベルに
なると、一対のＮＭＯＳトランジスタがオンし、トラン
スファゲート５６はオン状態になる。

【００６５】外部からカラムアドレスＣＡが指定される
と、そのカラムアドレスＣＡは、カラムアドレスバッフ
ァ６１からカラムデコーダ６０およびアドレス遷移検出
回路（ＡＴＤ：ＡｄｄｒｅｓｓＴｒａｎｓｉｔｉｏｎ
Ｄｅｔｅｃｔｏｒ）６２へ与えられる。

【００６６】ＡＴＤ６２は、カラムアドレスＣＡの変化
を検知して外部からカラムアドレスＣＡを指定されたこ
とを検知し、１パルスのパルス信号ＡＴＤ１を生成す
る。つまり、カラムアドレスＣＡが変化する度に、パル
ス信号ＡＴＤ１が生成される。そのパルス信号ＡＴＤ１
は、カラムデコーダ制御回路６３、プリチャージ制御回
路６４およびリードアンプ制御回路６５へ出力される。

【００６７】プリチャージ制御回路６４は、パルス信号
ＡＴＤ１のＨレベルからＬレベルへの立ち下がりに基づ
いて、予め設定された時間Ｈレベルとなる１パルスのプ
リチャージ回路活性化信号ＰＣを生成する。その活性化
信号ＰＣはプリチャージ回路５９へ出力される。

【００６８】プリチャージ回路５９は、活性化すると、
入出力線対Ｉ／Ｏ、／Ｉ／Ｏを同電位にするとともに、
所定の電位（たとえば、１／２Ｖｃｃ：ＶｃｃはＭＲＡ
Ｍの駆動電圧）に設定するプリチャージを行うようにな
っている。

【００６９】プリチャージ回路５９は、活性化信号ＰＣ
を入力すると非活性化（活性化スタンバイ状態）とな
り、入出力線対Ｉ／Ｏ、／Ｉ／Ｏのプリチャージを停止
する。カラムデコーダ制御回路６３は、パルス信号ＡＴ
Ｄ１のＨレベルからＬレベルへの立ち下がりに基づい
て、予め設定された時間Ｈレベルとなる１パルスのカラ
ムデコーダ活性化信号ＹＳを生成する。その活性化信号
ＹＳは、カラムデコーダ６０へ出力される。

【００７０】カラムデコーダ６０は、活性化信号ＹＳを
入力すると活性化し、外部から指定されたカラムアドレ
スＣＡに対応するメモリセルアレイ５１の列（１組のビ
ット線対ＢＬ、／ＢＬ）を選択する。すなわち、カラム
デコーダ６０は、活性化信号ＹＳを入力すると活性化す
る。そして、カラムデコーダ６０は、活性化すると、外
部から指定されたカラムアドレスＣＡに対応するカラム
選択線ＣＳＬを選択するとともに、そのカラム選択線Ｃ
ＳＬをＨレベルにする。これにより、そのカラム選択線
ＣＳＬに接続されているトランスファゲート５６がオン
状態になる。したがって、そのトランスファゲート５６
に対応するセンスアンプ５３を介して、外部から指定さ
れたカラムアドレスＣＡに対応するメモリセルアレイ５
１の列が選択される。

【００７１】リードアンプ制御回路６５は、パルス信号
ＡＴＤ１のＨレベルからＬレベルへの立ち下がりに基づ
いて、パルス信号ＡＴＤ１を所定時間遅延させた１パル
スのリードアンプ活性化信号ＲＥＡＤを生成する。その
活性化信号ＲＥＡＤのタイミングおよびパルス幅は、予
め設定されている。そして、活性化信号ＲＥＡＤは、リ
ードアンプ５７へ出力される。

【００７２】この活性化信号ＲＥＡＤの遅延時間は、入
出力対線Ｉ／Ｏ、／Ｉ／Ｏの電位差がデータを読み出す
のに十分な電位差となるまでの時間である。すなわち、
メモリセル５２から読み出されたデータに基づいて、入
出力線対Ｉ／Ｏ、／Ｉ／Ｏがプリチャージされた電位か
らリードアンプ５７が誤読み出しをしないために十分な
電位差まで変化するのを待機する時間に設定されてい
る。

【００７３】つまり、各制御回路６３〜６５には、パル
ス信号ＡＴＤ１のＨレベルからＬレベルへの立ち下がり
を受けて活性化信号ＹＳ、ＰＣ、ＲＥＡＤを適当なタイ
ミングおよびパルス幅で生成する遅延回路とパルス発生
回路とがそれぞれ設けられている。

【００７４】また、データバス線対ＤＢ、／ＤＢの電位
差を検出するとともに、その検出結果に基づいて読み出
し検知信号ＲＥＡＤを生成する読み出し検知回路６６が
設けられている。これにより、データバス線対ＤＢ、／
ＤＢの電位が所定の電位差以上になると、メモリセル５
２から読み出されたデータが確定されて外部へ出力され
る。したがって、データバス線対ＤＢ、／ＤＢの電位差
を検出することによって、データの出力（読み出し動
作）を検出することができる。そして、読み出し検知回
路６６は、データバス線対ＤＢ、／ＤＢの電位差に基づ
いて読み出し動作を検出するとともに、その検出結果に
基づいてＨレベルの読み出し検知信号ＲＥＡＤを生成す
る。この検知信号ＲＥＡＤは、カラムデコーダ制御回
路、プリチャージ制御回路６４およびリードアンプ６５
へ出力される。

【００７５】図４は、図１および図２に示した第１実施
形態のメモリセル部分を示した断面構造図である。図４
を参照して、第１実施形態のメモリセル５２の断面構造
について以下に説明する。この第１実施形態のメモリセ
ル５２では、基板７１の表面の所定領域に分離領域７２
が形成されている。分離領域７２によって囲まれた素子
形成領域には、所定の間隔を隔てて、Ｎ型ソース／ドレ
イン領域７３が形成されている。隣接するＮ型ソース／
ドレイン領域７３間に位置するチャネル領域上には、ワ
ード線ＷＬ１およびＷＬ２を構成するゲート電極が形成
されている。このゲート電極と、一対のＮ型ソース／ド
レイン領域とによって、ＮＭＯＳトランジスタ５ａが構
成されている。

【００７６】また、両端に位置するＮ型ソース／ドレイ
ン領域７３には、導電層７４および７５を介して、ＴＭ
Ｒ素子４ａの強磁性層３ａが接続されている。この強磁
性層３ａは、反転しやすく、図４に示すように、データ
に応じてその方向を変化させる。また、強磁性層３ａの
他方の面には、絶縁障壁層２ａを介して、強磁性層３ａ
よりも反転しにくい強磁性層１ａが形成されている。こ
の強磁性層１ａは、データに応じて反転せずに、一方向
に固定されている。強磁性層１ａには、導電層７７を介
して、補助ワード線ＳＷＬ１およびＳＷＬ２が接続され
ている。また、中央のＮ型ソース／ドレイン領域７３に
は、導電層７６を介してビット線ＢＬが接続されてい
る。また、ビット線ＢＬと基板７１との間には層間絶縁
膜７８が形成されている。

【００７７】上記のような断面構造を有するメモリセル
を用いれば、容易に、図１および図２に示した回路構成
を有する第１実施形態のＭＲＡＭのメモリセル５２を実
現することができる。

【００７８】次に、上記のように構成されたＭＲＡＭの
書き込みおよび読み出し動作について説明する。

【００７９】（書き込み動作）この書き込み動作では、
ワード線ＷＬ１に接続されるメモリセル５２に書き込む
場合について説明する。第１実施形態のＭＲＡＭにおい
て、データの書き込みを行う場合には、まず、信号線Φ
６をＬレベルにする。これにより、ＡＮＤ回路１１の他
方入力端子には、Ｌレベルの信号が入力される。この場
合、ＡＮＤ回路１１の一方入力端子に入力されるワード
線ＷＬ１は、ロウデコーダ５４によって選択されたワー
ド線であるので、Ｈレベルである。したがって、選択さ
れたワード線ＷＬ１のＡＮＤ回路１１から出力される部
分はＬレベルになる。このように、信号線Φ６をＬレベ
ルにすることによって、ＡＮＤ回路１１の出力に接続さ
れるワード線ＷＬ１は、強制的にＬレベルにされる。

【００８０】これにより、ＡＮＤ回路１１の出力端子に
接続されるワード線ＷＬ１に接続されるＮＭＯＳトラン
ジスタ５ａおよび５ｂは、オフ状態になる。そして、信
号線Φ４をＬレベルに立ち下げることによって、ＰＭＯ
Ｓトランジスタ９をオンさせる。この場合、ＳＷＬ１に
インバータを介して接続されるワード線ＷＬ１は、Ｈレ
ベルの状態にあるので、インバータを構成するＮＭＯＳ
トランジスタ６は、オン状態になる。これにより、ＳＷ
Ｌ１の下側部分は接地電位になる。ＳＷＬ１の上側部分
は、Φ４の立ち下げによってＰＭＯＳトランジスタ９が
オンしてＶｃｃ電位になるので、ＳＷＬ１には上から下
に向かって電流が流れる。

【００８１】また、入出力線対Ｉ／Ｏ、／Ｉ／Ｏを用い
て、選択されたビット線ＢＬと反転ビット線／ＢＬを、
それぞれ、ＨレベルおよびＬレベルにする。さらに、信
号線Φ５をＨレベルに立ち上げることによって、ＮＭＯ
Ｓトランジスタ１０ａおよび１０ｂをオンさせる。これ
により、ビット線ＢＬとそれに対応する反転ビット線／
ＢＬとが短絡された状態となり、Ｈレベル状態のビット
線ＢＬからＬレベル状態の反転ビット線／ＢＬに向かっ
て電流が流れる。つまり、ビット線ＢＬには、左方向の
電流が流れ、反転ビット線／ＢＬには右方向の電流が流
れる。

【００８２】なお、ビット線ＢＬと反転ビット線／ＢＬ
とに流れる電流を上記とは逆方向にする場合には、ビッ
ト線ＢＬにＬレベルの信号を与えるとともに、反転ビッ
ト線／ＢＬにＨレベルの信号を与える。

【００８３】上記のように、選択されたメモリセルにお
いて、補助ワード線ＳＷＬ１に上から下の方向の電流を
流すとともに、ビット線対ＢＬ、／ＢＬに互いに逆方向
の電流を流すことによって、選択されたメモリセルのＴ
ＭＲ素子４ａの強磁性層３ａとＴＭＲ素子４ｂの強磁性
層３ｂとに、容易に逆のデータ（たとえば、“１”、
“０”）を書き込むことができる。

【００８４】なお、ＴＭＲ素子４ａの強磁性層３ａと、
ＴＭＲ素子４ｂの強磁性層３ｂとに、上記とは逆のデー
タ（たとえば、“０”、“１”）を書き込みたい場合に
は、ＢＬと／ＢＬとに流す電流の向きを逆方向にすれば
良い。

【００８５】また、選択されなかったメモリセルにおい
て、補助ワード線ＳＷＬには電流が流れないので、デー
タが書き換わることはない。

【００８６】（読み出し動作）上記したように、データ
の書き込み動作においては、ビット線ＢＬに接続される
ＴＭＲ素子４ａの強磁性層３ａと、反転ビット線／ＢＬ
に接続されるＴＭＲ素子４ｂの強磁性層３ｂとには、そ
れぞれ、逆の磁界になるデータが書き込まれている。以
下、ワード線ＷＬ１につながっているメモリセル５２が
選択された場合の読み出し動作について図２を参照して
説明する。

【００８７】まず、ワード線ＷＬ１が立ち上がる前に
は、ワード線ＷＬ１は、Ｌレベルの状態にある。この場
合、ワード線ＷＬ１に接続されるインバータ回路のＰＭ
ＯＳトランジスタ７がオン状態となるので、補助ワード
線ＳＷＬ１の電位はＶｃｃになる。これにより、ノード
ａの電位もＶｃｃになる。また、ＴＭＲ素子４ａおよび
４ｂは導体であるので、ＴＭＲ素子４ａおよび４ｂの電
位もＶｃｃになっている。この状態で、Φ５をＨレベル
に立ち上げるとともに、プリチャージ回路６７によりビ
ット線ＢＬおよび反転ビット線／ＢＬをＶｃｃにプリチ
ャージする。また、ワード線ＷＬ１が立ち上がると、ワ
ード線ＷＬ１はロウデコーダ５４によってＨレベルに設
定されているので、ワード線ＷＬ１に接続されるＮＭＯ
Ｓトランジスタ５ａおよび５ｂはオン状態になる。これ
により、ビット線ＢＬおよび反転ビット線／ＢＬと、Ｔ
ＭＲ素子４ａおよび４ｂとが導通状態となる。この状態
では、ビット線ＢＬ、反転ビット線／ＢＬおよびノード
ａの電位は、Ｖｃｃである。

【００８８】また、ワード線ＷＬ１がＨレベルに立ち上
がると、Φ５がＬレベルになり、プリチャージ回路６７
が切れるとともに、ワード線ＷＬ１に接続されるインバ
ータ回路のＮＭＯＳトランジスタ６がオン状態となるの
で、補助ワード線ＳＷＬ１の電位はＧＮＤ電位に向かっ
て徐々に引き下げられる。これにより、ノードａの電位
もＧＮＤ電位に徐々に引き下げられる。これにより、ビ
ット線ＢＬおよび反転ビット線／ＢＬの電位もＧＮＤ電
位に徐々に引き下げられる。ここで、ビット線ＢＬ側に
接続されているＴＭＲ素子４ａは、磁界の向きが上下の
強磁性層３ａおよび１ａで逆になっているため、反転ビ
ット線／ＢＬに接続されているＴＭＲ素子４ｂに比べて
若干抵抗が高くなっている。

【００８９】なお、ビット線ＢＬおよび反転ビット線／
ＢＬの電位がＧＮＤ電位向かって引き下げられ始めたタ
イミングでは、ビット線ＢＬおよび反転ビット線／ＢＬ
と、ノードａとは、微少な電位差であるので、ＭＲ比
（抵抗変化率）が一番大きくなる状態となる。

【００９０】ノードａの電位が下がっていくに従って、
ビット線ＢＬおよび反転ビット線／ＢＬの電位も下がっ
ていく。この場合、ビット線ＢＬ側のＴＭＲ素子４ａは
若干抵抗が高いので、電位の下がり方が、反転ビット線
／ＢＬに比べて遅くなる。これにより、ビット線ＢＬと
反転ビット線／ＢＬとの間に電位差が発生する。この電
位差が発生したタイミングで、図３に示すように、ワー
ド線をＨレベルからＬレベルに立ち下げる。

【００９１】このワード線ＷＬ１の立ち下げタイミング
は、ノードａの電位がＧＮＤ電位になる前に行う。これ
は、以下の理由による。すなわち、ビット線ＢＬと反転
ビット線／ＢＬとの電位差は、過渡状態のときのみ生じ
る。そのため、ＴＭＲ素子４ａおよび４ｂの強磁性層１
ａおよび１ｂの電位（ノードａの電位）がＧＮＤ電位に
なると、強磁性層３ａおよび３ｂにそれぞれ接続される
ビット線ＢＬおよび反転ビット線／ＢＬもＧＮＤ電位に
なる。この場合、ビット線ＢＬと反転ビット線／ＢＬと
の電位差がなくなってしまうので電位差を検出できなく
なるからである。

【００９２】過渡的なタイミングでは、ビット線ＢＬお
よび反転ビット線／ＢＬに電位差が発生するが、ＴＭＲ
素子４ａおよび４ｂは導体であるので、最終的にはビッ
ト線ＢＬおよび反転ビット線／ＢＬは、同電位になる。
このため、ワード線ＷＬ１の立ち下げタイミングに応じ
て、信号線Φ３を立ち下げる。これにより、ＮＭＯＳト
ランジスタ（分離用トランジスタ）８ａおよび８ｂがオ
フ状態になるので、ビット線ＢＬおよび反転ビット線／
ＢＬと、センスアンプ５３とが分離される。その後、セ
ンスアンプ５２のΦ１およびΦ２を立ち上げることによ
って、センスアンプ５３を活性化させる。これにより、
センスアンプ５３側のビット線ＢＬと、センスアンプ５
３側の反転ビット線／ＢＬとの電位差は増幅され、それ
ぞれ、ＶｃｃとＧＮＤとに分かれる。このようにして、
データの読み出し動作を行う。

【００９３】なお、信号線Φ３の立ち下げタイミング
で、Φ５を立ち上げるとともに、プリチャージ回路６７
をオンさせてビット線ＢＬおよび反転ビット線／ＢＬを
Ｖｃｃにプリチャージしておく。

【００９４】第１実施形態では、上記のように、２つの
ＴＭＲ素子４ａおよび４ｂと、２つのＮＭＯＳトランジ
スタ５ａおよび５ｂとによって１つのメモリセル５２を
構成するとともに、２つのＴＭＲ素子４ａおよび４ｂに
接続されるビット線ＢＬおよび反転ビット線／ＢＬの電
位差をセンスアンプ５３を用いて検出することによっ
て、容易にデータの読み出しを行うことができる。この
ように、電位差を検出するので、従来の１つのＴＭＲ素
子と１つのＮＭＯＳトランジスタとから１つのメモリセ
ルを構成した場合のように、ビット線に流れる微少な電
流値を検出する必要がない。その結果、微少な電流値を
検出するためにセンスアンプの構成が複雑になるという
不都合を防止することができる。

【００９５】また、第１実施形態では、上記のように、
ビット線ＢＬと反転ビット線／ＢＬとの間の電位差をセ
ンスアンプ５３により検出するように構成することによ
って、従来のＤＲＡＭに用いるセンスアンプと同様の簡
単なセンスアンプ５３を用いて、ＭＲＡＭに記憶された
データを読み出すことができる。このように、簡単なセ
ンスアンプ５３を用いてデータを読み出すことができる
ので、従来の複雑な構成のセンスアンプを用いる構成に
比べて、高速な読み出しが可能となる。

【００９６】また、第１実施形態のＭＲＡＭでは、セン
スアンプ５３の構成および全体的な回路構成ならびに動
作方法は、従来のＤＲＡＭと類似しているので、ＤＲＡ
Ｍの技術をそのまま利用することができる。その結果、
ＤＲＡＭからの置き換えが容易となる。

【００９７】（第２実施形態）図５は、本発明の第２実
施形態によるＭＲＡＭの全体構成を示したブロック図で
ある。図６は、図５に示した第２実施形態によるＭＲＡ
Ｍのメモリセル部およびセンスアンプ部を示した回路図
である。また、図７は、図５および図６に示した第２実
施形態によるＭＲＡＭのコンパレータ部の内部構成を示
した回路図である。

【００９８】図５および図６を参照して、この第２実施
形態によるＭＲＡＭが、図１および図２に示した第１実
施形態のＭＲＡＭと異なるのは、ダミービット線（ダミ
ーＢＬ）を設けるとともに、そのダミービット線の電位
を検知するためのコンパレータ２０１を設けた点であ
る。なお、コンパレータ２０１は、本発明の「検知回
路」の一例である。以下、詳細に説明する。

【００９９】この第２実施形態では、図５および図６に
示すように、ビット線ＢＬと同様の構成を有するダミー
ビット線（ダミーＢＬ）を設けている。すなわち、ダミ
ービット線には、トランジスタ５ａを介してＴＭＲ素子
４ａが接続されている。このダミービット線に接続され
る全てのＴＭＲ素子４ａは、強磁性層１ａと３ａとの磁
化方向が同じ（平行）になるように設定されている。そ
して、そのダミービット線は、コンパレータ２０１の一
方入力端に接続されている。コンパレータ２０１の他方
入力端には、Ｖｃｃ（参照電圧）が接続されている。こ
のコンパレータ２０１の出力には、インバータ２０２が
接続されており、インバータ２０２の出力には、インバ
ータ２０３が接続されている。インバータ２０２の出力
は、信号Φ１として用いられ、インバータ２０３の出力
は、信号Φ２として用いられる。この信号Φ１およびΦ
２は、センスアンプ５３の活性化信号として用いられ
る。

【０１００】コンパレータ２０１は、図７に示すよう
に、一対のＰＭＯＳトランジスタ２１３および２１４
と、入力電圧（ダミービット線の電圧）Ｖｉｎがそのゲ
ートに印加されるＮＭＯＳトランジスタ２１１と、Ｖｃ
ｃがそのゲートに印加されるＮＭＯＳトランジスタ２１
２とを含んでいる。なお、ＮＭＯＳトランジスタ２１１
が本発明の「第１トランジスタ」の一例であり、ＮＭＯ
Ｓトランジスタ２１２が本発明の「第２トランジスタ」
の一例である。また、ＮＭＯＳトランジスタ２１１およ
び２１２の一方端子には、定電流源２１５が接続されて
いる。また、ＰＭＯＳトランジスタ２１３および２１４
の一方端子には、Ｖｃｃが接続されている。ＰＭＯＳト
ランジスタ２１３の他方端子と、ＮＭＯＳトランジスタ
２１１の他方端子との接続点から、出力電圧Ｖｏｕｔが
出力される。

【０１０１】ここで、図７に示した第２実施形態のコン
パレータ２０１では、Ｖｉｎが印加されるＮＭＯＳトラ
ンジスタ２１１に流れる電流量を、Ｖｃｃが印加される
ＮＭＯＳトランジスタ２１２に流れる電流量よりも大き
くなるように構成している。具体的には、ＮＭＯＳトラ
ンジスタ２１１のゲート幅をＮＭＯＳトランジスタ２１
２のゲート幅よりも若干大きくすることによって、ＮＭ
ＯＳトランジスタ２１１に流れる電流量をＮＭＯＳトラ
ンジスタ２１２に流れる電流量よりも大きくしている。
なお、ゲート幅を変更せずに、ＮＭＯＳトランジスタ２
１１のゲート長をＮＭＯＳトランジスタ２１２のゲート
長よりも若干細くすることによっても、ＮＭＯＳトラン
ジスタ２１１に流れる電流量をＮＭＯＳトランジスタ２
１２に流れる電流量よりも大きくすることが可能であ
る。

【０１０２】このようにＶｉｎが印加されるＮＭＯＳト
ランジスタ２１１の電流量をＶｃｃが印加されるＮＭＯ
Ｓトランジスタ２１２の電流量よりも大きくなるように
構成することによって、Ｖｉｎが参照電圧Ｖｃｃと同じ
Ｖｃｃである場合にも、出力電圧Ｖｏｕｔとして、Ｌレ
ベルの信号を出力させることができる。これにより、コ
ンパレータ２０１の入力電圧ＶｉｎがＶｃｃである場合
に、コンパレータ２０１の出力が不定になるのを防止す
ることができる。つまり、第２実施形態のコンパレータ
２０１では、Ｖｉｎが参照電圧Ｖｃｃと同じＶｃｃであ
る場合には、Ｌレベルの信号が出力されるとともに、Ｖ
ｉｎが参照電圧Ｖｃｃよりも低くなると、Ｈレベルの信
号が出力される。

【０１０３】また、この第２実施形態では、図５および
図６に示すように、信号Φ７とカラムデコーダ６０の出
力とが、ＡＮＤ回路２０５に入力される。そして、この
ＡＮＤ回路２０５の出力は、ビット線ＢＬと反転ビット
線／ＢＬとを接続するためのトランジスタ２０４のゲー
トに接続されている。このように構成することにより、
選択されたビット線ＢＬとそれに対応する反転ビット線
／ＢＬとのみを容易に短絡することができる。

【０１０４】次に、上記のように構成された第２実施形
態のＭＲＡＭの読み出し動作および書き込み動作につい
て説明する。

【０１０５】（読み出し動作）図８は、本発明の第２実
施形態によるＭＲＡＭの読み出し動作を説明するための
動作波形概念図である。図９および図１０は、第２実施
形態によるＭＲＡＭの読み出し動作を説明するための動
作波形シミュレーション図である。なお、この第２実施
形態では、ビット線ＢＬに接続されるＴＭＲ素子４ａの
抵抗が、反転ビット線／ＢＬに接続されるＴＭＲ素子４
ｂの抵抗よりも低い場合の読み出し動作について説明す
る。つまり、図６に示したワード線ＷＬ２につながるメ
モリセル５２のように、ＴＭＲ素子４ａの磁化が同じ向
き（平行）であり、ＴＭＲ素子４ｂの磁化が逆向き（反
平行）である場合の読み出し動作について説明する。以
下、ワード線ＷＬ２が選択された場合の読み出し動作に
ついて説明する。

【０１０６】まず、図６を参照して、ワード線ＷＬ２が
立ち上がる前の初期状態では、ワード線ＷＬ２は、Ｌレ
ベルの状態にある。この場合、ワード線ＷＬ２に接続さ
れるインバータ回路のＰＭＯＳトランジスタ７がオン状
態となるので、補助ワード線ＳＷＬ２の電位はＶｃｃに
なる。これにより、ノードａの電位もＶｃｃになる。ま
た、ＴＭＲ素子４ａおよび４ｂは導体であるので、ＴＭ
Ｒ素子４ａおよび４ｂの電位もＶｃｃになっている。こ
の状態で、Φ５をＨレベルに立ち上げるとともに、プリ
チャージ回路６７によりビット線ＢＬおよび反転ビット
線／ＢＬならびにダミービット線をＶｃｃにプリチャー
ジする。

【０１０７】また、ワード線ＷＬ２がＨレベルに立ち上
がると、ワード線ＷＬ２に接続されるＮＭＯＳトランジ
スタ５ａおよび５ｂはオン状態になる。これにより、ビ
ット線ＢＬおよび反転ビット線／ＢＬと、ＴＭＲ素子４
ａおよび４ｂとが導通状態となる。この状態では、ビッ
ト線ＢＬ、反転ビット線／ＢＬ、ダミービット線（ダミ
ーＢＬ）、ノードａ、ノードｂおよびノードｃの電位
は、Ｖｃｃである。

【０１０８】また、ワード線ＷＬ２がＨレベルに立ち上
がる前に、Φ５がＬレベルになり、プリチャージ回路６
７が切れるとともに、ワード線ＷＬ２に接続されるイン
バータ回路のＮＭＯＳトランジスタ６がオン状態となる
ので、補助ワード線ＳＷＬ２の電位はＧＮＤ電位に向か
って徐々に引き下げられる。これにより、ノードａの電
位もＧＮＤ電位に徐々に引き下げられる。このため、ビ
ット線ＢＬおよび反転ビット線／ＢＬの電位もＧＮＤ電
位に徐々に引き下げられる。

【０１０９】図８には、ワード線ＷＬを立ち上げ、補助
ワード線ＳＷＬを徐々に立ち下げていく場合の波形が示
されている。図８に示すように、ワード線ＷＬが立ち上
がり、補助ワード線ＳＷＬを徐々に立ち下げることによ
って、ノードｂおよびノードｃ（図６参照）が立ち下が
る。このとき、磁化が同じ向き（平行）のＴＭＲ素子４
ａと、磁化が逆向き（反平行）のＴＭＲ素子４ｂとで
は、抵抗値が異なるため、ノードｂとノードｃとの間に
電位差が生じる。また、セル側（メモリセル５２側）の
ビット線ＢＬおよび反転ビット線／ＢＬは、ノードｂお
よびノードｃの電位が、Ｖｃｃ−Ｖｔ（しきい値電圧）
以下になったところから立ち下がり始める。この場合、
磁化方向が平行な抵抗の低いＴＭＲ素子４ａの方が、磁
化方向が反平行の抵抗の高いＴＭＲ素子４ｂよりも早く
電位が下がり始める。

【０１１０】ここで、セル側のビット線ＢＬおよび反転
ビット線／ＢＬにつながるトランジスタ５ａおよび５ｂ
のオン抵抗は、トランジスタ５ａおよび５ｂのゲートと
ソースとの電位差ＶｇｓＢおよびＶｇｓＣ（図６参照）
に依存する。この場合、ノードｂとノードｃとの電位は
異なるため、トランジスタ５ａのＶｇｓＢとトランジス
タ５ｂのＶｇｓＣとは異なる。このため、抵抗の低い方
（平行）のＴＭＲ素子４ａにつながるトランジスタ５ａ
は、Ｖｇｓも大きくなり、抵抗が低くなる。このため、
セル側のビット線ＢＬと反転ビット線／ＢＬとの電位差
は、ノードｂとノードｃとの電位差よりも大きくなる。
同様に、分離用のＮＭＯＳトランジスタ８ａおよび８ｂ
のＶｇｓの影響によって、センスアンプ側のビット線Ｂ
Ｌと反転ビット線／ＢＬとの電位差（Ｖｓｉｇ）はさら
に大きくなる。

【０１１１】ただし、センスアンプ側のビット線ＢＬお
よび反転ビット線／ＢＬの配線容量は、セル側のビット
線ＢＬおよび反転ビット線／ＢＬの配線容量よりも軽い
ため、時間が経過すると、センスアンプ側のビット線Ｂ
Ｌおよび反転ビット線／ＢＬは、セル側のビット線ＢＬ
および反転ビット線／ＢＬと同じ電位になってしまう。
そのため、センスアンプ側のビット線および反転ビット
線がＶｃｃから下がり始めてから、セル側のビット線お
よび反転ビット線と同電位になるまでのタイミングが、
センスアンプ５３の両端に入力される電位差が大きく取
れる時間である。

【０１１２】上記した第１実施形態では、セル側のビッ
ト線ＢＬおよび反転ビット線／ＢＬが０Ｖになるまでの
任意のタイミングでセンスアンプ５３による検出を開始
していた。この場合には、検出にとって効率の良いタイ
ミングを逃す可能性がある。

【０１１３】そこで、この第２実施形態では、ダミービ
ット線（ダミーＢＬ）とそのダミービット線の電位を検
知するためのコンパレータ２０１とを設けることによっ
て、センスアンプ側のビット線ＢＬの立ち下がりタイミ
ングを検知する。そして、そのタイミングでセル側のビ
ット線および反転ビット線と、センスアンプ側のビット
線および反転ビット線とを分離してセンスアンプ５３を
動作させる。

【０１１４】具体的には、初期状態では、上記のよう
に、ビット線ＢＬおよび反転ビット線／ＢＬと、ダミー
ビット線（ダミーＢＬ）と、補助ワード線ＳＷＬ２との
電位は、Ｖｃｃである。その後、ワード線ＷＬ２が立ち
上がり、補助ワード線ＳＷＬが徐々に立ち下がり始め
る。これにより、セル側のビット線ＢＬと反転ビット線
／ＢＬとの間に電位差が発生する。その後、セル側のビ
ット線ＢＬおよび反転ビット線／ＢＬの電位がＶｃｃ−
Ｖｔ以下になったところで、図８に示すように、センス
アンプ側のビット線ＢＬおよび反転ビット線／ＢＬの電
位が、Ｖｃｃから下がり始める。このタイミングで、ダ
ミービット線（コンパレータ側）の電位も下がり始め
る。この場合、ダミービット線に接続されるＴＭＲ素子
４ａは、磁化方向が平行な抵抗の低い状態に設定されて
いるので、ダミービット線は、ビット線ＢＬおよび反転
ビット線／ＢＬのうちの抵抗の低い方（第２実施形態で
はビット線ＢＬ）と同じタイミングで電位が下がり始め
る。

【０１１５】なお、初期状態では、ダミービット線が接
続されるコンパレータ２０１の入力ＶｉｎはＶｃｃであ
り、参照電圧Ｖｃｃと同じである。第２実施形態では、
上述のように、コンパレータ２０１の入力Ｖｉｎが参照
電圧Ｖｃｃと同じＶｃｃである場合には、出力Ｖｏｕｔ
として、Ｌレベルの信号が出力される。そして、ダミー
ビット線（コンパレータ側）の電位がＶｃｃから下がり
始めてダミービット線（コンパレータ側）がＶｃｃより
低い電圧になると、コンパレータ２０１の参照レベルは
Ｖｃｃであるため、コンパレータ２０１はＨレベルを出
力する。その信号を受けて、信号Φ２がＨレベルに、信
号Φ１がＬレベルになる。これにより、センスアンプ５
３が活性化される。また、このタイミングで、信号Φ３
が立ち下がる。これにより、分離用のＮＭＯＳトランジ
スタ８ａおよび８ｂがオフ状態になるので、セル側のビ
ット線および反転ビット線と、センスアンプ側のビット
線および反転ビット線とが分離される。

【０１１６】その後、センスアンプ側のビット線および
反転ビット線の電位は、ＤＲＡＭのセンシングと同様
に、増幅されて読み出される。なお、セル側のビット線
ＢＬおよび反転ビット線／ＢＬは、信号Φ５をＨレベル
に立ち上げることによって、初期状態に戻る。

【０１１７】なお、実際のシミュレーション波形が図９
および図１０に示される。図９には、センスアンプ５３
によるセンシングをスタートせずに、ビット線ＢＬの振
る舞いのみを観察した波形が示されている。図１０に
は、コンパレータ２０１を作動させてセンスアンプ５３
を動作させたときの波形が示されている。

【０１１８】（書き込み動作）この第２実施形態の書き
込み動作については、上記した第１実施形態の書き込み
動作と基本的に同じであるので、その詳細は省略する。
ただし、この第２実施形態では、上記のように、信号Φ
７とカラムデコーダ出力とをＡＮＤ回路２０５に入力す
るとともに、そのＡＮＤ回路２０５の出力をビット線Ｂ
Ｌと反転ビット線／ＢＬとを接続するためのトランジス
タ２０４のゲートに接続している。これにより、書き込
み動作の際に、選択されたビット線ＢＬとそれに対応す
る反転ビット線／ＢＬとのみを容易に短絡することがで
きる。

【０１１９】第２実施形態では、上記のように、ダミー
ビット線とコンパレータ２０１とを用いて、センスアン
プ側のビット線ＢＬの立ち下がりタイミングを検知する
ことができる。そして、コンパレータ２０１により検知
したダミービット線の立ち下がりタイミングで、分離用
のＮＭＯＳトランジスタ８ａおよび８ｂをオフにすると
ともに、センスアンプ５３を活性化することによって、
センスアンプ側のビット線と反転ビット線との電位差
（Ｖｓｉｇ）をセンスアンプ５３によって容易に検出す
ることができる。

【０１２０】（第３実施形態）図１１は、本発明の第３
実施形態によるＭＲＡＭの全体構成を示したブロック図
である。図１２は、図１１に示した第３実施形態による
ＭＲＡＭのメモリセル部およびセンスアンプ部を示した
回路図である。図１１および図１２を参照して、この第
３実施形態において、図１および図２に示した第１実施
形態と異なるのは、メモリセル部分のみである。すなわ
ち、この第３実施形態のＭＲＡＭでは、１つのメモリセ
ル８２が、１つの２重接合ＴＭＲ素子２４と２つのＮＭ
ＯＳトランジスタ５ａおよび５ｂとから構成されてい
る。なお、第３実施形態のメモリセル部以外の回路構成
は、第１実施形態と同様である。

【０１２１】この第３実施形態の２重接合ＴＭＲ素子２
４は、図１２に示すように、強磁性層２３ａと、絶縁障
壁層２２ａと、強磁性層２３ｂと、絶縁障壁層２２ｂ
と、強磁性層２３ａおよび２３ｂよりも反転しにくい強
磁性層２１とを含む。すなわち、中央の反転しにくい強
磁性層２１の両表面に、絶縁障壁層２２ａおよび２２ｂ
を介して、それぞれ、強磁性層２３ａおよび２３ｂが形
成されている。

【０１２２】ここで、この第３実施形態の２重接合ＴＭ
Ｒ素子２４では、図２に示した第１実施形態のＴＭＲ素
子４ａの強磁性層１ａと、ＴＭＲ素子４ｂの強磁性層１
ｂとを、図１２に示した１つの強磁性層２１によって共
有化している。これにより、第３実施形態では、１つの
２重接合ＴＭＲ素子２４によって、第１実施形態の２つ
のＴＭＲ素子４ａおよび４ｂと同じ機能を有することが
できる。

【０１２３】なお、２重接合ＴＭＲ素子２４は、本発明
の「強磁性トンネル効果を示す記憶素子」の一例であ
る。また、強磁性層２３ａは、本発明の「第１磁性層」
の一例であり、強磁性層２１は、本発明の「第２磁性
層」の一例であり、強磁性層２３ｂは、本発明の「第３
磁性層」の一例である。また、絶縁障壁層２２ａは、本
発明の「第１絶縁障壁層」の一例であり、絶縁障壁層２
２ｂは、本発明の「第２絶縁障壁層」の一例である。

【０１２４】また、第３実施形態では、上記のように、
第１実施形態の２つのＴＭＲ素子４ａおよび４ｂを、１
つの２重接合ＴＭＲ素子２４に置き換えただけであり、
その他の回路構成は、第１実施形態と同様である。した
がって、第３実施形態のＭＲＡＭの書き込みおよび読み
出し動作についても、上記した第１実施形態と同様であ
る。そのため、その詳細はここでは省略する。

【０１２５】上記のように、第３実施形態では、強磁性
層２１、２３ａおよび２３ｂと、絶縁障壁層２２ａおよ
び２２ｂとを含む１つの２重接合ＴＭＲ素子２４と、２
つのＮＭＯＳトランジスタ５ａおよび５ｂとにより１つ
のメモリセル８２を構成することによって、２つのＴＭ
Ｒ素子４ａおよび４ｂと、２つのＮＭＯＳトランジスタ
５ａおよび５ｂとから１つのメモリセル５２を構成する
第１実施形態に比べて、メモリセルの面積を小さくする
ことができる。

【０１２６】また、第３実施形態では、上記した第１実
施形態と同様の読み出し動作を行うので、第１実施形態
と同様の効果を得ることができる。すなわち、１つの２
重接合ＴＭＲ素子２４に接続されるビット線ＢＬおよび
反転ビット線／ＢＬの電位差を、センスアンプ５３（図
１２参照）を用いて検出することによって、容易にデー
タの読み出しを行うことができる。このように、電位差
を検出するので、１つのＴＭＲ素子と１つのＮＭＯＳト
ランジスタとから１つのメモリセルを構成した従来の場
合のように、ビット線に流れる微少な電流値を検出する
必要がない。その結果、微少な電流値を検出するために
センスアンプの構成が複雑になるという不都合を防止す
ることができる。

【０１２７】また、第３実施形態では、上記した第１実
施形態と同様、ビット線ＢＬと反転ビット線／ＢＬとの
間の電位差をセンスアンプ５３（図１２参照）により検
出するように構成することによって、従来のＤＲＡＭに
用いるセンスアンプと同様の簡単なセンスアンプ５３を
用いて、ＭＲＡＭに記憶されたデータを読み出すことが
できる。このように、簡単なセンスアンプ５３を用い
て、データを読み出すことができるので、従来の複雑な
構成のセンスアンプを用いる構成に比べて、高速な読み
出しが可能となる。

【０１２８】また、第３実施形態のＭＲＡＭでは、第１
実施形態と同様、センスアンプ５３の構成および全体的
な回路構成ならびに動作方法は、従来のＤＲＡＭと類似
しているので、ＤＲＡＭの技術をそのまま利用すること
ができる。その結果、ＤＲＡＭからの置き換えが容易と
なる。また、パルス状の信号を選択されたワード線に入
力することによってビット線と反転ビット線との間に発
生した電位差をセンスアンプ５３（図１２参照）を用い
て読み出すことによって、従来の微少な電流値を読み出
す場合と異なり、２重接合ＴＭＲ素子２４の抵抗が高い
場合にも、容易にデータを検出することができる。

【０１２９】図１３は、図１１および図１２に示した第
３実施形態のＭＲＡＭの回路構成を実現するための平面
レイアウト図であり、図１４は、図１３に示した１００
−１００線に沿った断面図である。図１３および図１４
を参照して、以下に、第３実施形態によるＭＲＡＭのメ
モリセル８２の構造について説明する。

【０１３０】まず、図１３に示した平面レイアウト図に
は、図面を簡略化するため、ビット線ＢＬおよび反転ビ
ット線／ＢＬと、２重接合ＴＭＲ素子２４を構成する強
磁性層２１、２３ａおよび２３ｂと、ビット線コンタク
ト部９４のみが示されている。

【０１３１】第３実施形態のＭＲＡＭのメモリセル８２
の断面構造としては、図１４に示すように、基板９１の
表面上の所定領域に、分離領域９２が形成されている。
分離領域９２によって囲まれた素子形成領域には、所定
の間隔を隔てて、Ｎ型ソース／ドレイン領域９３が形成
されている。隣接するＮ型ソース／ドレイン領域９３間
に位置するチャネル領域上には、ワード線ＷＬ１および
ＷＬ２を構成するゲート電極が形成されている。

【０１３２】両端に位置するＮ型ソース／ドレイン領域
９３には、導電層９６を介して、２重接合ＴＭＲ素子２
４の反転しやすいサイドウォール形状の強磁性層２３ａ
が接続されている。この場合、導電層９６と強磁性層２
３ａとは、コンタクトホール９９を介して、接続されて
いる。なお、導電層９６と強磁性層２３ａとが反応する
のを防止するために、導電層９６と強磁性層２３ａとの
間に、バリア膜（図示せず）を形成するようにしてもよ
い。強磁性層２３ａの側面上には、絶縁障壁層２２ａを
介して、反転しにくい強磁性層２１が形成されている。
強磁性層２１の他方の側面上には、絶縁障壁層２２ｂを
介して、反転しやすいサイドウォール形状の強磁性層２
３ｂが形成されている。

【０１３３】ここで、２重接合ＴＭＲ素子２４の強磁性
層２３ａおよび２３ｂは、図１３に示すように、中央の
強磁性層２１に対して千鳥状に形成されている。

【０１３４】また、中央のＮ型ソース／ドレイン領域９
３の表面上に位置するビット線コンタクト部９４には、
導電層９８を介して、ビット線ＢＬが接続されている。
また、全面を覆うように、層間絶縁膜９５および９７が
形成されている。

【０１３５】図１５〜図１７は、図１３および図１４に
示した２重接合ＴＭＲ素子部分の製造プロセスを説明す
るための断面図および斜視図である。次に、図１５〜図
１７を参照して、２重接合ＴＭＲ素子２４部分の製造プ
ロセスについて説明する。

【０１３６】まず、図１５に示すように、層間絶縁膜９
５上に、所定の形状にパターンニングされた強磁性層２
１を形成する。

【０１３７】強磁性層２１および層間絶縁膜９５を覆う
ように、絶縁障壁材料としてのアルミナ２２を形成した
後、アルミナ２２の導電層９６上に位置する領域に、コ
ンタクトホール９９を形成する。その後、全面に強磁性
材料層２３を形成する。そして、全面を異方性エッチン
グすることによって、図１６に示すような、サイドウォ
ール形状の強磁性層２３ａおよび２３ｂを形成する。こ
の場合、強磁性層２３ａは、コンタクトホール９９内に
も形成されているので、強磁性層２３ａと導電層９６と
が電気的に接続された状態となる。

【０１３８】第３実施形態では、上記のように、従来の
サイドウォール形成プロセスと同様のプロセスを用い
て、容易に、強磁性層２１、２３ａおよび２３ｂからな
る２重接合ＴＭＲ素子２４を形成することができる。

【０１３９】なお、上記第３実施形態の強磁性層２１、
２３ａおよび２３ｂの材料としては、たとえば、反転し
やすい強磁性層２３ａおよび２３ｂには、Ｃｏ₇₅−Ｆｅ
₂₅層と、Ｐｙ層と、Ｔａ層とからなる多層膜を用いると
ともに、反転しにくい強磁性層２１には、Ｃｏ₇₅−Ｆｅ
₂₅層と、Ｉｒ−Ｍｎ層と、Ｐｙ層と、Ｃｕ層と、Ｐｙ層
と、Ｔａ層とからなる多層膜を用いる。この強磁性層の
材料については、日本応用磁気学会第１１６回研究会資
料「ＭＲＡＭ及び競合技術の現状と将来展望」（２００
０年１１月１７日）の５頁に開示されている。

【０１４０】この後、図１７に示すように、強磁性層２
３ａおよび２３ｂを千鳥状にパターンニングする。これ
により、図１３および図１４示したような２重接合ＴＭ
Ｒ素子２４を容易に形成することができる。

【０１４１】なお、今回開示された実施形態は、すべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は、上記した実施形態の説明
ではなく特許請求の範囲によって示され、さらに特許請
求の範囲と均等の意味および範囲内でのすべての変更が
含まれる。

【０１４２】たとえば、上記実施形態では、メモリセル
を構成する記憶素子として、ＴＭＲ素子を用いたが、本
発明はこれに限らず、強磁性トンネル効果を示す記憶素
子であれば、ＴＭＲ素子以外の記憶素子も用いることが
可能である。また、強磁性トンネル効果を示す記憶素子
以外の磁気抵抗効果を示す記憶素子を用いても、上記実
施形態と同様の効果を得ることができる。

【０１４３】また、上記第２実施形態では、第１実施形
態のメモリセル５２を含む構成に、ダミービット線（ダ
ミーＢＬ）およびコンパレータ２０１などを追加した例
を示したが、本発明はこれに限らず、第３実施形態のメ
モリセル８２を含む構成にダミービット線（ダミーＢ
Ｌ）およびコンパレータ２０１などを追加しても同様の
効果を得ることができる。

【０１４４】

【発明の効果】以上のように、本発明によれば、強磁性
トンネル効果を示す２つの第１および第２記憶素子と、
２つの第１および第２トランジスタとにより、メモリセ
ルを構成するとともに、２つの第１および第２記憶素子
に接続されるビット線および反転ビット線の電位差を増
幅器により検出することによって、従来の強磁性トンネ
ル効果を示す１つの記憶素子と１つのトランジスタとか
らメモリセルを構成した場合のように、複雑な構成のセ
ンスアンプを用いる必要がないので、高速な読み出しが
可能となる。また、センスアンプの構成および回路構成
ならびに動作方法は、従来のＤＲＡＭと類似しているの
で、ＤＲＡＭの技術をそのまま利用することができる。
その結果、ＤＲＡＭからの置き換えが容易となる。

【０１４５】また、第１、第２および第３磁性層を含む
強磁性トンネル効果を示す１つの記憶素子と、２つの第
１および第２トランジスタとによりメモリセルを構成す
ることによって、上記の効果に加えて、さらに、２つの
記憶素子と２つのトランジスタとからメモリセルを構成
する場合に比べて、メモリセルの面積を小さくすること
ができるという効果も得ることができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態によるＭＲＡＭの全体構
成を示したブロック図である。

【図２】図１に示した第１実施形態のＭＲＡＭのメモリ
セル部およびセンスアンプ部の構成を示した回路図であ
る。

【図３】図１および図２に示した第１実施形態のＭＲＡ
Ｍの読み出し動作を説明するための動作波形図である。

【図４】図１および図２に示した第１実施形態のＭＲＡ
Ｍのメモリセル部の断面構造を示した断面図である。

【図５】本発明の第２実施形態によりＭＲＡＭの全体構
成を示したブロック図である。

【図６】図５に示した第２実施形態のＭＲＡＭのメモリ
セル部およびセンスアンプ部の構成を示した回路図であ
る。

【図７】図５および図６に示したコンパレータの内部構
成を示した回路図である。

【図８】第２実施形態による読み出し動作を説明するた
めの動作波形概念図である。

【図９】第２実施形態によるＭＲＡＭの読み出し動作を
説明するための動作波形シミュレーション図である。

【図１０】第２実施形態によるＭＲＡＭの読み出し動作
を説明するための動作波形シミュレーション図である。

【図１１】本発明の第３実施形態によるＭＲＡＭの全体
構成を示したブロック図である。

【図１２】図１１に示した第３実施形態のＭＲＡＭのメ
モリセル部およびセンスアンプ部の構成を示した回路図
である。

【図１３】図１１および図１２に示した第３実施形態の
ＭＲＡＭのメモリセル部の平面レイアウト図である。

【図１４】図１３に示した第３実施形態のＭＲＡＭの１
００−１００線に沿った断面図である。

【図１５】図１４に示したメモリセル部の２重接合ＴＭ
Ｒ素子の製造プロセスを説明するための断面図である。

【図１６】図１４に示したメモリセル部の２重接合ＴＭ
Ｒ素子の製造プロセスを説明するための断面図である。

【図１７】図１４に示した第３実施形態の２重接合ＴＭ
Ｒ素子の製造プロセスを説明するための斜視図である。

【図１８】従来のＭＲＡＭの記憶素子の構成を説明する
ための概略図である。

【図１９】従来のＭＲＡＭの記憶素子の構成を説明する
ための概略図である。

【図２０】従来のＭＲＡＭの全体構成を示したブロック
図である。

【符号の説明】

１ａ、１ｂ強磁性層（第２磁性層）３ａ、３ｂ強磁性層（第１磁性層）２ａ、２ｂ絶縁障壁層４ａＴＭＲ素子（第１記憶素子）４ｂＴＭＲ素子（第２記憶素子）５ａＮＭＯＳトランジスタ（第１トランジスタ）５ｂＮＭＯＳトランジスタ（第２トランジスタ）６ＮＭＯＳトランジスタ７ＰＭＯＳトランジスタ８ａ、８ｂＮＭＯＳトランジスタ（分離用トランジス
タ）９ＰＭＯＳトランジスタ１０ａ、１０ｂＮＭＯＳトランジスタ２１強磁性層（第２磁性層）２２ａ絶縁障壁層（第１絶縁障壁層）２３ａ強磁性層（第１磁性層）２２ｂ絶縁障壁層（第２絶縁障壁層）２３ｂ強磁性層（第３磁性層）２４２重接合ＴＭＲ素子（記憶素子）５１メモリセルアレイ５２、８２メモリセル５３センスアンプ（増幅器）５４ロウデコーダ６０カラムデコーダ６７プリチャージ回路２０１コンパレータ（検知回路）２１１ＮＭＯＳトランジスタ（第１トランジスタ）２１２ＮＭＯＳトランジスタ（第２トランジスタ）

Claims

【特許請求の範囲】

【請求項１】強磁性トンネル効果を示す第１記憶素子
および第２記憶素子と、前記第１および第２記憶素子に
それぞれ接続される第１および第２トランジスタとから
なるメモリセルと、前記第１および第２トランジスタの制御端子に接続され
たワード線と、前記第１トランジスタを介して前記第１記憶素子に接続
されたビット線と、前記第２トランジスタを介して前記第２記憶素子に接続
され、前記ビット線とビット線対を構成する反転ビット
線と、前記ビット線と前記反転ビット線とに接続された増幅器
とを備え、データの読み出し時に、選択された前記ワード線に、信
号を入力するとともに、前記ワード線への信号の入力に
よって前記ビット線と前記反転ビット線との間に生じた
電位差を前記増幅器を用いて読み出す、磁気メモリ装
置。
【請求項２】前記第１記憶素子と前記第２記憶素子と
は、それぞれ、第１磁性層と、前記第１磁性層に絶縁障
壁層を介して対向配置され、前記第１磁性層よりも反転
しにくい第２磁性層とを含み、前記第１記憶素子の第２磁性層と、前記第２記憶素子の
第２磁性層とが接続され、前記ワード線への信号の立ち
上げタイミングに応じて、前記第１記憶素子の第２磁性
層と前記第２記憶素子の第２磁性層との電位を接地電位
に引き下げるための補助ワード線をさらに備える、請求
項１に記載の磁気メモリ装置。
【請求項３】前記ワード線への信号の立ち下げタイミ
ングは、前記第１記憶素子の第２磁性層の電位と、第２
記憶素子の第２磁性層の電位とが接地電位になる前に行
う、請求項１または２に記載の磁気メモリ装置。
【請求項４】前記ワード線への信号の立ち下げタイミ
ングに応じて、前記増幅器と、前記ビット線および前記
反転ビット線とを分離するための分離用トランジスタを
さらに備える、請求項１〜３のいずれか１項に記載の磁
気メモリ装置。
【請求項５】前記第１記憶素子および前記第２記憶素
子には、互いに逆のデータが記憶されている、請求項１
〜４のいずれか１項に記載の磁気メモリ装置。
【請求項６】前記第１トランジスタを介して前記第１
記憶素子に接続されたダミービット線と、前記ダミービット線の立ち下がりタイミングを検知する
検知回路とをさらに備える、請求項１または２に記載の
磁気メモリ装置。
【請求項７】前記検知回路により検知した前記ダミー
ビット線の立ち下がりタイミングに応じて、前記増幅器
と、前記ビット線および前記反転ビット線とを分離する
ための分離用トランジスタをさらに備え、前記増幅器は、前記検知回路により検知した前記ダミー
ビット線の立ち下がりタイミングに応じて活性化され
る、請求項６に記載の磁気メモリ装置。
【請求項８】前記検知回路は、入力電圧がゲートに印
加される第１トランジスタと、参照電圧がゲートに印加
される第２トランジスタとを含み、前記第１トランジスタに流れる電流を前記第２トランジ
スタに流れる電流よりも大きくすることによって、前記
入力電圧が前記参照電圧と同等の場合に、Ｌレベルを出
力させる、請求項６または７に記載の磁気メモリ装置。
【請求項９】第１磁性層と、前記第１磁性層の表面に
第１絶縁障壁層を介してその一方の表面が対向配置され
た第２磁性層と、前記第２磁性層の他方の表面に第２絶
縁障壁層を介して対向配置された第３磁性層とを含む１
つの強磁性トンネル効果を示す記憶素子と、前記記憶素
子の第１磁性層および第３磁性層に、それぞれ、接続さ
れる第１および第２トランジスタとからなるメモリセル
と、前記第１および第２トランジスタの制御端子に接続され
たワード線と、前記第１トランジスタを介して前記第１磁性層に接続さ
れたビット線と、前記第２トランジスタを介して前記第３磁性層に接続さ
れ、前記ビット線とビット線対を構成する反転ビット線
と、前記ビット線と前記反転ビット線とに接続された増幅器
とを備え、データの読み出し時に、選択された前記ワード線に、信
号を入力するとともに、前記ワード線への信号の入力に
よって前記ビット線と前記反転ビット線との間に生じた
電位差を前記増幅器を用いて読み出す、磁気メモリ装
置。
【請求項１０】前記第１磁性層は、前記第２磁性層の
一方の側面に前記第１絶縁障壁層を介して形成されたサ
イドウォール形状の第１磁性層を含み、前記第３磁性層は、前記第２磁性層の他方の側面に前記
第２絶縁障壁層を介して形成されたサイドウォール形状
の第３磁性層を含む、請求項９に記載の磁気メモリ装
置。
【請求項１１】前記サイドウォール形状の第１磁性層
および第３磁性層は、前記第２磁性層を覆うように絶縁
障壁材料層を介して磁性材料層を形成した後、前記磁性
材料層を異方性エッチングすることによって形成されて
いる、請求項１０に記載の磁気メモリ装置。
【請求項１２】前記記憶素子の第２磁性層は、前記第
１磁性層および前記第３磁性層よりも反転しにくいよう
に形成されており、前記ワード線への信号の立ち上げタイミングに応じて、
前記記憶素子の第２磁性層の電位を接地電位に引き下げ
るための補助ワード線をさらに備える、請求項９〜１１
のいずれか１項に記載の磁気メモリ装置。
【請求項１３】前記ワード線への信号の立ち下げタイ
ミングは、前記記憶素子の第２磁性層の電位が接地電位
になる前に行う、請求項９〜１２のいずれか１項に記載
の磁気メモリ装置。
【請求項１４】前記ワード線への信号の立ち下げタイ
ミングに応じて、前記増幅器と、前記ビット線および前
記反転ビット線とを分離するための分離用トランジスタ
をさらに備える、請求項９〜１３のいずれか１項に記載
の磁気メモリ装置。
【請求項１５】前記第１磁性層および前記第３磁性層
には、互いに逆のデータが記憶されている、請求項９〜
１４のいずれか１項に記載の磁気メモリ装置。
【請求項１６】第１磁性層と、前記第１磁性層の表面
に第１絶縁障壁層を介してその一方の表面が対向配置さ
れた第２磁性層と、前記第２磁性層の他方の表面に第２
絶縁障壁層を介して対向配置された第３磁性層とを含む
１つの強磁性トンネル効果を示す記憶素子と、前記記憶素子の第１磁性層および第３磁性層にそれぞれ
接続される第１および第２トランジスタと、からなるメモリセルを備えた、磁気メモリ装置。