JP2010157568A - メモリセルアレイ - Google Patents
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Abstract
【解決手段】選択されたメモリセル100と接続する第1ビット線BL1をグランドGと接続させ、かつ、当該メモリセル100と接続するワード線WLを指定するとともに、第2ビット線BL2に書き込み電圧を供給して、当該メモリセル100にデータを書き込み、選択されたメモリセル100と接続するワード線WLを指定するとともに、当該メモリセル100と接続する第1ビット線BL1に書き込み電圧よりも低い読み出し電圧を供給して、当該メモリセル100からデータを読み出し、書き込み時及び読み出し時には、ワード線WLの電圧を、MOSトランジスタ110のゲート閾値電圧以上かつ第1ビット線BL1を指定するための回路の駆動電圧とゲート閾値電圧との和以下とすることによって、当該ワード線WLを指定するよう構成されていることを特徴とする。
【選択図】図2
Description
具体的には、例えば、酸化シリコンと金という安定な材料からなり、傾斜蒸着という簡便な製造方法により製造され、スイッチング動作を安定的に繰り返し行うことができるスイッチング素子が開発されている(例えば、特許文献1参照)。
また、例えば、ナノギャップを隔てた2つの導電体を上下方向に並んで配置することにより、より高密度で集積でき、かつ、集積化が容易なスイッチング素子も開発されている(例えば、特許文献2参照)。
DRAMのメモリセルアレイが備えるメモリセルは、例えば、図8に示すように、MOS(metal-oxide semiconductor)トランジスタやキャパシタを有するメモリセルを備えている。
そこで、ナノギャップ素子をメモリ素子とするメモリセルアレイとしては、例えば、DRAMのメモリセルアレイのキャパシタをナノギャップ素子に置き換えて、DRAMのメモリセルアレイと類似の方法で駆動する方法が考えられる。
また、単に、DRAMのメモリセルアレイのキャパシタをナノギャップ素子に置き換えて、DRAMのメモリセルアレイと類似の方法で駆動するだけでは、高電圧系の回路と、低電圧系の回路と、を分離することができず、メモリセルアレイ及びその周辺回路の設計・製造が複雑で、煩雑作業になってしまうという問題もある。
複数のメモリセルをアレイ状に配置したメモリセルアレイにおいて、
前記複数のメモリセルと接続する複数のワード線、複数の第1ビット線及び複数の第2ビット線を備え、
前記メモリセルは、MOSトランジスタと、当該MOSトランジスタの一方の拡散層に接続する第1電極を有するコンタクトホール内に形成されたナノギャップ素子と、を有しており、
前記ナノギャップ素子は、第1導電体と、当該第1導電体の上方に設けられた第2導電体と、当該第1導電体と当該第2導電体との間に形成され、当該第1導電体と当該第2導電体との間への所定電圧の印加により抵抗値の変化現象が生じるナノメートルオーダーの間隙と、を有しており、
前記ワード線は、前記MOSトランジスタのゲート電極と接続しており、
前記第1ビット線は、前記MOSトランジスタの他方の拡散層に接続された第2電極と接続しており、
前記第2ビット線は、前記第2導電体と接続しており、
選択された前記メモリセルと接続する前記第1ビット線を指定することにより当該第1ビット線をグランドと接続させ、かつ、当該メモリセルと接続する前記ワード線を指定するとともに、前記第2ビット線に書き込み電圧を供給することによって、当該メモリセルにデータを書き込み、
選択された前記メモリセルと接続する前記ワード線を指定するとともに、当該メモリセルと接続する前記第1ビット線を指定することにより当該第1ビット線に前記書き込み電圧よりも低い読み出し電圧を供給することによって、当該メモリセルからデータを読み出し、
前記書き込み時及び前記読み出し時には、前記ワード線の電圧を、前記MOSトランジスタのゲート閾値電圧以上、かつ、前記第1ビット線を指定するための回路の駆動電圧と前記ゲート閾値電圧との和以下とすることによって、当該ワード線を指定するよう構成されていることを特徴とする。
請求項1に記載のメモリセルアレイにおいて、
前記第1ビット線の電圧を前記駆動電圧以下に制限する制限手段を備えることを特徴とする。
請求項1又は2に記載のメモリセルアレイにおいて、
前記複数の第2ビット線のうちの少なくとも2つの第2ビット線は、連結していることを特徴とする。
すなわち、高電圧である書き込み電圧は第2ビット線に供給され、低電圧である読み出し電圧は第1ビット線に供給される。
さらに、データを書き込む際及び読み出す際に指定されたワード線の電圧は、MOSトランジスタのゲート閾値電圧以上、かつ、第1ビット線を指定するための回路の駆動電圧とゲート閾値電圧との和以下である。そのため、当該ワード線と接続するMOSトランジスタのゲート電極の電圧は、当該和よりも大きくならず、第1ビット線の電圧は、当該駆動電圧よりも大きくならない。
読み出し電圧は低電圧であり、第1ビット線を指定するための回路の駆動電圧も低電圧にすることが可能であるため、第1ビット線の電圧を、低電圧にすることができる。したがって、第1ビット線と接続するMOSトランジスタの他方の拡散層側を低電圧系とし、第2ビット線と接続するMOSトランジスタの一方の拡散層側を高電圧系とすることができ、高電圧系の回路と低電圧系の回路とを分離することができるため、メモリセルアレイの設計・製造を容易なものとすることができる。
また、メモリセルアレイのレイアウトにおいて、低電圧系の回路は、高い耐圧が不要であるため、高電圧系の回路よりも占有面積を狭くすることができる。したがって、書き込みに高電圧が必要なナノギャップ素子をメモリ素子として使用しても、低電圧系であるMOSトランジスタの他方の拡散層側の占有面積を狭くすることができるため、微細化に有利である。
まず、第1の実施の形態におけるメモリセルアレイ10について説明する。
ここで、図3における二点鎖線で囲んだ領域が、メモリセルアレイ10が備える複数のメモリセル100のうちの一のメモリセル100であり、図3における網かけをした領域が、メモリセルアレイ10が備える複数のメモリセル100のうちの一のメモリセル100が有するMOSトランジスタ110が備えるゲート領域115である。
記憶装置1は、複数のメモリセル100をアレイ状に配置したメモリセルアレイ10を備える、データの読み出し、書き込み、消去が可能な不揮発性半導体記憶装置(不揮発性RAM(Random Access Memory))である。
メモリセルアレイ10は、例えば、複数のメモリセル100をアレイ状(例えば、2次元アレイ状)に配置した高密度メモリである。
ナノギャップ素子120は、MOSトランジスタ110の一方の拡散層112aに接続する第1電極113を有するコンタクトホール101a内に形成されている。したがって、例えば、図4及び図8に示すように、メモリセルアレイ10が備えるメモリ素子(ナノギャップ素子120)は、DRAMのメモリセルアレイが備えるメモリ素子(キャパシタ)よりも小型であるため、メモリセルアレイ10は、DRAMのメモリセルアレイよりも小型化が可能である。
ナノギャップ素子120は、例えば、MOSトランジスタ110の一方の拡散層112aのコンタクトホール101a内における、第1電極113上に形成されている。
第1導電体121の材質は、特に限定されるものではなく、例えば、金、銀、白金、パラジウム、ニッケル、アルミニウム、コバルト、クロム、ロジウム、銅、タングステン、タンタル、カーボン及びこれらの合金から選ばれる少なくとも1つであることが好ましい。
第2導電体122の材質は、特に限定されるものではなく、例えば、金、銀、白金、パラジウム、ニッケル、アルミニウム、コバルト、クロム、ロジウム、銅、タングステン、タンタル、カーボン及びこれらの合金から選ばれる少なくとも1つであることが好ましい。
したがって、メモリセル100(ナノギャップ素子120)にデータを書き込む際に供給する書き込み電圧の電圧値は、所定の閾値よりも高い範囲内から選択された値であり、メモリセル100からデータを読み出す際に供給する読み出し電圧の電圧値は、所定の閾値よりも低い範囲内から選択された値であるとする。
すなわち、データをメモリセル100に書き込む際及びデータをメモリセル100から読み出す際、当該メモリセル100と接続するワード線WLの電圧は、当該所定の電圧となっている。
なお、書き込み時にワード線WLに印加する所定の電圧の電圧値と、読み出し時にワード線WLに印加する所定の電圧の電圧値と、は同一であっても良いし、異なっていても良い。
また、ワード線WLの電圧は、第1ビット線BL1を指定するためのアドレス回路の駆動電圧とゲート閾値電圧との和よりも大きくならない。そのため、当該ワード線WLと接続するMOSトランジスタ110のゲート電極115aの電圧も、当該駆動電圧とゲート閾値電圧との和よりも大きくならず、第1ビット線BL1の電圧は、当該駆動電圧よりも大きくならない。
読み出し電圧は低電圧であり、第1ビット線BL1を指定するためのアドレス回路の駆動電圧も低電圧にすることが可能であるため、第1ビット線BL1の電圧を、低電圧にすることができる。したがって、第1ビット線BL1と接続するMOSトランジスタ110の他方の拡散層112b側、第1トランジスタ11、第2トランジスタ12及び第3トランジスタ13を、低電圧系にすることができ、低電圧系の回路と、高電圧系の回路(第2ビット線BL2と接続するMOSトランジスタ110の一方の拡散層112a側、第4トランジスタ14及び第5トランジスタ15)と、を分離することができる。
また、MOSトランジスタ110の他方の拡散層112b側を低電圧系にすることができるため、一方の拡散層112a側の耐圧のみを高くすれば良く、他方の拡散層112b側の耐圧を高くする必要がない。また、第1トランジスタ11、第2トランジスタ12及び第3トランジスタ13も低電圧系にすることができるため、第4トランジスタ14及び第5トランジスタ15の耐圧のみを高くすれば良く、第1トランジスタ11、第2トランジスタ12及び第3トランジスタ13の耐圧を高くする必要がない。したがって、メモリセルアレイ110のレイアウトにおいて、他方の拡散層112bの占有面積を、一方の拡散層112aよりも狭くすることができるとともに、第1トランジスタ11、第2トランジスタ12及び第3トランジスタ13の占有面積を、第4トランジスタ14及び第5トランジスタ15よりも狭くすることができるため、微細化に有利である。
第1ビット線BL1は、例えば、MOSトランジスタ110の他方の拡散層112bに接続された第2電極114と接続している。
また、各第1ビット線BL1は、例えば、図2に示すように、一端部が、リミッタ回路16、第3トランジスタ13及び第1トランジスタ11を介して読み出し電圧が供給される読み出し電圧端子11aと接続しているとともに、リミッタ回路16、第3トランジスタ13及び第2トランジスタ12を介してグランド端子12aと接続している。また、他端部が、読み出し部50が備える電圧センスアンプ51と接続している。
具体的には、リミッタ回路16は、例えば、図5に示すように、電源Eと、一端が電源Eに接続され、他端が第1ビット線BL1に接続されたダイオードDと、等を有している。
なお、電源Eの電源電圧やダイオードDがONになるための電圧は、第1ビット線BL1の電圧を当該駆動電圧以下に制限することができるのであれば任意である。
また、第1ビット線BL1の電圧は当該駆動電圧よりも大きくならないため、第1ビット線BL1を指定するためのアドレス回路及びそれに連なる低電圧系の回路も、誤動作したり破損したりすることがなく安全である。
したがって、第2ビット線BL2はライン状に形成されたものでないため、図2においては、第2ビット線BL2を仮想線(一点鎖線)で示している。
各第2ビット線BL2は、例えば、図2に示すように、一端が、第4トランジスタ14を介して書き込み電圧が供給される書き込み電圧端子14aと接続しているとともに、第5トランジスタ15を介してグランド端子15aと接続している。
ここで、ワード線WL、第1ビット線BL1、第2ビット線BL2、ナノギャップ素子120の導電体(第1導電体121、第2導電体122)等のパターン作成には、例えば、光リソグラフィ、電子ビームリソグラフィ、ドライエッチング、ウェットエッチング、リフトオフ、化学気相成長法(CVD:Chemical Vapor Deposition)、物理気相成長法(PVD:Physical Vapor Deposition)、化学機械的研磨法(CMP:Chemical Mechanical Polishing )等を用いることができる。
第1ビット線指定部20は、第1ビット線BL1を指定するためのアドレス回路等により構成され、例えば、制御部60から第1ビット線BL1の所在に関するアドレス情報が入力されると、当該アドレス情報に基づいて制御部60により指定された第1ビット線BL1を判定し、当該第1ビット線BL1と接続する第3トランジスタ13をON状態(導通状態)に切り替えて、当該第1ビット線BL1を指定する。
ワード線指定部30は、例えば、制御部60からワード線WLの所在に関するアドレス情報が入力されると、当該アドレス情報に基づいて制御部60により指定されたワード線WLを判定し、当該ワード線WLに前記所定の電圧を供給(印加)して、当該ワード線WLを指定する。
すなわち、ワード線指定部30は、ワード線WLの電圧を、前記所定の電圧とすることによって、当該ワード線WLを指定する。
電圧供給部40は、例えば、制御部60から書き込み電圧を供給するよう指示されると、メモリセルアレイ10が備える第2トランジスタ12及び第4トランジスタ14をON状態(導通状態)に切り替えて、書き込み電圧を第2ビット線BL2に供給(印加)する。
また、電圧供給部40は、例えば、制御部60から読み出し電圧を供給するよう指示されると、メモリセルアレイ10が備える第1トランジスタ11及び第5トランジスタ15をON状態(導通状態)に切り替えて、読み出し電圧を第1ビット線BL1に供給(印加)する。
読み出し部50は、例えば、複数(例えば、第1ビット線BL1の本数と同数)の電圧センスアンプ51を有している。
読み出し部50は、例えば、制御部60から電圧センスアンプ51をONするよう指示されると、当該電圧センスアンプ51をONして、当該電圧センスアンプ51により当該電圧センスアンプ51と接続する第1ビット線BL1の電圧を感知して増幅する。そして、当該増幅された電圧に基づいてデータを判定して、当該判定結果を制御部60に出力する。
制御部60は、例えば、CPU(Central Processing Unit)、ROM(Read Only Memory)、RAM(Random Access Memory)等を備えて構成され、記憶装置1を構成する各部の動作を集中制御する。
次に、記憶装置1による、メモリセル100へのデータの書き込みに関する処理の一例について説明する。
アドレス情報が入力されると、第1ビット線指定部20は、当該アドレス情報により指定された第1ビット線BL1に接続する第3トランジスタ13をON状態に切り替える。
アドレス情報が入力されると、ワード線指定部30は、当該アドレス情報により指定されたワード線WLに前記所定の電圧を供給する。
書き込み電圧を供給するよう指示されると、電圧供給部40は、第2トランジスタ12をON状態に切り替えて、ON状態の第3トランジスタ13と接続する第1ビット線BL1をグランドGと接続させるとともに、第4トランジスタ14をON状態に切り替えて、書き込み電圧端子14aを介して、書き込み電圧を第2ビット線BL2に供給する。
したがって、書き込み電圧の電圧値は、ナノギャップ素子120の抵抗状態を切り替えることができる大きさである必要がある。すなわち、書き込み電圧の電圧値は、所定の閾値よりも高い範囲内から選択された値であり、例えば、高抵抗状態とするには10V、低抵抗状態とするには7V等である。
次に、記憶装置1による、メモリセル100からのデータの読み出しに関する処理の一例について説明する。
アドレス情報が入力されると、第1ビット線指定部20は、当該アドレス情報により指定された第1ビット線BL1に接続する第3トランジスタ13をON状態に切り替える。
読み出し電圧を供給するよう指示されると、電圧供給部40は、第5トランジスタ15をON状態に切り替えて、第2ビット線BL2をグランドGと接続させるとともに、第1トランジスタ11をON状態に切り替えて、読み出し電圧端子11aを介して、読み出し電圧を第1ビット線BL1に供給する。
アドレス情報が入力されると、ワード線指定部30は、当該アドレス情報により指定されたワード線WLに前記所定の電圧を供給する。
したがって、読み出し電圧の電圧値は、書き込み電圧の電圧値よりも小さく、ナノギャップ素子120の抵抗状態を切り替えることができない大きさであれば任意である。すなわち、読み出し電圧の電圧値は、所定の閾値よりも低い範囲内から選択された値であり、例えば、2V等である。
さらに、データを書き込む際及び読み出す際に指定されたワード線WLの電圧は、MOSトランジスタ110のゲート閾値電圧以上、かつ、第1ビット線BL1を指定するためのアドレス回路の駆動電圧とゲート閾値電圧との和以下である。そのため、当該ワード線WLと接続するMOSトランジスタ110のゲート電極115aの電圧は、当該和よりも大きくならず、第1ビット線BL1の電圧は、当該駆動電圧よりも大きくならない。
読み出し電圧は低電圧であり、当該駆動電圧も低電圧にすることが可能であるため、第1ビット線BL1の電圧を、低電圧にすることができる。したがって、第1ビット線BL1と接続するMOSトランジスタ110の他方の拡散層112b側、第1トランジスタ11、第2トランジスタ12及び第3トランジスタ13を低電圧系とし、第2ビット線BL2と接続するMOSトランジスタ110の一方の拡散層112a側、第4トランジスタ14及び第5トランジスタ15を高電圧系とすることができ、高電圧系の回路と低電圧系の回路とを分離することができるため、メモリセルアレイの設計・製造を容易なものとすることができる。
さらに、メモリセルアレイのレイアウトにおいて、低電圧系の回路は、高い耐圧が不要であるため、高電圧系の回路よりも占有面積を狭くすることができる。したがって、書き込みに高電圧が必要なナノギャップ120をメモリ素子として使用しても、第1ビット線BL1と接続するMOSトランジスタ110の他方の拡散層112b側、第1トランジスタ11、第2トランジスタ12及び第3トランジスタ13の占有面積を狭くすることができるため、微細化に有利である。
したがって、例えば、第1ビット線BL1にサージ電圧が印加されても、第1ビット線BL1の電圧は、当該駆動電圧よりも大きくならないため、第1ビット線BL1と接続するMOSトランジスタ110の他方の拡散層112b側、第1トランジスタ11、第2トランジスタ12及び第3トランジスタ13を低電圧系にしても、これらが誤動作したり破損したりすることがなく安全である。
また、第1ビット線BL1の電圧は当該駆動電圧よりも大きくならないため、第1ビット線BL1を指定するためのアドレス回路及びそれに連なる低電圧系の回路も、誤動作したり破損したりすることがなく安全である。
したがって、メモリセルアレイ10の製造時における第2ビット線BL2の形成工程において、複数のライン状ビット線を形成する場合よりも、第2ビット線BL2を容易に形成することができる。
次に、第2の実施の形態におけるメモリセルアレイ10Aについて説明する。
したがって、第2の実施の形態においては、第2ビット線BL2がセンスアンプ(電流センスアンプ51A)と接続しているため、第1ビット線BL1はセンスアンプ(電圧センスアンプ51)と接続していない。
読み出し部50Aは、例えば、一の電流センスアンプ51Aを有している。
読み出し部50Aは、例えば、制御部60から電流センスアンプ51AをONするよう指示されると、当該電流センスアンプ51AをONして、当該電流センスアンプ51Aにより第2ビット線BL2からの電流を感知して増幅する。そして、当該増幅された電流に基づいてデータを判定して、当該判定結果を制御部60に出力する。
次に、記憶装置1Aによる、メモリセル100へのデータの書き込みに関する処理の一例について説明する。
アドレス情報が入力されると、第1ビット線指定部20は、当該アドレス情報により指定された第1ビット線BL1に接続する第3トランジスタ13をON状態に切り替える。
アドレス情報が入力されると、ワード線指定部30は、当該アドレス情報により指定されたワード線WLに前記所定の電圧を供給する。
書き込み電圧を供給するよう指示されると、電圧供給部40は、第2トランジスタ12をON状態に切り替えて、ON状態の第3トランジスタ13と接続する第1ビット線BL1をグランドGと接続させるとともに、第4トランジスタ14をON状態に切り替えて、書き込み電圧端子14aを介して、書き込み電圧を第2ビット線BL2に供給する。
したがって、書き込み電圧の電圧値は、ナノギャップ素子120の抵抗状態を切り替えることができる大きさである必要がある。すなわち、書き込み電圧の電圧値は、所定の閾値よりも高い範囲内から選択された値であり、例えば、高抵抗状態とするには10V、低抵抗状態とするには7V等である。
次に、記憶装置1Aによる、メモリセル100からのデータの読み出しに関する処理の一例について説明する。
アドレス情報が入力されると、第1ビット線指定部20は、当該アドレス情報により指定された第1ビット線BL1に接続する第3トランジスタ13をON状態に切り替える。
読み出し電圧を供給するよう指示されると、電圧供給部40は、第5トランジスタ15をON状態に切り替えて、第2ビット線BL2を電流センスアンプ51Aと接続させるとともに、第1トランジスタ11をON状態に切り替えて、読み出し電圧端子11aを介して、読み出し電圧を第1ビット線BL1に供給する。
アドレス情報が入力されると、ワード線指定部30は、当該アドレス情報により指定されたワード線WLに前記所定の電圧を供給する。
したがって、読み出し電圧の電圧値は、書き込み電圧の電圧値よりも小さく、ナノギャップ素子120の抵抗状態を切り替えることができない大きさであれば任意である。すなわち、読み出し電圧の電圧値は、所定の閾値よりも低い範囲内から選択された値であり、例えば、2V等である。
すなわち、備えるセンスアンプの個数を1個にすることができるため、電圧センスアンプ51を備える第1の実施の形態のメモリセルアレイ10と比較して、センスアンプの個数が削減されるため、メモリセルアレイ10Aを備える記憶装置1Aの製造コストを削減することができる。
また、第1の実施の形態及び第2の実施の形態では、第2ビット線BL2とナノギャップ素子120の第2導電体122とを別々に形成したが、これに限ることはなく、例えば、一体的に形成して、第2導電体122が第2ビット線BL2を兼ねるようにしても良い。
また、第1の実施の形態及び第2の実施の形態では、第2ビット線BL2は平面状となっているが、これに限ることはなく、例えば、第1ビット線BL1のように、ライン状であっても良い。第2ビット線BL2をライン状に形成する場合、ライン状の第2ビット線BL2の各々を独立した形状とし、各々を、一の第4トランジスタ14や一の第5トランジスタ15と接続しても良いし、複数のライン状の第2ビット線BL2のうちの少なくとも2つの端部を合流(連結)した形状とし、当該合流された端部を、一の第4トランジスタ14や一の第5トランジスタ15と接続しても良い。
また、第2の実施の形態では、メモリセルアレイ10Aが平面状の第2ビット線BL2を1つ備える構成であるため、メモリセルアレイ10Aと接続する第4トランジスタ14、電流センスアンプ51A及び第5トランジスタ15の個数をそれぞれ1個としたが、第4トランジスタ14、電流センスアンプ51A及び第5トランジスタ15の個数は、メモリセルアレイ10Aが備える第2ビット線BL2の数に応じて適宜任意に変更可能である。また、例えば、メモリセルアレイ10Aが複数の平面状又はライン状の第2ビット線BL2を備える場合、当該複数の第2ビット線BL2のうちの少なくとも2つの端部を合流させて、当該合流された端部を、一の第4トランジスタ14と接続させるとともに、一の第5トランジスタ15と(具体的には、一の第5トランジスタ15を介して一の電流センスアンプ51Aと)接続させても良い。
また、第1の実施の形態及び第2の実施の形態において、メモリセルアレイ10,10Aは、制限手段を備えていなくても良い。
したがって、第1の実施の形態及び第2の実施の形態において、読み出し電圧の電圧値を、書き込み電圧の電圧値よりも小さく、ナノギャップ素子120の抵抗状態を切り替えることができない大きさ(例えば、2V)と制約したが、Vg−Vthが、ナノギャップ素子120の抵抗状態を切り替えることができない大きさである場合には、読み出し電圧の電圧値にこのような制約は必要ではなく、読み出し電圧は、低電圧系回路の電源電圧であれば任意であり、具体的には、例えば、5V等であっても良い。
16 リミッタ回路(制限手段)
100 メモリセル
101a コンタクトホール
110 MOSトランジスタ
112a 一方の拡散層
112b 他方の拡散層
113 第1電極
114 第2電極
115 ゲート領域
120 ナノギャップ素子(スイッチング素子)
121 第1導電体
122 第2導電体
BL1 第1ビット線
BL2 第2ビット線
WL ワード線
Claims (3)
- 複数のメモリセルをアレイ状に配置したメモリセルアレイにおいて、
前記複数のメモリセルと接続する複数のワード線、複数の第1ビット線及び複数の第2ビット線を備え、
前記メモリセルは、MOS(metal-oxide semiconductor)トランジスタと、当該MOSトランジスタの一方の拡散層に接続する第1電極を有するコンタクトホール内に形成されたスイッチング素子と、を有しており、
前記スイッチング素子は、第1導電体と、当該第1導電体の上方に設けられた第2導電体と、当該第1導電体と当該第2導電体との間に形成され、当該第1導電体と当該第2導電体との間への所定電圧の印加により抵抗値の変化現象が生じるナノメートルオーダーの間隙と、を有しており、
前記ワード線は、前記MOSトランジスタのゲート電極と接続しており、
前記第1ビット線は、前記MOSトランジスタの他方の拡散層に接続された第2電極と接続しており、
前記第2ビット線は、前記第2導電体と接続しており、
選択された前記メモリセルと接続する前記第1ビット線を指定することにより当該第1ビット線をグランドと接続させ、かつ、当該メモリセルと接続する前記ワード線を指定するとともに、前記第2ビット線に書き込み電圧を供給することによって、当該メモリセルにデータを書き込み、
選択された前記メモリセルと接続する前記ワード線を指定するとともに、当該メモリセルと接続する前記第1ビット線を指定することにより当該第1ビット線に前記書き込み電圧よりも低い読み出し電圧を供給することによって、当該メモリセルからデータを読み出し、
前記書き込み時及び前記読み出し時には、前記ワード線の電圧を、前記MOSトランジスタのゲート閾値電圧以上、かつ、前記第1ビット線を指定するための回路の駆動電圧と前記ゲート閾値電圧との和以下とすることによって、当該ワード線を指定するよう構成されていることを特徴とするメモリセルアレイ。 - 請求項1に記載のメモリセルアレイにおいて、
前記第1ビット線の電圧を前記駆動電圧以下に制限する制限手段を備えることを特徴とするメモリセルアレイ。 - 請求項1又は2に記載のメモリセルアレイにおいて、
前記複数の第2ビット線のうちの少なくとも2つの第2ビット線は、連結していることを特徴とするメモリセルアレイ。
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