JP2008085003A - 抵抗変化型記憶装置 - Google Patents

Abstract

【課題】高速動作が可能であり、かつ製造コストが低減された抵抗変化型記憶装置を提供する。
【解決手段】１トランジスタ１抵抗変化型素子型のメモリセルアレイを有する抵抗変化型記憶装置であって、互いに平行に形成された複数のビット線１１４（第１の配線）と、ビット線１１４に交差するように、かつ互いに平行に形成された複数のワード線１１６（第２の配線）と、ワード線１１６に平行に所定の間隔で形成されたソース線１１８（第２の配線）と、ビット線１１４とワード線１１６の交点毎に、直列に接続された１個の選択トランジスタ１２０（スイッチング素子）と、電気抵抗の変化に基づいて情報を記憶する１個の抵抗変化型素子１２２とを有する。
【選択図】図１

Description

本発明は、抵抗変化型記憶装置に関する。より詳しくは、動作速度を向上させた抵抗変化型記憶装置に関する。

近年、半導体微細加工技術の進歩に伴い、記憶装置（メモリ）の高密度化、大容量化が著しく進んでいる。不揮発性記憶装置の分野では、ＦＬＡＳＨメモリやＥＥＰＲＯＭの技術的進歩が目覚しく、コストも低減されつつある。特にＦＬＡＳＨメモリのコストは年々低下している。かかる背景の下、ＦＬＡＳＨメモリを使用したシステムは、家電製品等に内蔵するためのプログラムストレージデバイスから、音楽、画像、動画などのデータを記憶するデータストレージデバイスまで、多くの分野で利用されるようになってきている。更なるコストダウンを図ることにより、不揮発性記憶装置はあらゆる分野への応用が期待できる。従来の不揮発性記憶装置におけるコスト低減は、ＦＬＡＳＨメモリの製造技術の進歩に他ならない。しかし、近年では、フローティングゲートを用いたＦＬＡＳＨメモリの微細化には限界が迫りつつあると言われている。かかる状況の下で、更なるセル面積の縮小やコスト低減を実現するという観点から、新規な不揮発性記憶装置が注目されている。新規な不揮発性記憶装置として代表的なものには、強誘電体を利用するＦｅＲＡＭや、磁気を利用するＭＲＡＭ、相変化を利用するＰＲＡＭ、抵抗変化型記憶装置であるＲｅＲＡＭ等がある。

抵抗変化型記憶装置の記憶素子（抵抗変化型素子）を製造する場合には、抵抗変化膜に、２元系遷移金属酸化物やペロブスカイト型酸化物を有する抵抗変化型材料が使用される。抵抗変化型素子は、抵抗変化膜の電気抵抗（例えば、高抵抗状態と低抵抗状態）に基づいて、不揮発性の記憶を行う。抵抗変化膜の抵抗状態に変化を生じさせるためのバイアス条件は、抵抗変化型材料によってさまざまである。例えば、抵抗変化膜の両側に印加する電圧パルスの向きを切り換えることで２値変化させる両極性タイプの抵抗変化材料が知られている。また、同一極性の電圧パルスの強さ（電圧）やパルス幅（時間）の違いで２値変化させる単極性タイプの抵抗変化材料も知られている。

抵抗変化型記憶装置に関する従来の技術としては、特許文献１および特許文献２に開示された構成がある。特許文献１には、書換え時に両極性のバイアスを印加するタイプの抵抗変化型素子を用いた、１Ｔ１Ｒ型（１トランジスタ１抵抗変化型素子型）の抵抗変化型記憶装置が示されている。図２２は、特許文献１に開示された抵抗変化型記憶装置の概略を示すブロック図である。図に示すように、それぞれのメモリセル１は、トランジスタ２と抵抗変化型素子３とを有する。トランジスタのゲート電極はワード線４に接続されている。トランジスタのソースまたはドレインの一方はビット線５に接続され、他方の電極は抵抗変化型素子３の一方の端子に接続されている。抵抗変化型素子の他方の端子は、ソース線６に接続されている。ソース線６はビット線５およびワード線４から絶縁され、接地（アース）されている。ビット線５およびワード線６は、それぞれカラムデコーダ７およびロウデコーダ８により選択される。

特許文献２には、単極性タイプの抵抗変化型素子が開示されており、さらに、特許文献１と同様の１Ｔ１Ｒ型のメモリセルを用いる構成が開示されている。
特開２００４−１８５７５４号公報 特開２００５−３１７９７６号公報

しかしながら、前記従来の構成においては、十分な高速動作ができず、製造コストも高いという問題を有していた。本発明は上記のような課題を解決するためになされたもので、高速動作が可能であり、かつ製造コストが低減された抵抗変化型記憶装置を提供することを目的としている。

本発明者らは、従来の抵抗変化型記憶装置において動作速度の向上を妨げる原因を鋭意検討した。その結果、ワード線（ゲート電極）を構成する材料に原因があることが分かった。すなわち、ゲート電極の材料であるポリシリコンは、抵抗値が高く、ワード線の中を電位の変化が伝播する速度が遅いため、動作速度が遅くなる。

かかる問題は、ＦＬＡＳＨメモリでも知られており、従来から、ワード線（ゲート電極）に平行して金属配線を配設し、所定の間隔で両者を電気的に接続すること（以下、「裏打ち」という）が行われてきた。発明者らは、抵抗変化型記憶装置においても同様の技術を応用することができるか否かを検討した。図２３は、従来の抵抗変化型記憶装置に裏打ちの技術を応用した場合のメモリセルアレイのレイアウト図である。図２４は、図２３の線Ｏ−Ｏ’に沿った断面図である。図２５は、図２３の線Ｐ−Ｐ’に沿った断面図である。

図２３乃至図２５に示すように、従来の抵抗変化型記憶装置にそのまま裏打ちを応用した場合、ビット線５とソース線６の他に、裏打ち配線９を設け、裏打ち配線９とワード線４とを、接続部１０で電気的に接続することになる。しかし、図２４をみれば明らかなように、かかる構成では、層構造が複雑になる。すなわち、電極を除いても、金属配線を形成する必要がある層が、ソース線６が形成される層と、ビット線５が形成される層と、裏打ち配線９が形成される層とで、合計３つ生じる。層の数が多くなり、構造が複雑になると、製造時間や製造コストが増加してしまう。特に、金属配線を施す層が増えると、コストの増大につながる。高速動作が可能であり、かつ製造コストが低減された抵抗変化型記憶装置を提供するためには、ワード線を金属配線で裏打ちしつつ、層の数を減らし、構造を単純化する必要がある。

上記課題を解決するために、本発明に係る抵抗変化型記憶装置は、基板上に第１の層および第２の層を含む複数の層が積層されたメモリセルアレイを備えた抵抗変化型記憶装置であって、前記メモリセルアレイは、前記第１の層に属し、かつ互いに平行に形成された複数の第１の配線と、前記第２の層に属し、基板主面に垂直な方向から見て前記第１の配線に交差するように、かつ互いに平行に形成された複数の第２の配線と、基板主面に垂直な方向から見て前記第１の配線と前記第２の配線とが交差する位置に対応して、第１主端子と第２主端子と制御端子とを有するスイッチング素子と、第１端子と第２端子との間の電気抵抗の変化に基づいて情報を記憶する抵抗変化型素子とを有し、前記第２主端子と前記第１端子とが電気的に接続された複数のメモリセルとを備え、前記第１主端子と、前記第１の配線とが、電気的に接続され、前記制御端子と、前記第２の配線とが、電気的に接続され、前記第２端子と、前記第１の層または第２の層に形成された配線とが、電気的に接続されている。

かかる構成では、第２の配線を経由して、制御端子に電圧変化が迅速に伝播する。よって、従来の抵抗変化型記憶装置よりも高速な動作が可能となる。また、層の数を減らすことで構造を単純化し、製造コストを低減することができる。

また、上記抵抗変化型記憶装置において、前記第２の配線と同じ方向に並ぶ前記制御端子の複数を電気的に接続する接続配線を有し、前記第２の配線と同じ方向に所定の間隔で、前記接続配線と前記第２の配線とを電気的に接続する接続部を有してもよい。

かかる構成では、全ての部位の制御端子に対し、迅速に電位変化を伝達することが可能となる。よって、従来の抵抗変化型記憶装置よりも高速な動作が可能となる。

また、上記抵抗変化型記憶装置において、前記メモリセルが前記第２の配線の延びる方向を行方向とする行列状に配列され、それぞれの行に属する前記メモリセルにおいて、前記制御端子が電気的に接続されている前記第２の配線と、前記第２端子とが、電気的に接続されていてもよい。

かかる構成では、第２端子を接続する配線を第２の配線とすることで、層の数を減らして構造を単純化し、製造コストを低減することができる。

また、上記抵抗変化型記憶装置において、さらに、第１の配線のそれぞれに電気的に接続され、選択された第１の配線に第１の電圧を印加し、選択されなかった第１の配線に第２の電圧を印加する、第１の配線選択装置を備え、第２の電圧が第１の電圧よりも高くなっていてもよい。

かかる構成では、選択ビット線電圧を低電圧（絶対値の低い電圧）とすることで、正常な動作が可能となる。

また、上記抵抗変化型記憶装置において、前記メモリセルが前記第２の配線の延びる方向を行方向とする行列状に配列され、ｎを自然数とするとき、（２ｎ−１）番目の行に属する前記メモリセルの前記制御端子が電気的に接続されている前記第２の配線と、２ｎ番目の行に属する前記メモリセルの前記第２端子とが、電気的に接続され、２ｎ番目の行に属する前記メモリセルの前記制御端子が電気的に接続されている前記第２の配線と、（２ｎ−１）番目の行に属する前記メモリセルの前記第２端子とが、電気的に接続されていてもよい。

かかる構成では、第２端子を接続する配線を第２の配線とすることで、層の数を減らして構造を単純化し、製造コストを低減することができる。

また、上記抵抗変化型記憶装置において、前記メモリセルがＮ行Ｍ列の行列状に配列され、ｎを自然数（１≦ｎ＜Ｎ）とするとき、ｎ番目の行に属する前記メモリセルの前記制御端子が電気的に接続されている前記第２の配線と、（ｎ＋１）番目の行に属する前記メモリセルの前記第２端子とが、電気的に接続されていてもよい。

かかる構成では、第２端子を接続する配線を第２の配線とすることで、層の数を減らして構造を単純化し、製造コストを低減することができる。

また、上記抵抗変化型記憶装置において、前記メモリセルが前記第２の配線の延びる方向を行方向とする行列状に配列され、さらに、第１の層に第１の配線と平行に形成された第３の配線と、基板主面に垂直な方向から見て前記第２の配線と前記第３の配線とが交差する位置に対応して、第３主端子と第４主端子と第２制御端子とを有する第２のスイッチング素子とを備え、それぞれの行に属する前記第２の配線と、前記第２制御端子とが、電気的に接続され、同じ行に属するメモリセルの前記第２端子と前記第４主端子とが、電気的に接続され、前記第３主端子と、前記第３の配線とが、電気的に接続されていてもよい。

かかる構成では、選択された行の第２の配線の電位を、迅速に所望の電圧へと遷移させ、かつ安定してこれを保持できる。よって、抵抗変化型記憶装置の動作を安定させることができる。

また、上記抵抗変化型記憶装置において、さらに、第１の層に第１の配線と平行に形成された第３の配線を備え、前記第２端子が前記第３の配線に電気的に接続されていてもよい。

かかる構成では、第１の層に設けられた第３の配線を第２端子と接続することで、層の数を減らして構造を単純化し、製造コストを低減することができる。

また、上記抵抗変化型記憶装置において、前記第２の配線が前記第２端子に接触する電極を構成してもよい。

かかる構成では、第２の配線を電極とすることで、層の数を減らして構造を単純化し、製造コストを低減することができる。

また、上記抵抗変化型記憶装置において、前記制御端子がポリシリコンで構成され、前記第２の配線がポリシリコンよりも電気抵抗が小さい金属で構成されていてもよい。

かかる構成では、制御端子をポリシリコンで構成することで、スイッチング素子にＭＯＳ−ＦＥＴを用いることが可能となる。一方で第２の配線をポリシリコンよりも電気抵抗が小さい金属で構成することで、従来の抵抗変化型記憶装置よりも高速な動作が可能となる。

また、上記抵抗変化型記憶装置において、電極以外で金属を含む層が２層以下であることが好ましい。

かかる構成では、電極以外で金属により構成される配線を含む層を２層以下とすることで、コストの削減効果が大きくなる。

本発明は、上記のような構成を有し、以下のような効果を奏する。すなわち、高速動作が可能であり、かつ製造コストが低減された抵抗変化型記憶装置を提供することが可能となる。

以下、本発明の実施の形態を、図面を参照しながら説明する。

（第１実施形態）
［構成］
図１は、本発明の第１実施形態の抵抗変化型記憶装置の構成の一例を示すブロック図である。以下、図１を参照しながら、本実施形態の抵抗変化型記憶装置１００の構成について説明する。

図１に示す通り、本実施形態の抵抗変化型記憶装置１００は、電源回路１０２と、カラムデコーダ１０４（第１の配線選択装置）と、ビット線スイッチ１０６と、ロウデコーダ１０８（第２の配線選択装置）と、ワード線スイッチ１１０と、メモリセルアレイ１１２とを備えている。電源回路１０２と、カラムデコーダ１０４と、ロウデコーダ１０８とには、制御装置（図示せず）が接続されている。

メモリセルアレイ１１２は、基板（図示せず）上に形成された１Ｔ１Ｒ型（１トランジスタ１抵抗変化型素子型）のメモリセルアレイであり、所定の間隔で互いに平行に形成されたビット線１１４（第１の配線）と、ビット線１１４に（基板主面（基板の、メモリセルアレイが形成される面）に垂直な方向から見て）直交するように所定の間隔で互いに平行に形成されたワード線１１６（接続配線）と、ワード線１１６に平行に所定の間隔で形成されたソース線１１８（第２の配線）と、を備えている。ワード線１１６とソース線１１８とは、互いに対になって形成されており、対になったワード線１１６とソース線１１８との間は、ワード線１１６とビット線１１４の交点（基板主面に垂直な方向からみた交点、以下同様）毎に、直列に接続された１個の選択トランジスタ１２０（スイッチング素子）と１個の抵抗変化型素子１２２とを含むメモリセル１２４で接続されている。つまり、メモリセル１２４は、ワード線１１６の延びる方向を行方向、ビット線１１４の延びる方向を列方向として、ワード線１１６とビット線１１４との交点に対応して、行列状に配列されている。

本実施形態において、選択トランジスタ１２０はｎチャンネル型で閾値電圧０．５Ｖの電界効果トランジスタ（ＭＯＳ−ＦＥＴ）であり、第１主端子１２６と第２主端子１２８とからなる２個の主端子（ドレインおよびソース）および１個の制御端子１３０（ゲート電極）を備えている。また、抵抗変化型素子１２２は、その一端にある第１端子１３２に下部電極１３４（図３参照）が接し、他の一端にある第２端子１３６に上部電極１３８（図３参照）が接している。本発明では、抵抗変化型素子１２２には電極は含まれないものとする。ビット線１１４は選択トランジスタ１２０の第１主端子１２６（ここではソース）に、選択トランジスタ１２０の第２主端子１２８（ここではドレイン）は抵抗変化型素子１２２に接触する下部電極１３４に、抵抗変化型素子１２２に接触する上部電極１３８はソース線１１８に、それぞれ電気的に接続されている。制御端子１３０はワード線１１６に電気的に接続されており、後述するようにワード線１１６の一部が制御端子１３０を構成している。また、後に詳述するが、同じ行に属するワード線１１６とソース線１１８とは、所定の間隔で（図では４個のメモリセル毎に）コンタクト１４０（縦横それぞれ0.23μm程度、厚さ2.1μm程度）により電気的に接続されている。抵抗変化型素子１２２は、印加される電圧パルス（電気パルス）によって抵抗状態（抵抗値）が大きく遷移する。抵抗変化型記憶装置１００は、該抵抗状態の遷移を利用してデータを記憶する。

ビット線１１４はそれぞれがビット線スイッチ１０６の出力端子に電気的に接続されている。ビット線スイッチ１０６には、例えばレベルシフタが用いられる。ビット線スイッチ１０６は、２つの電圧入力端子を備えている。一方の電圧入力端子は、電源回路１０２に対し、電位供給配線１０３を介して電気的に接続されている。他方の電圧入力端子は、接地（アース）されている。ビット線スイッチ１０６は、それぞれの制御端子がカラムデコーダ１０４に接続され、カラムデコーダ１０４の制御に従って、電源回路１０２から入力される電圧および接地電圧（ゼロ）のいずれか一方を択一的にビット線１１４へと出力するスイッチである。

ワード線１１６はそれぞれがワード線スイッチ１１０の出力端子に電気的に接続されている。ワード線スイッチ１１０には、例えばレベルシフタが用いられる。ワード線スイッチ１１０は、２つの電圧入力端子を備えている。一方の電圧入力端子は、電源回路１０２に対し、電位供給配線１０３を介して電気的に接続されている。他方の電圧入力端子は、接地（アース）されている。ワード線スイッチ１１０は、それぞれの制御端子がロウデコーダ１０８に接続され、ロウデコーダ１０８の制御に従って、電源回路１０２から入力される電圧および接地電圧（ゼロ）のいずれか一方を択一的にワード線１１６へと出力するスイッチである。

抵抗変化型素子１２２の抵抗変化層の抵抗変化材料には、例えば遷移金属酸化物が用いられる。本実施形態の抵抗変化材料には、単極性タイプの抵抗変化型材料が好適に用いられる。例えば、既存の値（旧値）が“０”であり、高抵抗状態にあるときに、第１の電圧パルス（例えば、電圧＋２Ｖ、パルス幅１１０ｎｓ）を印加することにより、抵抗変化型素子１２２が高抵抗状態から低抵抗状態に抵抗値が変化し、新しい値（新値）である“１”が書き込まれる。また、既存の値（旧値）が“１”であり、低抵抗状態にあるときに、第２の電圧パルス（例えば、電圧＋５Ｖ、パルス幅１１０ｎｓ）を印加することにより、抵抗変化型素子１２２が低抵抗状態から高抵抗状態に抵抗値が変化し、新しい値（新値）である“０”が書き込まれる。上部電極１３８および下部電極１３４は、金属（例えばＰｔ、Ｉｒ、ＩｒＯｘ、ＲｕＯｘ（但し、ｘは０〜２）、Ｃｕ、ＴｉＮ、Ｗ等）で形成される。ワード線１１６はポリシリコンで形成される。ビット線１１４およびソース線１１８は、ポリシリコンよりも電気抵抗の低い、金属（例えばアルミニウム）などで形成される。かかる構成により、ソース線１１８の単位長さあたりの電気抵抗は、ワード線１１６よりも小さくなる。

図２は、本発明の第１実施形態におけるメモリセルアレイ１１２のレイアウト図である。図３は、図２のＡ−Ａ’線に沿った断面図である。図４は、図２のＢ−Ｂ’線に沿った断面図である。以下、図２乃至図４を参照しつつ、メモリセルアレイ１１２について詳細に説明する。ビット線１１４が延びる方向を列方向と呼び、ソース線１１８が延びる方向を行方向と呼ぶ（以下、全ての実施形態につき同様とする）。

図に示すように、メモリセルアレイ１１２は、基板１５６の上に複数の層が積層されるように形成されている。基板１５６には、ウェル状のＮ^＋領域１５２（正方形の一辺が0.5μｍ程度、深さ0.5μｍ程度）が行列状に並ぶように形成されている。そして、ｉを０以上の整数とするとき、それぞれの列の、２ｉ＋１番目の行に属するＮ^＋領域１５２と２ｉ＋２番目の行に属するＮ^＋領域１５２との間に、ウェル状のＮ^＋領域１５４（縦横それぞれ0.5μｍ程度、深さ0.5μｍ程度）が１個ずつ形成されている。基板１５６の表面の、Ｎ^＋領域１５２とＮ^＋領域１５４との間の領域の上方には、行方向に延びるようにワード線１１６（幅0.25μｍ、厚さ0.5μｍ程度）が形成されている。

図２および図３（Ａ−Ａ’断面）に示すように、それぞれのＮ^＋領域１５２の上方には、下部電極１３４（縦横それぞれ0.5μｍ程度、厚さ0.5μｍ程度）が形成されており、Ｎ^＋領域１５２と下部電極１３４とは下部電極コンタクト１４４（縦横それぞれ0.23μｍ程度、厚さ0.5μｍ程度）により電気的に接続されている。下部電極１３４の上方には、下部電極１３４に接触するように抵抗変化層１４３（縦横それぞれ0.5μｍ程度、厚さ0.1μｍ程度）が形成され、さらにその上方には、抵抗変化層１４３に接触するように上部電極１３８（縦横それぞれ0.5μｍ程度、厚さ0.5μｍ程度）が形成されている。上部電極１３８の上方には、行方向に延びるようにソース線１１８（幅0.25μｍ、厚さ0.5μｍ程度）が形成されている。上部電極１３８とソース線１１８とは上部電極コンタクト１４２（縦横それぞれ0.23μｍ程度、厚さ0.5μｍ程度）により電気的に接続されている。

一方、Ｎ^＋領域１５４の上方にはソース線１１８と同じ層に、導体よりなる中継部１４８（縦横それぞれ0.25μｍ程度、厚さ0.5μｍ程度）が形成されている。Ｎ^＋領域１５４と中継部１４８とがビット線コンタクト１４６（縦横それぞれ0.23μｍ程度、厚さ2.1μｍ程度）により電気的に接続され、中継部１４８とビット線１１４とがビット線コンタクト１５０（縦横それぞれ0.23μｍ程度、厚さ0.5μｍ程度）により電気的に接続されている。かかる構成により、Ｎ^＋領域１５４とビット線１１４とは電気的に接続されている。

なお、図では便宜上省略しているが、ワード線１１６と基板１５６との間はゲート絶縁膜により絶縁されている。また、ソース線１１８と、上部電極コンタクト１４２と、上部電極１３８と、抵抗変化層１４３と、下部電極１３４と、下部電極コンタクト１４４と、ワード線１１６と、ビット線コンタクト１４６と、中継部１４８と、ビット線コンタクト１５０との間隙を埋めるように層間絶縁層１５８が形成されている。図に示すように、ビット線１１４の属する（存在する）層（第１の層）とソース線１１８の属する（存在する）層（第２の層）とは、異なる層となっている。なお、本発明でいう「層」とは、製造時に同時に形成される層をいう。それぞれの層は基板１５６の上に順次積層されるように形成されるため、基板からの高さが異なる層は、異なる層となる。

基板１５６には、例えばシリコン基板が用いられる。層間絶縁層１５８は、例えば、酸化シリコン、窒化シリコン、酸窒化シリコン等により構成される。上部電極コンタクト１４２と、下部電極コンタクト１４４と、ビット線コンタクト１４６と、ビット線コンタクト１５０とは、例えば、金属材料（タングステン等）により構成される。中継部１４８はソース線１１８と同じ材料で構成されるのが好ましい。Ｎ^＋領域１５２およびＮ^＋領域１５４は、例えばシリコン基板にＰイオンを注入することで構成される。

Ｎ^＋領域１５２とＮ^＋領域１５４とワード線１１６とで選択トランジスタ１２０が構成される。なお、Ｎ^＋領域１５４とビット線コンタクト１４６との接点が第１主端子１２６となる。Ｎ^＋領域１５２と下部電極コンタクト１４４との接点が第２主端子１２８となる。行方向に延びるワード線１１６のうち、基板主面に垂直な方向（基板の厚み方向）から見てＮ^＋領域１５２とＮ^＋領域１５４とで挟まれた部分が制御端子１３０となる。抵抗変化層１４３は抵抗変化型素子１２２を構成する。抵抗変化層１４３が下部電極１３４と接触する端面が第１端子１３２となる。抵抗変化層１４３が上部電極１３８と接触する端面が第２端子１３６となる。上述したように、選択トランジスタ１２０と抵抗変化型素子１２２とで、メモリセル１２４が構成される。

かかる構成により、ソース線１１８は同じ行に属するメモリセル１２４の上方を通り、かつ行方向に延びるように形成される。また、ビット線１１４は同じ列に属するメモリセル１２４の上方を通り、かつ列方向に延びるように形成される。また、ワード線１１６とソース線１１８とは互いに平行に延びるように形成される。ビット線１１４とワード線１１６とは、立体交差するような位置関係（ねじれの位置）にある。また、ビット線１１４とソース線１１８とは立体交差するような位置関係（ねじれの位置）にある。

図２および図４（Ｂ−Ｂ’断面）に示すように、同じ行に属するワード線１１６とソース線１１８とは、所定の間隔毎にコンタクト１４０（接続部）を介して電気的に接続されている。すなわち、本実施形態のメモリセルアレイ１１２では、メモリセル１２４の列の間に、所定の間隔を置いて間隙が設けられている。ワード線１１６には、該間隙おいて、同一行のソース線１１８の下方に延びるように突出部１６０が形成されている。そして、突出部１６０とソース線１１８とが、基板１５６に垂直な方向に延びるコンタクト１４０により電気的に接続される。

コンタクト１４０が形成される間隔（突出部１６０が形成される間隔）は、ソース線１１８およびワード線１１６のそれぞれの内部を電位変化が伝播する速度の差などに基づいて適宜設定されうるが、例えば、メモリセル１６個毎、あるいは８個毎などとすることができる。コンタクト１４０は、例えば金属材料（タングステン等）により構成される。

［動作］
以下、図１を参照しながら、本実施形態の抵抗変化型記憶装置１００の動作について説明する。まず、書き込み動作について説明する。制御装置は、外部のシステム（図示せず）から書き込み命令と共に、アドレス番号と、そのアドレス番号のメモリセルに書き込むべき値を受け取る。

制御装置は、受け取ったアドレス番号に基づいて、そのアドレス番号のメモリセルが存在するビット線番号およびワード線番号を特定する。特定されたビット線番号はカラムデコーダ１０４に送られ、カラムデコーダ１０４は受け取ったビット線番号に基づいてビット線スイッチ１０６を制御し、そのビット線番号のビット線を選択する。すなわち、選択されたビット線（選択ビット線）には、選択ビット線電圧（第１の電圧）として０Ｖ（接地電圧）が印加される。その他のビット線（非選択ビット線）には、非選択ビット線電圧（第２の電圧）として、電源回路１０２から印加されている電圧が印加される。

一方、特定されたワード線番号はロウデコーダ１０８に送られ、ロウデコーダ１０８は受け取ったワード線番号に基づいてワード線スイッチ１１０を制御し、そのワード線番号のワード線を選択する。すなわち、選択されたワード線（選択ワード線）には、選択ワード線電圧として電源回路１０２から印加されている電圧が印加される。その他のワード線（非選択ワード線）には、非選択ワード線電圧として、０Ｖ（接地電圧）が印加される。なお、本実施形態において、電位供給配線１０３はビット線スイッチ１０６とワード線スイッチ１１０の双方に電位を供給しているため、非選択ビット線電圧と選択ワード線電圧は等しくなる。

書き込むべき値がゼロの場合には、制御装置から電源回路１０２へＥｒａｓｅ信号が与えられ、電源回路１０２は、ビット線スイッチ１０６およびワード線スイッチ１１０へ、第２の電圧パルス（例えば、電圧＋５Ｖ、パルス幅１１０ｎｓ）を印加する。また、書き込むべき値が１の場合には、制御装置から電源回路１０２へＰｒｏｇｒａｍ信号が与えられ、電源回路１０２は、ビット線スイッチ１０６およびワード線スイッチ１１０へ、第１の電圧パルス（例えば、電圧＋２Ｖ、パルス幅１１０ｎｓ）を印加する。

かかる動作によれば、選択ワード線に接続された制御端子１３０（ゲート電極）の電位は、上述の例では＋２Ｖまたは＋５Ｖ（以下、高電圧）となり、選択トランジスタ１２０は導通状態となる。一方、非選択ワード線に接続された制御端子１３０の電位は０Ｖとなり、選択トランジスタ１２０は非導通状態となる。また、選択ワード線と同じ行に属するソース線は、選択ワード線と電気的に接続されているため、該ソース線に接続された第２端子１３６の電位は高電圧となる。一方、非選択ワード線と同じ行に属するソース線の電位は０Ｖとなる。さらに、選択ビット線に接続された第１主端子１２６（ここではソース）の電位は０Ｖとなり、非選択ビット線に接続された第１主端子１２６の電位は高電圧となる。

非選択ワード線に接続されたメモリセル１２４では、選択トランジスタ１２０が非導通状態となるため電流が流れない。したがって、抵抗変化型素子１２２の両端に電位差が生じることはなく、抵抗値も変化しない。一方、非選択ビット線に接続されたメモリセル１２４では、選択ワード線に接続され選択トランジスタ１２０が導通状態になっていたとしても、第１主端子１２６と第２端子１３６の電位が共に高電圧となって電位差は生じず、電流は流れない。よって、抵抗変化型素子の両端に電位差は生じず、抵抗値は変化しない。

これに対し、選択ワード線および選択ビット線の両方に接続されたメモリセル１２４では、選択トランジスタ１２０が導通状態となる。一方、該メモリセルでは、選択トランジスタ１２０の第１主端子１２６には０Ｖが、抵抗変化型素子１２２の第２端子１３６には高電圧が印加されている。よって、抵抗変化型素子１２２の第２端子１３６から第１端子１３２へと電流が流れ、抵抗値が変化する。すなわち、＋２Ｖが印加されていれば“１”が書き込まれ、＋５Ｖが印加されていれば“０”が書き込まれる。かかる動作により、データの書き込みが行われる。

次に、読み出し動作について説明する。制御装置は、システムから読み出し命令と共に、データを読み出すべきメモリセルのアドレス番号を受け取る。

制御装置は、受け取ったアドレス番号に基づいて、そのアドレス番号のメモリセルが存在するビット線番号およびワード線番号を特定する。特定されたビット線番号はカラムデコーダ１０４に送られ、カラムデコーダ１０４は受け取ったビット線番号に基づいてビット線スイッチ１０６を制御し、そのビット線番号のビット線を選択する。すなわち、選択されたビット線（選択ビット線）には、選択ビット線電圧（第１の電圧）として０Ｖ（接地電圧）が印加される。その他のビット線（非選択ビット線）には、非選択ビット線電圧（第２の電圧）として、電源回路１０２から印加されている電圧が印加される。

一方、特定されたワード線番号はロウデコーダ１０８に送られ、ロウデコーダ１０８は受け取ったワード線番号に基づいてワード線スイッチ１１０を制御し、そのワード線番号のワード線を選択する。すなわち、選択されたワード線（選択ワード線）には、選択ワード線電圧として電源回路１０２から印加されている電圧が印加される。その他のワード線（非選択ワード線）には、非選択ワード線電圧として、０Ｖ（接地電圧）が印加される。

次に、制御装置から電源回路１０２へＲｅａｄ信号が与えられ、電源回路１０２は、ビット線スイッチ１０６およびワード線スイッチ１１０へ、所定の電圧パルス（例えば電圧＋１Ｖ、パルス幅１μｓ）を印加する。

非選択ワード線に接続されたメモリセル１２４では、選択トランジスタ１２０のゲート電極電圧が０Ｖとなり、該トランジスタは非導通状態となって電流が流れない。一方、非選択ビット線に接続されたメモリセル１２４では、選択ワード線に接続され選択トランジスタ１２０が導通状態になっていたとしても、第１主端子１２６と第２端子１３６の電位が共に＋１Ｖとなって電位差は生じず、やはり電流は流れない。

これに対し、選択ワード線および選択ビット線の両方に接続されたメモリセル１２４では、選択トランジスタ１２０のゲート電極電圧が＋１Ｖとなり、該トランジスタが導通状態となる。一方、該メモリセルに含まれる選択トランジスタ１２０の第１主端子１２６には０Ｖが、抵抗変化型素子１２２の第２端子１３６には＋１Ｖが印加されているため、抵抗変化型素子１２２から選択トランジスタ１２０へと電流が流れる。流れる電流の大きさに基づき、抵抗変化型素子１２２が高抵抗状態にあるか低抵抗状態にあるかが判定される。かかる動作によりデータの読み出しが行われる。

なお、電源回路１０２が印加する電圧と、選択トランジスタ１２０が導通状態になる電位（選択トランジスタ１２０の特性）と、抵抗変化型素子１２２の抵抗値が変化する電位とは互いに関連するため、構成材料や部材サイズの選択などにより適宜設定される。

［特徴］
本実施形態の抵抗変化型記憶装置１００の特徴は、ワード線１１６（制御端子１３０、すなわちゲート電極）とソース線１１８（第２の層にある第２の配線）とが電気的に接続されている点にある。上述するようにワード線１１６は選択トランジスタ１２０のゲート電極として機能するため、ポリシリコンで構成される。ポリシリコンは電気抵抗が金属などに比べて大きいため、電位変化の伝播速度が遅い。しかし、抵抗変化型記憶装置１００では、ワード線１１６とソース線１１８とが電気的に接続されており、ソース線１１８は金属などポリシリコンよりも電気抵抗が低い材料で構成されている。ソース線１１８では、ワード線１１６よりも速く電位変化が伝播する。よって、ワード線スイッチ１１０で切り換えられた電圧の変化が、ソース線１１８を経由して、ワード線スイッチ１１０から離れた部位にあるワード線（ゲート電極）に迅速に伝播することになる。かかる構成により、従来の抵抗変化型記憶装置よりも高速な動作が可能となる。

また、本実施形態の抵抗変化型記憶装置１００のもう一つの特徴は、抵抗変化型素子１２２の第２端子１３６とソース線１１８（第２の層にある第２の配線）とが電気的に接続されている点にある。かかる構成により、一つの配線を、ワード線（制御端子１３０、すなわちゲート電極）の裏打ち配線として機能させると共に、ソース線１１８としても機能させることができる。よって、層の数を減らすことで構造を単純化し、製造コストを低減することができる。特に、電極以外で金属により構成される配線を含む層を２層以下とすることで、コストの削減効果が大きくなる。

また、本実施形態の抵抗変化型記憶装置１００のもう一つの特徴は、同一の（同一行の）メモリセル１２４において、制御端子１３０が電気的に接続されているソース線１１８（第２の配線）と、第２端子１３６とが、電気的に接続されている点にある。言い換えれば、同一のメモリセルについては、制御端子１３０と第２端子１３６とが、共通のソース線１１８に電気的に接続されている。かかる構成により、同じ行に属するメモリセルにおいては、第２端子１３６と制御端子１３０とが等電位となる。その行（ワード線）が選択された場合には、第２端子１３６と制御端子１３０が共に高電圧となり、その行の選択トランジスタ１２０が導通状態となる。この状態で選択ビット線電圧を低電圧（０Ｖ）とすることで、メモリセル１２４に電流が流れ、抵抗変化型素子に電圧パルスを印加することが可能となる。また、非選択ビット線電圧を高電圧とすることで、意図しないメモリセル１２４に電流が流れることを防止できる。一方、ある行（ワード線）が選択されなかった場合には、第２端子１３６と制御端子１３０が共に低電圧となり、その行の選択トランジスタ１２０が非導通状態となる。よって、意図しないメモリセル１２４に電流が流れることを防止できる。

また、本実施形態の抵抗変化型記憶装置１００のもう一つの特徴は、ワード線１１６とソース線１１８とが、所定の間隔をおいて、コンタクト１４０により電気的に接続されている点にある。かかる構成により、ワード線上の全ての部位のゲート電極に対し、迅速に電位変化を伝達することが可能となる。よって、抵抗変化型記憶装置の高速動作が可能となる。

また、本実施形態の抵抗変化型記憶装置１００のもう一つの特徴は、非選択ビット線電圧（第２の電圧）が選択ビット線電圧（第１の電圧）よりも高く（絶対値が大きく）なっている点にある。従来の抵抗変化型記憶装置では、選択されたビット線の電圧の方が、非選択のビット線の電圧よりも高かった。本実施形態の回路構成では、ビット線もワード線も０Ｖあるいは所定の高電圧のいずれか一方が印加される。かかる構成では、選択ビット線電圧を０Ｖとすることで、正常な動作が可能となる。

［変形例］
制御端子は必ずしも１本の配線として構成されている必要はない。同じ行に属する複数の制御端子をまとめて電気的に接続して接続配線としつつ、所々が断線されていてもよい。この場合には、上述したソース線を新たなワード線として機能させてもよい。かかる構成でも、それぞれの接続配線を、ソース線（本変形例でいうワード線）と電気的に接続すれば、同じ行に属する全ての制御端子に迅速に電位変化を伝達できる。よって、抵抗変化型記憶装置の高速動作が可能となる。

選択トランジスタには、ｐチャンネル型のトランジスタを用いてもよい。選択トランジスタの代わりに、スイッチング素子を用いてもよい。スイッチング素子は、２個の主端子と１個の制御端子を備え、制御端子への電圧印加などにより２個の主端子の間が導通するものであればどのようなものであってもよい。本実施形態の抵抗変化型記憶装置１００において、ドレインとソースの区別は、使用するトランジスタのタイプや回路構成により適宜選択されうる。

上述の説明では、ゲート電極にポリシリコンを用いた構成としたが、他の材料であってもよい。比較的電気抵抗の高い材料でゲート電極（ワード線）を構成した場合にも、本実施形態の態様を用いることで、従来の抵抗変化型記憶装置よりも高速な動作が可能となる。

（第２実施形態）
第１実施形態の抵抗変化型記憶装置１００は、同一（同一行）のメモリセルについて、制御端子１３０と第２端子１３６とが、共通のソース線１１８に電気的に接続されている。一方、第２実施形態の抵抗変化型記憶装置２００は、隣接する２つの行（１番目と２番目、３番目と４番目、・・・）において、一方の行の制御端子（ワード線、ゲート電極）と他方の行のソース線（第２の配線）とが互い違いに電気的に接続されている。

［構成］
図５は、本発明の第２実施形態の抵抗変化型記憶装置の構成の一例を示すブロック図である。以下、図５を参照しながら、本実施形態の抵抗変化型記憶装置２００の構成について説明する。

本実施形態の抵抗変化型記憶装置２００と第１実施形態の抵抗変化型記憶装置１００との主な相違点は、以下の通りである。第１に、電源回路１０２が電源回路１０１で置換されている。第２に、電位供給配線１０３がビット線電位供給配線１０５およびワード線電位供給配線１０７で置換されている。第３に、メモリセルアレイ１１２がメモリセルアレイ２１２で置換されている。第４に、コンタクト１４０がコンタクト１３９およびコンタクト１４１で置換されている。その他の点については第１実施形態の抵抗変化型記憶装置１００と同様である。このため、共通する部分については同一の符号および名称を付して説明を省略する。なお、抵抗変化型記憶装置２００では、抵抗変化型素子１２２の高電圧側の端子と低電圧側の端子との位置関係（以下、極性）が入れ替わるように構成されている。すなわち第１実施形態では、第２端子１３６が高電位となり第２端子１３６から第１端子１３２へ電流が流れたときに、データが書き込まれる。これに対し、第２実施形態では、第１端子１３２が高電位となり第１端子１３２から第２端子１３６へ電流が流れたときにデータが書き込まれる。

コンタクト１３９は、ｎを自然数とするとき、（２ｎ−１）番目の行に属するワード線１１６と２ｎ番目の行に属するソース線１１８（第２の配線）とを電気的に接続する。コンタクト１４１は、２ｎ番目の行に属するワード線１１６と（２ｎ−１）番目の行に属するソース線１１８（第２の配線）とを電気的に接続する。

ビット線電位供給配線１０５は、電源回路１０１とビット線スイッチ１０６の一方の電圧入力端子とを電気的に接続する。ビット線スイッチ１０６の他方の電圧入力端子は接地（アース）されている。ワード線電位供給配線１０７は、電源回路１０１とワード線スイッチ１１０の一方の電圧入力端子とを電気的に接続する。ワード線スイッチ１１０のの他方の電圧入力端子は接地（アース）されている。

電源回路１０１は、第１実施形態の電源回路１０２と異なり、ビット線電位供給配線１０５とワード線電位供給配線１０７とにそれぞれ異なる電位を供給することが可能なように構成されている。

図６は、本発明の第２実施形態におけるメモリセルアレイ２１２のレイアウト図である。図７は、図６のＣ−Ｃ’線に沿った断面図である。図８は、図６のＤ−Ｄ’線に沿った断面図である。図６のＥ−Ｅ’線に沿った断面図は、図３と同様であるので省略する。以下、図６乃至図８を参照しつつ、メモリセルアレイ２１２について詳細に説明する。なお、メモリセルアレイ２１２と第１実施形態のメモリセルアレイ１１２との主な相違点は、コンタクト１４０がコンタクト１３９とコンタクト１４１とで置換されていることである。その他の点については第１実施形態のメモリセルアレイ１１２と同様であるため、共通する部分については同一の符号および名称を付して説明を省略する。

図６および図８（Ｄ−Ｄ’断面）に示すように、ｎを自然数とするとき、２ｎ−１番目の行に属するワード線１１６と２ｎ番目の行に属するソース線１１８（第２の配線）とは、所定の間隔毎にコンタクト１３９（接続部）を介して電気的に接続されている。すなわち、本実施形態のメモリセルアレイ２１２では、メモリセル１２４の列の間に、所定の間隔を置いて列方向に延びる第１の間隙が設けられている。２ｎ番目の行に属するソース線１１８には、第１の間隙において、（２ｎ−１）番目の行に属するワード線１１６と２ｎ番目の行に属するワード線１１６との間にある行方向に延びる間隙の上方に延びるように突出部１６２が形成されている。また、本実施形態の（２ｎ−１）番目の行に属するワード線１１６には、突出部１６２の下方に延びるように突出部１６４が形成されている。さらに、突出部１６２と突出部１６４とが、基板１５６に垂直な方向に延びるコンタクト１３９（縦横それぞれ0.23μｍ程度、厚さ0.5μｍ程度）により電気的に接続されている。

また、図６および図７（Ｃ−Ｃ’断面）に示すように、２ｎ番目の行に属するワード線１１６と２ｎ−１番目の行に属するソース線１１８（第２の配線）とは、所定の間隔毎にコンタクト１４１（接続部）を介して電気的に接続されている。すなわち、本実施形態のメモリセルアレイ２１２では、メモリセル１２４の列の間に、所定の間隔を置いて列方向に延びる第２の間隙が設けられている。（２ｎ−１）番目の行に属するソース線１１８には、第２の間隙おいて、（２ｎ−１）番目の行に属するワード線１１６と２ｎ番目の行に属するワード線１１６との間にある行方向に延びる間隙の上方に延びるように突出部１６６が形成されている。また、本実施形態の２ｎ番目の行に属するワード線１１６には、突出部１６６の下方に延びるように突出部１６８が形成されている。さらに、突出部１６６と突出部１６８とが、基板１５６に垂直な方向に延びるコンタクト１４１（縦横それぞれ0.23μｍ程度、厚さ0.5μｍ程度）により電気的に接続される。

コンタクト１３９が形成される間隔（突出部１６２が形成される間隔、突出部１６４が形成される間隔）およびコンタクト１４１が形成される間隔（突出部１６６が形成される間隔、突出部１６８が形成される間隔）は、ソース線１１８およびワード線１１６のそれぞれを電位変化が伝播する速度の差などに基づいて適宜設定されうるが、例えば、メモリセル１６個毎、あるいは８個毎などとすることができる。なお、図５ではコンタクト１３９とコンタクト１４１とが隣接するように描かれ、図６では離れているように描かれている。このように、コンタクト１３９の位置とコンタクト１４１の位置とは独立しており、互いに隣接するように設けられても、互いに距離をおいて設けられてもよい。また、コンタクト１３９が形成される間隔とコンタクト１４１が形成される間隔が異なっていてもよい。なお、コンタクト１３９およびコンタクト１４１は、例えば金属材料（タングステン等）により構成される。

［動作］
以下、図５を参照しながら、本実施形態の抵抗変化型記憶装置２００の動作について説明する。まず、書き込み動作について説明する。制御装置（図示せず）は、外部のシステム（図示せず）から書き込み命令と共に、アドレス番号と、そのアドレス番号のメモリセルに書き込むべき値を受け取る。

制御装置は、受け取ったアドレス番号に基づいて、そのアドレス番号のメモリセルが存在するビット線番号およびワード線番号を特定する。特定されたビット線番号はカラムデコーダ１０４に送られ、カラムデコーダ１０４は受け取ったビット線番号に基づいてビット線スイッチ１０６を制御し、そのビット線番号のビット線を選択する。すなわち、選択されたビット線（選択ビット線）には、選択ビット線電圧として電源回路１０１からビット線電位供給配線１０５を介して印加されている電圧が印加される。その他のビット線（非選択ビット線）には、非選択ビット線電圧として、０Ｖ（接地電圧）が印加される。

一方、特定されたワード線番号はロウデコーダ１０８に送られ、ロウデコーダ１０８は受け取ったワード線番号に基づいてワード線スイッチ１１０を制御し、そのワード線番号のワード線を選択する。すなわち、選択されたワード線（選択ワード線）には、選択ワード線電圧として電源回路１０１からワード線電位供給配線１０７を介して印加されている電圧が印加される。その他のワード線（非選択ワード線）には、非選択ワード線電圧として、０Ｖ（接地電圧）が印加される。なお、本実施形態において、電源回路１０１は、ビット線電位供給配線１０５を介してビット線スイッチ１０６へ、ワード線電位供給配線１０７を介してワード線スイッチ１１０へ、それぞれ別個に電位を供給しているため、選択ビット線電圧と選択ワード線電圧を異ならせることができる。

書き込むべき値がゼロの場合には、制御装置から電源回路１０１へＥｒａｓｅ信号が与えられ、電源回路１０１は、ビット線スイッチ１０６へ第２の電圧パルス（例えば、電圧＋５Ｖ、パルス幅１１０ｎｓ）を印加する。また、電源回路１０１は、ワード線スイッチ１１０へ、所定の電圧パルス（例えば電圧＋６Ｖ、パルス幅１μｓ）を印加する。書き込むべき値が１の場合には、制御装置から電源回路１０１へＰｒｏｇｒａｍ信号が与えられ、電源回路１０１は、ビット線スイッチ１０６へ第１の電圧パルス（例えば、電圧＋２Ｖ、パルス幅１１０ｎｓ）を印加する。また、電源回路１０１は、ワード線スイッチ１１０へ、所定の電圧パルス（例えば電圧＋３Ｖ、パルス幅１μｓ）を印加する。本実施形態では、選択トランジスタ１２０はｎチャンネル型である。ワード線スイッチ１１０へ印加される電圧は、ビット線スイッチ１０６へ印加される電圧よりも高く、かつ両電圧の差が選択トランジスタ１２０の閾値電圧以上（例えば０．５Ｖ以上）であることが望ましい。かかる制御により、第１端子１３６の電位が選択ビット線電圧と同程度まで高くなっても、選択トランジスタ１２０を導通状態に維持できる。したがって、抵抗変化型素子１２２に印加される電圧の制御が容易になる。なお、印加される電圧は、トランジスタや抵抗変化型素子の特性に応じて適宜設定されうることは言うまでもない。

かかる動作によれば、選択ワード線に接続された制御端子１３０（ゲート電極）の電位は、上述の例では第１主端子１２６および第２主端子１２８よりも少なくとも＋１Ｖ以上高くなり、選択トランジスタ１２０（ここではｎチャンネル型、閾値電圧０．５Ｖ）は導通状態となる。一方、選択ワード線と同じ行に属するソース線は、隣のワード線、すなわち非選択ワード線に電気的に接続されているため、該ソース線に接続された第２端子１３６の電位は０Ｖとなる。この状態で、選択ビット線には、上述の例では＋２Ｖまたは＋５Ｖ（以下、書き込み電圧）が印加される。よって、選択ワード線と同じ行に属し、かつ選択ビット線と同じ列に属するメモリセル１２４では、選択トランジスタ１２０が導通状態となる。一方、該メモリセルに属する選択トランジスタ１２０の第１主端子１２６には書き込み電圧が、抵抗変化型素子１２２の第２端子１３６には０Ｖが印加されている。このため、抵抗変化型素子１２２の第１端子１３２から第２端子１３６へと電流が流れ、抵抗値が変化する。すなわち、＋２Ｖが印加されていれば“１”が書き込まれ、＋５Ｖが印加されていれば“０”が書き込まれる。かかる動作により、データの書き込みが行われる。

一方、選択ワード線と同じ行に属していても、選択ビット線と異なる列に属するメモリセル１２４では、選択トランジスタ１２０は導通状態にあるものの、選択トランジスタ１２０の第１主端子１２６にも、抵抗変化型素子１２２の第２端子１３６にも、０Ｖが印加されているため、抵抗変化型素子１２２の両端に電位差は生じず、抵抗値は変化しない。また、非選択ワード線と同じ行に属するメモリセル１２４では、選択トランジスタ１２０が非導通状態にあるため、抵抗変化型素子１２２の両端に電位差は生じず、抵抗値は変化しない。

次に、読み出し動作について説明する。制御装置は、システムから読み出し命令と共に、データを読み出すべきメモリセルのアドレス番号を受け取る。

制御装置は、受け取ったアドレス番号に基づいて、そのアドレス番号のメモリセルが存在するビット線番号およびワード線番号を特定する。特定されたビット線番号はカラムデコーダ１０４に送られ、カラムデコーダ１０４は受け取ったビット線番号に基づいてビット線スイッチ１０６を制御し、そのビット線番号のビット線を選択する。すなわち、選択されたビット線（選択ビット線）には、選択ビット線電圧として電源回路１０１からビット線電位供給配線１０５を介して印加されている電圧が印加される。その他のビット線（非選択ビット線）には、非選択ビット線電圧として、０Ｖ（接地電圧）が印加される。

一方、特定されたワード線番号はロウデコーダ１０８に送られ、ロウデコーダ１０８は受け取ったワード線番号に基づいてワード線スイッチ１１０を制御し、そのワード線番号のワード線を選択する。すなわち、選択されたワード線（選択ワード線）には、選択ワード線電圧として電源回路１０１からワード線電位供給配線１０７を介して印加されている電圧が印加される。その他のワード線（非選択ワード線）には、非選択ワード線電圧として、０Ｖ（接地電圧）が印加される。

次に、制御装置から電源回路１０１へＲｅａｄ信号が与えられ、電源回路１０１は、ビット線電位供給配線１０５を介してビット線スイッチ１０６へ、所定の電圧パルス（例えば電圧＋１Ｖ、パルス幅１μｓ）を印加する。一方、電源回路１０１は、ワード線電位供給配線１０７を介してワード線スイッチ１１０へ、所定の電圧パルス（例えば電圧＋２Ｖ、パルス幅１μｓ）を印加する。

非選択ワード線に接続されたメモリセル１２４では、選択トランジスタ１２０のゲート電極電圧が０Ｖとなり、該トランジスタは非導通状態となって電流が流れない。一方、非選択ビット線に接続されたメモリセル１２４では、選択ワード線に接続され選択トランジスタが導通状態になっていたとしても、第１主端子１２６と第２端子１３６の電位が共に０Ｖとなって電位差は生じず、やはり電流は流れない。

これに対し、選択ワード線および選択ビット線の両方に接続されたメモリセル１２４では、選択トランジスタ１２０のゲート電極電圧が２つの主端子よりも少なくとも＋１Ｖ以上高くなり、該トランジスタが導通状態となる。一方、該メモリセルでは、選択トランジスタ１２０の第１主端子１２６には＋１Ｖが、抵抗変化型素子１２２の第２端子１３６には０Ｖが印加されているため、抵抗変化型素子１２２に電流が流れる。流れる電流の大きさに基づき、抵抗変化型素子１２２が高抵抗状態にあるか低抵抗状態にあるかが判定される。かかる動作によりデータの読み出しが行われる。

なお、電源回路１０１がビット線スイッチ１０６およびワード線スイッチ１１０のそれぞれへ印加する電圧と、選択トランジスタ１２０が導通状態になる電位（選択トランジスタ１２０の特性）と、抵抗変化型素子１２２の抵抗値が変化する電位とは互いに関連するため、構成材料や部材サイズの選択などにより適宜設定される。また、本実施形態の説明では、選択トランジスタ１２０の第１主端子１２６がドレインに、第２主端子１２８がソースになる。なお、第１主端子１２６と第２主端子１２８のいずれをドレインとし、いずれをソースとするかは、選択トランジスタ１２０の種類（ｎチャンネルであるかｐチャンネルであるか、など）、あるいは第１主端子１２６と第２主端子１２８に印加される電圧のどちらが高いか、などにより適宜決定される。

［特徴］
本実施形態の抵抗変化型記憶装置２００の特徴は、ワード線１１６（制御端子１３０、すなわちゲート電極）とソース線１１８（第２の層にある第２の配線）とが電気的に接続されている点にある。かかる構成によれば、第１実施形態と同様の理由により、従来の抵抗変化型記憶装置よりも高速な動作が可能となる。

また、本実施形態の抵抗変化型記憶装置２００のもう一つの特徴は、抵抗変化型素子１２２の第２端子１３６とソース線１１８（第２の層にある第２の配線）とが電気的に接続されている点にある。かかる構成によれば、第１実施形態と同様の理由により、層の数を減らすことで構造を単純化し、製造コストを低減することができる。特に、電極以外で金属により構成される配線を含む層を２層以下とすることができ、コストの削減効果が大きくなる。

また、本実施形態の抵抗変化型記憶装置２００のもう一つの特徴は、以下の点にある。すなわち、電源回路１０１と、ビット線電位供給配線１０５と、ワード線電位供給配線１０７とにより、ビット線スイッチ１０６とワード線スイッチ１１０に異なる電位が供給される。また、ｎを自然数とするとき、（２ｎ−１）番目の行に属するメモリセル１２４の制御端子（ワード線、ゲート電極）が電気的に接続されているソース線１１８（第２の配線）と、２ｎ番目の行に属するメモリセル１２４の第２端子１３６とが、電気的に接続されている。さらに、２ｎ番目の行に属するメモリセル１２４の制御端子１３０（ワード線１１６、ゲート電極）が電気的に接続されている第２の配線と、（２ｎ−１）番目の行に属するメモリセル１２４の第２端子１３６とが、電気的に接続されている。言い換えれば、隣接する２つの行（１番目と２番目、３番目と４番目、・・・）において、一方の行の制御端子１３０（ワード線１１６、ゲート電極）と他方の行のソース線１１８（第２の配線）とが互い違いに電気的に接続されている。かかる構成により、第１実施形態と異なり、同一のメモリセル１２４において、制御端子１３０と第２端子１３６に印加される電圧を別個に制御できる。すなわち、あるメモリセル１２４において、その外部から与えられる電位は、３つ存在する。１つ目は第１主端子１２６に与えられるビット線１１４の電位、２つ目は制御端子１３０に与えられるワード線１１６の電位、３つ目は第２端子１３６に与えられるソース線１１８の電位である。第１実施形態では、同一行のワード線１１６とソース線１１８とが電気的に接続されているため、あるメモリセルにおいて２つ目と３つ目の電位は必ず等しくなる。しかし、本実施形態では同一行のワード線１１６とソース線１１８とは電気的に接続されておらず、また電源回路１０１からビット線スイッチ１０６およびワード線スイッチ１１０に異なる電位が供給されるため、同一のメモリセルにおいて３つの電位を別個に制御できる。かかる制御上の特徴により、選択ワード線電圧（選択トランジスタ１２０を導通状態にするための電圧）や、選択ビット線電圧（抵抗変化型素子１２２の抵抗値を遷移させるための電圧）を独立に設定できることになる。よって、第２実施形態では、抵抗変化型素子や選択トランジスタの特性などに関し設計上の自由度が向上する。

また、本実施形態の抵抗変化型記憶装置２００のもう一つの特徴は、ワード線１１６とソース線１１８とが、所定の間隔（例えば、メモリセル１６個毎、あるいは８個毎）をおいて、コンタクト１３９およびコンタクト１４１により電気的に接続されている点にある。かかる構成により、ワード線上の全ての部位の制御端子（ゲート電極）に対し、迅速に電位変化を伝達することが可能となる。よって、抵抗変化型記憶装置の高速動作が可能となる。

［変形例］
本実施形態においても、第１実施形態と同様の変形例を用いることができる。

（第３実施形態）
第２実施形態の抵抗変化型記憶装置２００は、隣接する２つの行（１番目と２番目、３番目と４番目、・・・）において、一方の制御端子（ワード線、ゲート電極）と他方の行のソース線（第２の配線）とが互い違いに電気的に接続されている。これに対し、第３実施形態の抵抗変化型記憶装置３００は、ｎ番目の行に属するワード線と（ｎ＋１）番目の行に属するソース線とが電気的に接続されている点に主な違いがある。

［構成］
図９は、本発明の第３実施形態の抵抗変化型記憶装置の構成の一例を示すブロック図である。以下、図９を参照しながら、本実施形態の抵抗変化型記憶装置３００の構成について説明する。

図９に示す通り、本実施形態の抵抗変化型記憶装置３００と第２実施形態の抵抗変化型記憶装置２００との主な相違点は、以下の通りである。第１に、コンタクト１３９およびコンタクト１４１が、コンタクト１７０およびコンタクト１７２で置換されている。第２に、メモリセルアレイ２１２がメモリセルアレイ３１２で置換されている。その他の点については第２実施形態の抵抗変化型記憶装置２００と同様である。このため、共通する部分については同一の符号および名称を付して説明を省略する。

コンタクト１７０は、ｎを自然数とするとき、（２ｎ−１）番目の行に属するワード線１１６と２ｎ番目の行に属するソース線１１８（第２の配線）とを電気的に接続する。コンタクト１７２は、２ｎ番目の行に属するワード線１１６と（２ｎ＋１）番目の行に属するソース線１１８（第２の配線）とを電気的に接続する。なお、図では示していないが、１番目の行に属するソース線１１８は、最終行のワード線１１６と電気的に接続される。

図１０は、本発明の第３実施形態におけるメモリセルアレイ３１２のレイアウト図である。図１１は、図１０のＦ−Ｆ’線に沿った断面図である。図１０のＧ−Ｇ’線に沿った断面図は、図３と同様であるので省略する。以下、図１０および図１１を参照しつつ、メモリセルアレイ３１２について詳細に説明する。なお、メモリセルアレイ３１２と第２実施形態におけるメモリセルアレイ２１２の主な相違点は、コンタクト１３９およびコンタクト１４１が、コンタクト１７０およびコンタクト１７２で置換されていることである。その他の点については第２実施形態のメモリセルアレイ２１２と同様であるため、共通する部分については同一の符号および名称を付して説明を省略する。

図に示すように、ｎを自然数とするとき、（２ｎ−１）番目の行に属するワード線１１６と２ｎ番目の行に属するソース線１１８（第２の配線）とは、所定の間隔毎にコンタクト１７０（接続部）を解して電気的に接続されている。すなわち、本実施形態のメモリセルアレイ３１２では、メモリセル１２４の列の間に、所定の間隔を置いて列方向に延びる間隙が設けられている。２ｎ番目の行に属するソース線１１８には、該間隙において、（２ｎ−１）番目の行に属するワード線１１６と２ｎ番目の行に属するワード線１１６との間にある行方向に延びる間隙の上方に延びるように突出部１７８が形成されており、また、本実施形態の（２ｎ−１）番目の行に属するワード線１１６には、突出部１７８の下方に延びるように突出部１７６が形成されている。さらに、突出部１７８と突出部１７６とが、基板１５６に垂直な方向に延びるコンタクト１７０（縦横それぞれ0.23μｍ程度、厚さ0.5μｍ程度）により電気的に接続されている。

また、図に示すように、２ｎ番目の行に属するワード線１１６と（２ｎ＋１）番目の行に属するソース線１１８（第２の配線）とは、所定の間隔毎にコンタクト１７２（接続部）を解して電気的に接続されている。すなわち、２ｎ番目の行に属するワード線１１６には、突出部１７８および突出部１７６が設けられた列方向に延びる間隙において、（２ｎ＋１）番目の行に属するソース線１１８の下方に延びるように突出部１７４が形成されている。そして、突出部１７４と（２ｎ＋１）番目の行に属するソース線１１８とが、基板１５６に垂直な方向に延びるコンタクト１７２（縦横それぞれ0.23μｍ程度、厚さ0.5μｍ程度）により電気的に接続されている。

コンタクト１７０が形成される間隔（突出部１７６が形成される間隔、突出部１７８が形成される間隔）およびコンタクト１７２が形成される間隔（突出部１７４が形成される間隔）は、ソース線１１８およびワード線１１６のそれぞれを電位変化が伝播する速度の差などに基づいて適宜設定されうるが、例えば、メモリセル１６個毎、あるいは８個毎などとすることができる。なお、コンタクト１７０およびコンタクト１７２は、例えば金属材料（タングステン等）により構成される。

［動作］
本実施形態の抵抗変化型記憶装置３００の動作は、第２実施形態の抵抗変化型記憶装置２００の動作と同様であるので、説明を省略する。すなわち、抵抗変化型記憶装置３００においても、同一行に属するワード線１１６の電位とソース線１１８の電位は独立して制御できるため、抵抗変化型記憶装置２００と同様の動作が可能となる。

［特徴］
本実施形態の抵抗変化型記憶装置３００の特徴は、ワード線１１６（制御端子１３０、すなわちゲート電極）とソース線１１８（第２の層にある第２の配線）とが電気的に接続されている点にある。かかる構成によれば、第１実施形態と同様の理由により、従来の抵抗変化型記憶装置よりも高速な動作が可能となる。

また、本実施形態の抵抗変化型記憶装置２００のもう一つの特徴は、抵抗変化型素子１２２の第２端子１３６とソース線１１８（第２の層にある第２の配線）とが電気的に接続されている点にある。かかる構成によれば、第１実施形態と同様の理由により、層の数を減らすことで構造を単純化し、製造コストを低減することができる。特に、電極以外で金属により構成される配線を含む層を２層以下とすることができ、コストの削減効果が大きくなる。

また、本実施形態の抵抗変化型記憶装置３００のもう一つの特徴は、以下の点にある。すなわち、電源回路１０１と、ビット線電位供給配線１０５と、ワード線電位供給配線１０７とにより、ビット線スイッチ１０６とワード線スイッチ１１０に異なる電位が供給される。また、ｎを自然数とするとき、ｎ番目の行に属するメモリセル１２４の制御端子（ワード線、ゲート電極）が電気的に接続されているソース線１１８（第２の配線）と、（ｎ＋１）番目の行に属するメモリセル１２４の第２端子１３６とが、電気的に接続されている。かかる構成によれば、第２実施形態と同様の理由により、同一のメモリセル１２４において、その外部から与えられる３つの電位を別個に制御できる。よって、抵抗変化型素子や選択トランジスタの特性などに関し設計上の自由度が向上する。

また、本実施形態の抵抗変化型記憶装置３００のもう一つの特徴は、ワード線１１６とソース線１１８とが、所定の間隔（例えば、メモリセル３２個毎、あるいは１６個毎）をおいて、コンタクト１７０およびコンタクト１７２により電気的に接続されている点にある。かかる構成により、ワード線上の全ての部位の制御端子（ゲート電極）に対し、迅速に電位変化を伝達することが可能となる。よって、抵抗変化型記憶装置の高速動作が可能となる。

また、本実施形態の抵抗変化型記憶装置３００のもう一つの特徴は、メモリセルアレイ２１２のレイアウトにおいて、メモリセル１２４の列に設けられた同一の間隙に、コンタクト１７０とコンタクト１７２との両方を設けることができる点にある。よって、第２実施形態と同様な効果を奏しつつ、さらに高密度にメモリセル１２４を配列できる。

［変形例］
本実施形態においても、第１実施形態と同様の変形例を用いることができる。

（第４実施形態）
第４実施形態の抵抗変化型記憶装置４００は、概略として、第２実施形態の抵抗変化型記憶装置２００が有するメモリセルアレイにおいて、行方向に所定の間隔で並ぶように、メモリセルとは別個にトランジスタの列を形成したものである。

［構成］
図１２は、本発明の第４実施形態の抵抗変化型記憶装置の構成の一例を示すブロック図である。以下、図１２を参照しながら、本実施形態の抵抗変化型記憶装置４００の構成について説明する。

本実施形態の抵抗変化型記憶装置４００と第２実施形態の抵抗変化型記憶装置２００との主な相違点は、所定の間隔で並ぶようにトランジスタ１８０の列が形成され、メモリセルアレイ２１２がメモリセルアレイ４１２に置換されている点にある。

トランジスタ１８０（第２のスイッチング素子）は、本実施形態ではｎチャンネル型の電界効果トランジスタ（ＭＯＳ−ＦＥＴ）である。トランジスタ１８０は、１個ずつが列方向に並んだ列状に形成される。トランジスタ１８０の列は、所定の間隔をおいて（複数のメモリセル１２４の列をはさんで）形成される。それぞれのトランジスタ１８０の列は、各行につき１個ずつ、トランジスタ１８０を備えている。

トランジスタ１８０は、第３主端子１２６と第４主端子１２８とからなる２個の主端子（ドレインおよびソース）および第２制御端子１３０（ゲート電極）を備えている。ある行に属するトランジスタ１８０に着目すると、第２制御端子１３０は、同じ行のワード線１１６に電気的に接続され、第４主端子１２８は、同じ行のソース線に接続されている。また、同じ列に属するトランジスタ１８０の第３主端子１２６は、列方向に延びる接続配線１８２（幅0.25μｍ、厚さ0.5μｍ程度）により互いに電気的に接続されている。接続配線１８２は、ここでは接地（アース）されている。

接続配線１８２は、ビット線１１４と同じ層（第１の層）に形成される。メモリセルアレイ４１２のレイアウトは、メモリセルアレイ２１２とほぼ同様であるので、説明を省略する。

［動作］
本実施形態の抵抗変化型記憶装置４００の動作は、第２実施形態の抵抗変化型記憶装置２００の動作とほぼ同様であるので、詳細な説明を省略する。すなわち、抵抗変化型記憶装置４００においても、同一行に属するワード線１１６の電位とソース線１１８の電位は独立して制御できるため、抵抗変化型記憶装置２００と同様の動作が可能となる。

なお、抵抗変化型記憶装置２００との主な相違点のひとつである、トランジスタ１８０の動作上の意義について以下に説明する。第２実施形態では、選択された行のソース線１１８には、隣接する行のワード線スイッチ１１０から接地電位が供給される。しかし、ワード線スイッチ１１０から遠く離れた部位では、接地電位が十分に早く伝達されなかったり、他の部位からのノイズ等により、電位が不安定になりやすい。本実施形態において、トランジスタ１８０は、上述するように、第２制御端子１３０がワード線１１６に電気的に接続されている。よって、選択された行に属するトランジスタ１８０の第２制御端子１３０には、選択ワード線電圧が印加され、導通状態となる。その結果、トランジスタ１８０の第３主端子と第４主端子とを通じて、接続配線１８２と選択された行のソース線１１８が電気的に接続される。上述したように、接続配線１８２は接地されており、選択された行のソース線１１８は、接続配線１８２を通じて接地される。よって、選択された行のソース線１１８の電位を、迅速に接地電圧（０Ｖ）へと遷移させ、かつ安定してこれを保持できる。

［特徴］
本実施形態の抵抗変化型記憶装置４００は、第２実施形態の抵抗変化型記憶装置２００と同様の特徴および効果を有する。加えて、抵抗変化型記憶装置４００は、メモリセルアレイにおいて、行方向に所定の間隔で並ぶように、メモリセルとは別個にトランジスタの列が形成され、その一方の主端子が接地されている。かかる構成により、選択された行のソース線１１８は、接続配線１８２を通じて接地される。選択された行のソース線１１８の電位を、迅速に接地電圧（０Ｖ）へと遷移させ、かつ安定してこれを保持できる。よって、抵抗変化型記憶装置４００の動作を安定させることができる。

［変形例］
本実施形態においても、第１実施形態と同様の変形例を用いることができる。

また、上述の説明では、第２実施形態の抵抗変化型記憶装置２００を基にして説明したが、異なる構成としてもよい。例えば、第１実施形態の抵抗変化型記憶装置１００を基にしてもよい。この場合には、接続配線は接地されるのではなく、電位供給配線に電気的に接続される。かかる構成では、選択された行のソース線１１８の電位を、迅速に非選択ビット線電圧（選択ワード線電圧）へと遷移させ、かつ安定してこれを保持できる。よって、抵抗変化型記憶装置の動作を安定させることができる。どのような構成であれ、ワード線に制御端子が電気的に接続され、同一行のソース線に第４主端子が接続され、第３主端子が、選択された行のソース線と等電位になるような部位に接続されていればよい。かかる構成とすることにより、抵抗変化型記憶装置の動作を安定させることができる。

（第５実施形態）
第５実施形態の抵抗変化型装置５００が上述の実施形態と異なっている主な点は、以下の通りである。第１に、上部電極とソース線とが同一の部材で構成されている点である。第２に、ビット線と同一の層に形成された接続配線により、該上部電極が互いに電気的に接続されている点である。第３に、ビット線と異なる層に裏打ち配線が形成され、裏打ち配線とワード線とが電気的に接続されている点である。

［構成］
図１３は、本発明の第５実施形態の抵抗変化型記憶装置の構成の一例を示すブロック図である。以下、図１３を参照しながら、本実施形態の抵抗変化型記憶装置５００の構成について説明する。

図１３に示す通り、本実施形態の抵抗変化型記憶装置５００は、電源回路１０１と、カラムデコーダ１０４（第１の配線選択装置）と、ビット線スイッチ１０６と、ロウデコーダ１０８（第２の配線選択装置）と、ワード線スイッチ１１０と、メモリセルアレイ５１２とを備えている。電源回路１０１と、カラムデコーダ１０４と、ロウデコーダ１０８とには、制御装置（図示せず）が接続されている。なお、それぞれの構成要素のうち、同一の符号を付されたものについては、第１実施形態乃至第４実施形態におけるものと同様であるので、説明を省略する。なお、本実施形態では、抵抗変化型素子１２２の極性は第１実施形態と同様である。

メモリセルアレイ５１２は、基板（図示せず）上に形成された１Ｔ１Ｒ型（１トランジスタ１抵抗変化型素子型）のメモリセルアレイであり、所定の間隔で互いに平行に形成されたビット線１１４（第１の配線）と、ビット線１１４に（基板主面に垂直な方向から見て）直交するように所定の間隔で互いに平行に形成されたワード線１１６（接続配線）と、ワード線１１６に平行に所定の間隔で形成されたソース線１１８と、を備えている。ワード線１１６とソース線１１８とは、互いに対になって形成されており、対になったワード線１１６とソース線１１８との間は、ワード線１１６とビット線１１４の交点毎に、直列に接続された１個の選択トランジスタ１２０（スイッチング素子）と１個の抵抗変化型素子１２２とからなるメモリセル１２４で接続されている。つまり、メモリセル１２４は、ワード線１１６の延びる方向を行方向、ビット線１１４（第１の配線）の延びる方向を列方向として、行列状に配列されている。また、図には示していないが、ワード線１１６に回路的に等価な配線として、複数の裏打ち配線１８４（第２の配線）が行方向に互いに平行に形成されている。裏打ち配線１８４は、それぞれの行ごとに、ワード線１１６と共に、ワード線スイッチ１１０に電気的に接続されている。裏打ち配線１８４については、後に詳述する。また、ソース線１１８は、列方向に延びる接続配線１８６により互いに電気的に接続されている。接続配線１８６は、ビット線電位供給配線１０５に電気的に接続されている。本実施形態では、抵抗変化型素子１２２の第２端子１３６に接触する上部電極１３８は、ソース線１１８を兼ねている。選択トランジスタ１２０と、抵抗変化型素子１２２とは、それぞれ、第１実施形態と、第２実施形態とで説明したものと同様であるので、詳細な説明を省略する。

上部電極１３８（ソース線１１８）および下部電極１３４は、金属（例えばＰｔ、Ｉｒ、ＩｒＯｘ、ＲｕＯｘ（但し、ｘは０〜２）、Ｃｕ、ＴｉＮ、Ｗ等）で形成される。ワード線１１６はポリシリコンで形成される。ビット線１１４および裏打ち配線１８４は、金属（例えばアルミニウム）で形成される。かかる構成により、裏打ち配線１８４の単位長さあたりの電気抵抗は、ワード線１１６よりも小さくなる。

図１４は、本発明の第５実施形態におけるメモリセルアレイ５１２のレイアウト図である。図１５は、図１４のＨ−Ｈ’線に沿った断面図である。図１６は、図１４のＩ−Ｉ’線に沿った断面図である。図１７は、図１４のＪ−Ｊ’線に沿った断面図である。以下、図１４乃至図１７を参照しつつ、メモリセルアレイ５１２について詳細に説明する。

図１４および図１５（Ｈ−Ｈ’断面）に示すように、メモリセルアレイ５１２は、基板１５６の上に複数の層が積層されるように形成されている。基板１５６には、ウェル状のＮ^＋領域１５２（正方形の一辺が0.5μｍ程度、深さ0.5μｍ程度）が行列状に並ぶように形成されている。そして、ｉを０以上の整数とするとき、それぞれの列の、（２ｉ＋１）番目の行に属するＮ^＋領域１５２と（２ｉ＋２）番目の行に属するＮ^＋領域１５２との間に、ウェル状のＮ^＋領域１５４（縦横それぞれ0.5μｍ程度、深さ0.5μｍ程度）が１個ずつ形成されている。Ｎ^＋領域１５２とＮ^＋領域１５４との間には、基板１５６上に、行方向に延びるようにワード線１１６（幅0.18μｍ、厚さ0.4μｍ程度）が形成されている。

図１５（Ｈ−Ｈ’断面）に示すように、それぞれのＮ^＋領域１５２の上方には、下部電極１３４（縦横それぞれ0.5μｍ程度、厚さ0.5μｍ程度）が形成されており、Ｎ^＋領域１５２と下部電極１３４とは下部電極コンタクト１４４により電気的に接続されている。下部電極１３４の上方には、下部電極１３４に接触するように抵抗変化層１４３（縦横それぞれ0.5μｍ程度、厚さ0.1μｍ程度）が形成され、さらにその上方には、上部電極１３８（幅1.2μｍ程度、厚さ0.5μｍ程度）が形成されている。本実施形態では、上部電極１３８はソース線１１８を兼ねている。上部電極１３８は、行方向に延びるように形成される。なお、後述するように、上部電極１３８は全ての列を貫くように連続した一本の配線とはなっておらず、ところどころ断絶している。また、上部電極１３８は、２ｉ番目の行に属する抵抗変化層１４３と（２ｉ＋１）番目の行に属する抵抗変化層１４３の両方に接触するように形成される。このように、上部電極１３８は２個の抵抗変化層１４３の電極として機能するため、下部電極１３４よりも幅広になっている。上部電極１３８の上方には、行方向に延びるように、裏打ち配線１８４（幅0.25μｍ、厚さ0.5μｍ程度）が形成されている。

一方、Ｎ^＋領域１５４の上方には裏打ち配線１８４と同じ層に、導体よりなる中継部１４８（縦横それぞれ0.25μｍ程度、厚さ0.5μｍ程度）が形成されている。Ｎ^＋領域１５４と中継部１４８とがビット線コンタクト１４６（縦横それぞれ0.23μｍ程度、厚さ2.1μｍ程度）により電気的に接続され、中継部１４８とビット線１１４とがビット線コンタクト１５０（縦横それぞれ0.23μｍ程度、厚さ0.5μｍ程度）により電気的に接続されることにより、Ｎ^＋領域１５４とビット線１１４とが電気的に接続されている。

なお、図では便宜上省略しているが、ワード線１１６と基板１５６との間はゲート絶縁膜により絶縁されている。また、ソース線１１８と、上部電極コンタクト１４２と、上部電極１３８と、抵抗変化層１４３と、下部電極１３４と、下部電極コンタクト１４４と、ワード線１１６と、ビット線コンタクト１４６と、中継部１４８と、ビット線コンタクト１５０との間隙を埋めるように層間絶縁層１５８が形成されている。図に示すように、ビット線１１４のある層（第１の層）と裏打ち配線１８４のある層（第２の層）とは、異なる層となっている。

基板１５６には、例えばシリコン基板が用いられる。層間絶縁層１５８は、例えば、酸化シリコン、窒化シリコン、酸窒化シリコン等により構成される。上部電極コンタクト１４２と、下部電極コンタクト１４４と、ビット線コンタクト１４６と、ビット線コンタクト１５０とは、例えば、金属材料（タングステン等）により構成される。中継部１４８はソース線１１８と同じ材料で構成されるのが好ましい。Ｎ^＋領域は、例えばシリコン基板にＰイオンを注入することで構成される。

Ｎ^＋領域１５２とＮ^＋領域１５４とワード線１１６とで選択トランジスタ１２０が構成される。なお、Ｎ^＋領域１５４とビット線コンタクト１４６との接点が第１主端子１２６となる。Ｎ^＋領域１５２と下部電極コンタクト１４４との接点が第２主端子１２８となる。ワード線１１６のうち、Ｎ^＋領域１５２とＮ^＋領域１５４とで挟まれた部分が制御端子１３０となる。抵抗変化層１４３は抵抗変化型素子１２２を構成する。抵抗変化層１４３が下部電極１３４と接触する端面が第１端子１３２となる。抵抗変化層１４３が上部電極１３８と接触する端面が第２端子１３６となる。上述したように、選択トランジスタ１２０と抵抗変化型素子１２２とで、メモリセル１２４が構成される。

かかる構成により、上部電極１３８（ソース線１１８）は同じ行に属するメモリセル１２４の抵抗変化層１４３のそれぞれに接触するように、かつ行方向に延びるように形成される。また、ビット線１１４は同じ列に属するメモリセル１２４の上方を通り、かつ列方向に延びるように形成される。また、ワード線１１６とソース線１１８とは互いに平行に延びるように形成される。

図１４および図１６（Ｉ−Ｉ’断面）に示すように、本実施形態のメモリセルアレイ５１２では、メモリセル１２４の列の間に、所定の間隔を置いて列方向に延びる第３の間隙が設けられている。そして、ビット線１１４が形成されている層（第１の層）には、第３の間隙において、ビット線１１４と平行に延びるように（列方向に延びるように）接続配線１８６（幅0.25μｍ、厚さ0.5μｍ程度）が形成されている。第３の間隙には、裏打ち配線１８４が形成されている層（第２の層）に、中継部１９２が形成されている。さらに、上部電極１３８（ソース線１１８）には、第３の間隙において、隣接する上部電極同士を電気的に接続するように、接続部１９１が形成されている。そして、接続部１９１と中継部１９２とは、上部電極コンタクト１９４により電気的に接続されている。また、中継部１９２と接続配線１８６とは、上部電極コンタクト１９４により電気的に接続されている。かかる構成により、上部電極１３８（ソース線１１８）と接続配線１８６とが電気的に接続される。

図１４および図１７（Ｊ−Ｊ’断面）に示すように、同じ行に属するワード線１１６と裏打ち配線１８４とは、所定の間隔毎にコンタクト１８８（接続部）を介して電気的に接続されている。すなわち、本実施形態のメモリセルアレイ５１２では、メモリセル１２４の列の間に、所定の間隔を置いて第４の間隙が設けられている。ワード線１１６には、第４の間隙おいて、同一行のソース線１１８の下方に延びるように突出部１９０が形成されている。そして、突出部１９０と裏打ち配線１８４とが、基板１５６に垂直な方向に延びるコンタクト１８８により電気的に接続される。本実施形態では、図１４および図１７（Ｊ−Ｊ’断面）に示すように、上部電極１３８（ソース線１１８）が第４の間隙において断絶している。これは、裏打ち配線１８４とワード線１１６とを電気的に接続するためである。

コンタクト１８８が形成される間隔（突出部１９０が形成される間隔）は、ソース線１１８およびワード線１１６のそれぞれを電位変化が伝播する速度の差などに基づいて適宜設定されうるが、例えば、メモリセル３２個毎、あるいは１６個毎などとすることができる。コンタクト１８８は、例えば金属材料（タングステン等）により構成される。

また、上部電極１３８（ソース線１１８）のそれぞれの行方向の長さは、電極内を電位変化が伝播する速度の差などに基づいて適宜設定されうるが、例えば、メモリセル３２個毎、あるいは１６個毎などとすることができる。また、接続部１９１は必ずしも各上部電極を接続するように設けられる必要はなく、図１４に示すように例えば３本（６行分）の上部電極を単位としてそれぞれの上部電極を接続するように設けられていてもよい。本実施形態では、上部電極１３８（ソース線１１８）はビット線電位供給配線１０５と電気的に接続されていればよく、行方向または列方向に必ずしも互いに連結されている必要はない。

［動作］
以下、図１３を参照しながら、本実施形態の抵抗変化型記憶装置の動作について説明する。まず、書き込み動作について説明する。制御装置は、外部のシステム（図示せず）から書き込み命令と共に、アドレス番号と、そのアドレス番号のメモリセルに書き込むべき値を受け取る。

制御装置は、受け取ったアドレス番号に基づいて、そのアドレス番号のメモリセルが存在するビット線番号およびワード線番号を特定する。特定されたビット線番号はカラムデコーダ１０４に送られ、カラムデコーダ１０４は受け取ったビット線番号に基づいてビット線スイッチ１０６を制御し、そのビット線番号のビット線を選択する。すなわち、選択されたビット線（選択ビット線）には、選択ビット線電圧（第１の電圧）として０Ｖ（接地電圧）が印加される。その他のビット線（非選択ビット線）には、非選択ビット線電圧（第２の電圧）として、電源回路１０１からビット線電位供給配線１０５に印加されている電圧が印加される。

一方、特定されたワード線番号はロウデコーダ１０８に送られ、ロウデコーダ１０８は受け取ったワード線番号に基づいてワード線スイッチ１１０を制御し、そのワード線番号のワード線を選択する。すなわち、選択されたワード線（選択ワード線）には、選択ワード線電圧として電源回路１０１からワード線電位供給配線１０７に印加されている電圧が印加される。その他のワード線（非選択ワード線）には、非選択ワード線電圧として、０Ｖ（接地電圧）が印加される。なお、本実施形態において、電源回路１０１は、ビット線電位供給配線１０５を介してビット線スイッチ１０６へ、ワード線電位供給配線１０７を介してワード線スイッチ１１０へ、それぞれ別個に電位を供給しているため、非選択ビット線電圧と選択ワード線電圧を異ならせることができる。

書き込むべき値がゼロの場合には、制御装置から電源回路１０１へＥｒａｓｅ信号が与えられ、電源回路１０１は、ビット線スイッチ１０６へ、第２の電圧パルス（例えば、電圧＋５Ｖ、パルス幅１１０ｎｓ）を印加する。また、電源回路１０１は、ワード線スイッチ１１０へ、所定の電圧パルス（例えば電圧＋６Ｖ、パルス幅１μｓ）を印加する。書き込むべき値が１の場合には、制御装置から電源回路１０１へＰｒｏｇｒａｍ信号が与えられ、電源回路１０１は、ビット線スイッチ１０６へ、第１の電圧パルス（例えば、電圧＋２Ｖ、パルス幅１１０ｎｓ）を印加する。また、電源回路１０１は、ワード線スイッチ１１０へ、所定の電圧パルス（例えば電圧＋３Ｖ、パルス幅１μｓ）を印加する。

かかる動作によれば、選択ワード線に接続された制御端子１３０（ゲート電極）の電位は、上述の例では第１主端子１２６および第２主端子１２８よりも少なくとも＋１Ｖ以上高くなり、選択トランジスタ１２０（ここではｎチャンネル型、閾値電圧０．５Ｖ）は導通状態となる。一方、非選択ワード線に接続された制御端子１３０の電位は０Ｖとなり、選択トランジスタ１２０は非導通状態となる。また、本実施形態では、ソース線１１８は全てビット線電位供給配線１０５に電気的に接続されているため、第２端子１３６の電位は＋２Ｖまたは＋５Ｖ（以下、高電圧）となる。ここで、本実施形態では、選択ビット線に接続された第１主端子１２６（ここではソース）の電位は０Ｖとなり、非選択ビット線に接続された第１主端子１２６の電位は高電圧となる。

非選択ワード線に接続されたメモリセル１２４では、選択トランジスタ１２０が非導通状態となるため電流が流れない。したがって、抵抗変化型素子１２２の両端に電位差が生じることはなく、抵抗値も変化しない。一方、非選択ビット線に接続されたメモリセル１２４では、選択ワード線に接続され選択トランジスタが導通状態になっていたとしても、第１主端子１２６と第２端子１３６の電位が共に高電圧となるため、抵抗変化型素子１２２の両端に電位差は生じず、抵抗値は変化しない。

これに対し、選択ワード線および選択ビット線の両方に接続されたメモリセル１２４では、選択トランジスタ１２０が導通状態となる。一方、該メモリセルでは、選択トランジスタ１２０の第１主端子１２６には０Ｖが、抵抗変化型素子１２２の第２端子１３６には高電圧が印加されているため、抵抗変化型素子１２２の第２端子１３６から第１端子１３２へと電流が流れ、抵抗値が変化する。すなわち、＋２Ｖが印加されていれば“１”が書き込まれ、＋５Ｖが印加されていれば“０”が書き込まれる。かかる動作により、データの書き込みが行われる。

次に、読み出し動作について説明する。制御装置は、システムから読み出し命令と共に、データを読み出すべきメモリセルのアドレス番号を受け取る。

制御装置は、受け取ったアドレス番号に基づいて、そのアドレス番号のメモリセルが存在するビット線番号およびワード線番号を特定する。特定されたビット線番号はカラムデコーダ１０４に送られ、カラムデコーダ１０４は受け取ったビット線番号に基づいてビット線スイッチ１０６を制御し、そのビット線番号のビット線を選択する。すなわち、選択されたビット線（選択ビット線）には、選択ビット線電圧（第１の電圧）として０Ｖ（接地電圧）が印加される。その他のビット線（非選択ビット線）には、非選択ビット線電圧（第２の電圧）として、電源回路１０１からビット線電位供給配線１０５に印加されている電圧が印加される。

一方、特定されたワード線番号はロウデコーダ１０８に送られ、ロウデコーダ１０８は受け取ったワード線番号に基づいてワード線スイッチ１１０を制御し、そのワード線番号のワード線を選択する。すなわち、選択されたワード線（選択ワード線）には、選択ワード線電圧として電源回路１０１からワード線電位供給配線１０７に印加されている電圧が印加される。その他のワード線（非選択ワード線）には、非選択ワード線電圧として、０Ｖ（接地電圧）が印加される。

次に、制御装置から電源回路１０１へＲｅａｄ信号が与えられ、電源回路１０１は、ビット線電位供給配線１０５を介してビット線スイッチ１０６へ、所定の電圧パルス（例えば電圧＋１Ｖ、パルス幅１μｓ）を印加する。一方、電源回路１０１は、ワード線電位供給配線１０７を介してワード線スイッチ１１０へ、所定の電圧パルス（例えば電圧＋２Ｖ、パルス幅1μｓ）を印加する。

非選択ワード線に接続されたメモリセル１２４では、選択トランジスタ１２０のゲート電極電圧が０Ｖとなり、該トランジスタは非導通状態となって電流が流れない。一方、非選択ビット線に接続されたメモリセル１２４では、選択トランジスタ１２０の状態に関わらず、第１主端子１２６と第２端子１３６の電位が共に＋１Ｖとなって電位差は生じず、やはり電流は流れない。

これに対し、選択ワード線および選択ビット線の両方に接続されたメモリセル１２４では、選択トランジスタ１２０のゲート電極電圧は第１主端子１２６および第２主端子１２８よりも少なくとも＋１Ｖ以上高くなり、該トランジスタが導通状態となる。一方、該メモリセルでは、選択トランジスタ１２０の第１主端子１２６には０Ｖが、抵抗変化型素子１２２の第２端子１３６には＋１Ｖが印加されているため、抵抗変化型素子１２２に電流が流れる。流れる電流の大きさに基づき、抵抗変化型素子１２２が高抵抗状態にあるか低抵抗状態にあるかが判定される。かかる動作によりデータの読み出しが行われる。

なお、電源回路１０１がビット線スイッチ１０６およびワード線スイッチ１１０のそれぞれへ印加する電圧と、選択トランジスタ１２０が導通状態になる電位（選択トランジスタ１２０の特性）と、抵抗変化型素子１２２の抵抗値が変化する電位とは互いに関連するため、構成材料や部材サイズの選択などにより適宜設定される。また、本実施形態の説明では、選択トランジスタ１２０の第１主端子１２６がソースに、第２主端子１２８がドレインになる。なお、第１主端子１２６と第２主端子１２８のいずれをドレインとし、いずれをソースとするかは、選択トランジスタ１２０の種類（ｎチャンネルであるかｐチャンネルであるか、など）、あるいは第１主端子１２６と第２主端子１２８に印加される電圧のどちらが高いか、などにより適宜決定される。

［特徴］
本実施形態の抵抗変化型記憶装置５００の特徴は、ワード線１１６（制御端子１３０、すなわちゲート電極）と裏打ち配線１８４（第２の層にある第２の配線）とが電気的に接続されている点にある。上述するようにワード線１１６は選択トランジスタ１２０のゲート電極として機能するため、ポリシリコンで構成される。ポリシリコンは電気抵抗が金属などに比べて大きいため、電位変化の伝播速度が遅い。しかし、抵抗変化型記憶装置１００では、ワード線１１６と裏打ち配線１８４とが電気的に接続されており、裏打ち配線１８４は金属などポリシリコンよりも電気抵抗が低い材料で構成されている。裏打ち配線１８４では、ワード線１１６よりも速く電位変化が伝播する。よって、ワード線スイッチ１１０で切り換えられた電圧の変化が、裏打ち配線１８４を経由して、ワード線スイッチ１１０から離れた部位にあるワード線（ゲート電極）に迅速に伝播することになる。かかる構成により、従来の抵抗変化型記憶装置よりも高速な動作が可能となる。

また、本実施形態の抵抗変化型記憶装置５００のもう一つの特徴は、上部電極１３８とソース線１１８とを同一の部材で構成している点にある。よって、層の数を減らすことで構造を単純化し、製造コストを低減することができる。特に、電極以外で金属により構成される配線を含む層を２層以下とすることができ、コストの削減効果が大きくなる。

また、本実施形態の抵抗変化型記憶装置５００のもう一つの特徴は、ワード線１１６と裏打ち配線１８４とが、所定の間隔（例えば、メモリセル３２個毎、あるいは１６個毎）をおいて、コンタクト１８８により電気的に接続されている点にある。かかる構成により、ワード線上の全ての部位のゲート電極に対し、迅速に電位変化を伝達することが可能となる。よって、抵抗変化型記憶装置の高速動作が可能となる。

また、本実施形態の抵抗変化型記憶装置５００のもう一つの特徴は、選択ビット線電圧（第１の電圧）が非選択ビット線電圧（第２の電圧）よりも低く（絶対値が小さく）なっている点にある。従来の抵抗変化型記憶装置では、選択されたビット線の電圧は非選択のビット線よりも高かった。本実施形態の回路構成では、上部電極の電位は、ビット線電位供給配線１０５に供給される電位と等しくなる。かかる構成では、選択ビット線電圧を０Ｖとすることで、正常な動作が可能となる。

［変形例］
本実施形態においても、第１実施形態と同様の変形例を用いることができる。

なお、接続配線１８６は、必ずしもビット線電位供給配線１０５と電気的に接続されている必要はなく、接地（アース）されていてもよい。この場合には、抵抗変化型素子を第２実施形態と同様の向きに電流が流れるため、第２実施形態と同様の動作とする。すなわち、上部電極の電位は常に０Ｖとなるため、選択されたメモリセル１２４において、第２実施形態と同様の向きに電流が流れる。

（両極性タイプの抵抗変化材料を用いた場合の変形例）
また、本実施形態では、両極性タイプの抵抗変化材料を利用できる。図１８は、本実施形態の変形例の抵抗変化型記憶装置の構成の一例を示すブロック図である。以下、図１８を参照しながら、本実施形態の変形例の抵抗変化型記憶装置５０１の構成について説明する。

図１８に示す通り、抵抗変化型記憶装置５００において接続配線１８６がビット線電位供給配線１０５に直接に接続されていたのに対し、本変形例の抵抗変化型記憶装置５０１では、接続配線１８６が接続配線スイッチ１８７を介してビット線電位供給配線１０５に接続されている点で異なっている。他の構成要素については本実施形態の抵抗変化型記憶装置５００と同様であるので、図１３と同一の名称および符号を付して説明を省略する。なお、本変形例では抵抗変化型素子１２２は両極性型の抵抗変化型素子である。ここでは、第１端子１３２が第２端子１３６を基準として高電位（プラス）となるような所定の電機パルスの印加によりゼロが書き込まれ、第１端子１３２が第２端子１３６を基準として低電位（マイナス）となるような所定の電機パルスの印加により１が書き込まれるように、素子の極性等が設定されている。

接続配線スイッチ１８７には、例えばレベルシフタが用いられる。接続配線スイッチ１８７は、２つの電圧入力端子を備えている。一方の電圧入力端子は、電源回路１０１に対し、ビット線電位供給配線１０５を介して電気的に接続されている。他方の電圧入力端子は、接地（アース）されている。接続配線スイッチ１８７は、それぞれの制御端子がカラムデコーダ１０４に接続され、カラムデコーダ１０４の制御に従って、電源回路１０１から入力される電圧および接地電圧（ゼロ）のいずれか一方を択一的に接続配線１８６へと出力するスイッチである。

以下、図１８を参照しながら、本変形例の抵抗変化型記憶装置５０１の動作について説明する。まず、書き込み動作について説明する。制御装置（図示せず）は、外部のシステム（図示せず）から書き込み命令と共に、アドレス番号と、そのアドレス番号のメモリセルに書き込むべき値を受け取る。

制御装置は、受け取ったアドレス番号に基づいて、そのアドレス番号のメモリセルが存在するビット線番号およびワード線番号を特定する。特定されたビット線番号および書き込みデータの値はカラムデコーダ１０４に送られ、カラムデコーダ１０４は受け取ったビット線番号および書き込みデータの値に基づいてビット線スイッチ１０６を制御し、そのビット線番号のビット線を選択する。すなわち、書き込みデータがゼロの場合には、選択されたビット線（選択ビット線）には、選択ビット線電圧として電源回路１０１からビット線電位供給配線１０５を介して印加されている電圧が印加される。その他のビット線（非選択ビット線）には、非選択ビット線電圧として、０Ｖ（接地電圧）が印加される。一方、書き込みデータが１の場合には、選択されたビット線（選択ビット線）には、選択ビット線電圧として０Ｖ（接地電圧）が印加される。その他のビット線（非選択ビット線）には、非選択ビット線電圧として、電源回路１０１からビット線電位供給配線１０５を介して印加されている電圧が印加される。すなわち、書き込みデータがゼロの場合と１の場合とでは、選択ビット線と非選択ビット線とで印加される電圧が入れ替えられる。

また、カラムデコーダ１０４は、制御装置から入力される書き込みデータの値に基づき、接続配線スイッチ１８７を制御する。すなわち、書き込みデータがゼロの場合には、０Ｖ（接地電圧）が接続配線１８６に印加される。一方、書き込みデータが１の場合には、電源回路１０１からビット線電位供給配線１０５を介して印加されている電圧が接続配線１８６に印加される。

一方、特定されたワード線番号はロウデコーダ１０８に送られ、ロウデコーダ１０８は受け取ったワード線番号に基づいてワード線スイッチ１１０を制御し、そのワード線番号のワード線を選択する。すなわち、選択されたワード線（選択ワード線）には、選択ワード線電圧として電源回路１０１からワード線電位供給配線１０７を介して印加されている電圧が印加される。その他のワード線（非選択ワード線）には、非選択ワード線電圧として、０Ｖ（接地電圧）が印加される。なお、本実施形態において、電源回路１０１は、ビット線電位供給配線１０５を介してビット線スイッチ１０６へ、ワード線電位供給配線１０７を介してワード線スイッチ１１０へ、それぞれ別個に電位を供給しているため、選択ビット線電圧と選択ワード線電圧を異ならせることができる。

書き込むべき値がゼロの場合には、制御装置から電源回路１０１へＥｒａｓｅ信号が与えられ、電源回路１０１は、ビット線スイッチ１０６へ第４の電圧パルス（例えば、電圧＋５Ｖ、パルス幅１１０ｎｓ）を印加する。また、電源回路１０１は、ワード線スイッチ１１０へ、所定の電圧パルス（例えば電圧＋６Ｖ、パルス幅１μｓ）を印加する。書き込むべき値が１の場合には、制御装置から電源回路１０１へＰｒｏｇｒａｍ信号が与えられ、電源回路１０１は、ビット線スイッチ１０６へ第３の電圧パルス（例えば、電圧＋５Ｖ、パルス幅１１０ｎｓ）を印加する。また、電源回路１０１は、ワード線スイッチ１１０へ、所定の電圧パルス（例えば電圧＋６Ｖ、パルス幅１μｓ）を印加する。

かかる動作によれば、選択ワード線に接続された制御端子１３０（ゲート電極）の電位は、上述の例では第１主端子１２６および第２主端子１２８よりも少なくとも＋１Ｖ以上高くなり、選択トランジスタ１２０（ここではｎチャンネル型、閾値電圧０．５Ｖ）は導通状態となる。

ゼロを書き込む場合、選択ビット線に＋５Ｖ、接続配線１８６に０Ｖが印加される。かかる動作によれば、選択されたメモリセル１２４では、第１主端子１２６の第２端子１３６に対する電位（以下、書き込み電圧）が＋５Ｖとなる。よって、第１端子１３２から第２端子１３６へと電流が流れ、抵抗変化型素子１２２にゼロが書き込まれる。

１を書き込む場合、選択ビット線に０Ｖ、接続配線１８６に＋５Ｖが印加される。かかる動作によれば、選択されたメモリセル１２４の書き込み電圧は−５Ｖとなる。よって、第２端子１３６から第１端子１３２へと電流が流れ、抵抗変化型素子１２２に１が書き込まれる。

一方、選択ワード線と同じ行に属していても、選択ビット線と異なる列に属するメモリセル１２４では、選択トランジスタ１２０の第１主端子１２６と抵抗変化型素子１２２の第２端子１３６とには同じ電位（０Ｖまたは＋５Ｖ）が印加されているため、抵抗変化型素子１２２の両端に電位差は生じず、抵抗値は変化しない。また、非選択ワード線と同じ行に属するメモリセル１２４では、選択トランジスタ１２０が非導通状態にあるため、抵抗変化型素子１２２に電位差は生じず、抵抗値は変化しない。

次に、読み出し動作について説明する。制御装置は、システムから読み出し命令と共に、データを読み出すべきメモリセルのアドレス番号を受け取る。

制御装置は、受け取ったアドレス番号に基づいて、そのアドレス番号のメモリセルが存在するビット線番号およびワード線番号を特定する。特定されたビット線番号はカラムデコーダ１０４に送られ、カラムデコーダ１０４は受け取ったビット線番号に基づいてビット線スイッチ１０６を制御し、そのビット線番号のビット線を選択する。すなわち、選択されたビット線（選択ビット線）には、選択ビット線電圧（第１の電圧）として０Ｖ（接地電圧）が印加される。その他のビット線（非選択ビット線）には、非選択ビット線電圧（第２の電圧）として、電源回路１０１からビット線電位供給配線１０５に印加されている電圧が印加される。

また、カラムデコーダ１０４は、読み出し命令を受け取った制御装置からの指令に基づき、接続配線スイッチ１８７を制御する。すなわち、データを読み出す場合には、電源回路１０１からビット線電位供給配線１０５を介して印加されている電圧が接続配線１８６に印加される。

一方、特定されたワード線番号はロウデコーダ１０８に送られ、ロウデコーダ１０８は受け取ったワード線番号に基づいてワード線スイッチ１１０を制御し、そのワード線番号のワード線を選択する。すなわち、選択されたワード線（選択ワード線）には、選択ワード線電圧として電源回路１０１からワード線電位供給配線１０７を介して印加されている電圧が印加される。その他のワード線（非選択ワード線）には、非選択ワード線電圧として、０Ｖ（接地電圧）が印加される。

次に、制御装置から電源回路１０１へＲｅａｄ信号が与えられ、電源回路１０１は、ビット線電位供給配線１０５を介してビット線スイッチ１０６へ、所定の電圧パルス（例えば電圧＋１Ｖ、パルス幅１μｓ）を印加する。一方、電源回路１０１は、ワード線電位供給配線１０７を介してワード線スイッチ１１０へ、所定の電圧パルス（例えば電圧＋２Ｖ、パルス幅１μｓ）を印加する。

非選択ワード線に接続されたメモリセル１２４では、選択トランジスタ１２０のゲート電極電圧が０Ｖとなり、該トランジスタは非導通状態となって電流が流れない。一方、非選択ビット線に接続されたメモリセル１２４では、選択トランジスタ１２０の状態に関わらず、第１主端子１２６と第２端子１３６の電位が共に＋１Ｖとなって電位差は生じず、やはり電流は流れない。

これに対し、選択ワード線および選択ビット線の両方に接続されたメモリセル１２４では、選択トランジスタ１２０のゲート電極電圧が第１主端子１２６および第２主端子１２８の電位よりも少なくとも＋１Ｖ以上高くなり、該トランジスタが導通状態となる。一方、該メモリセルでは、第１主端子１２６には＋１Ｖが、第２端子１３６には０Ｖが印加されているため、抵抗変化型素子１２２に電流が流れる。流れる電流の大きさに基づき、抵抗変化型素子１２２が高抵抗状態にあるか低抵抗状態にあるかが判定される。かかる動作によりデータの読み出しが行われる。

なお、電源回路１０１がビット線スイッチ１０６およびワード線スイッチ１１０のそれぞれへ印加する電圧と、選択トランジスタ１２０が導通状態になる電位（選択トランジスタ１２０の特性）と、抵抗変化型素子１２２の抵抗値が変化する電位とは互いに関連するため、構成材料や部材サイズの選択などにより適宜設定される。また、本実施形態の説明では、選択トランジスタ１２０の第１主端子１２６および第２主端子１２８がドレインになるかソースになるかは、ゼロを書き込む場合と１を書き込む場合とで異なる。

（第６実施形態）
第６実施形態の抵抗変化型記憶装置６００は、概略として、第１実施形態の抵抗変化型装置１００において、第５実施形態のように、上部電極とソース線とを一体化させたものである。

［構成］
第６実施形態の抵抗変化型記憶装置６００は、回路としては第１実施形態の抵抗変化型記憶装置１００と等価である。よって、回路図（ブロック図）は省略する。

抵抗変化型記憶装置６００と第１実施形態の抵抗変化型記憶装置１００との主な相違点は、以下の通りである。第１に、上部電極１３８とソース線１１８とが同一の部材で構成されている。第２に、メモリセルアレイ１１２がメモリセルアレイ６１２で置換されている。その他の構成要素については抵抗変化型記憶装置１００と同様である。このため、共通する部分については同一の符号および名称を付して説明を省略する。

図１９は、本発明の第６実施形態におけるメモリセルアレイ６１２のレイアウト図である。図２０は、図１９のＫ−Ｋ’線に沿った断面図である。図２１は、図１９のＬ−Ｌ’線に沿った断面図である。以下、図１９乃至図２１を参照しつつ、メモリセルアレイ６１２について詳細に説明する。

図に示すように、メモリセルアレイ６１２は、基板１５６の上に複数の層が積層されるように形成されている。基板１５６には、ウェル状のＮ^＋領域１５２（正方形の一辺が0.5μｍ程度、深さ0.5μｍ程度）が行列状に並ぶように形成されている。そして、ｉを０以上の整数とするとき、それぞれの列の、（２ｉ＋１）番目の行に属するＮ^＋領域１５２と（２ｉ＋２）番目の行に属するＮ^＋領域１５２との間に、ウェル状のＮ^＋領域１５４（縦横それぞれ0.5μｍ程度、深さ0.5μｍ程度）が１個ずつ形成されている。Ｎ^＋領域１５２とＮ^＋領域１５４との間には、基板１５６上に、行方向に延びるようにワード線１１６（幅0.25μｍ、厚さ0.5μｍ程度）が形成されている。

図１９および図２０（Ｋ−Ｋ’断面）に示すように、それぞれのＮ^＋領域１５２の上方には、下部電極１３４（縦横それぞれ0.5μｍ程度、厚さ0.5μｍ程度）が形成されており、Ｎ^＋領域１５２と下部電極１３４とは下部電極コンタクト１４４（縦横それぞれ0.23μｍ程度、厚さ0.5μｍ程度）により電気的に接続されている。下部電極１３４の上方には、下部電極１３４に接触するように抵抗変化層１４３（縦横それぞれ0.5μｍ程度、厚さ0.5μｍ程度）が形成され、さらにその上方には、抵抗変化層１４３に接触するように上部電極１３８（幅0.5μｍ程度、厚さ0.5μｍ程度）が形成されている。本実施形態では、上部電極１３８はソース線１１８を兼ねている。上部電極１３８は、行方向に延びるように形成される。なお、第５実施形態と異なり、本実施形態では、上部電極１３８が全ての列を貫くように連続した一本の配線として形成される。

Ｎ^＋領域１５４とビット線１１４とはビット線コンタクト１９６（縦横それぞれ0.23μｍ程度、厚さ2.1μｍ程度）により電気的に接続されることにより、Ｎ^＋領域１５４とビット線１１４とが電気的に接続されている。

なお、図では便宜上省略しているが、ワード線１１６と基板１５６との間はゲート絶縁膜により絶縁されている。また、上部電極１３８（ソース線１１８）と、上部電極１３８と、抵抗変化層１４３と、下部電極１３４と、下部電極コンタクト１４４と、ワード線１１６と、ビット線コンタクト１９６との間隙を埋めるように層間絶縁層１５８が形成されている。図に示すように、電極以外で金属により構成される配線を有するのは、ビット線１１４のある層（第１の層）のみとなっている。

基板１５６には、例えばシリコン基板が用いられる。層間絶縁層１５８は、例えば、酸化シリコン、窒化シリコン、酸窒化シリコン等により構成される。上部電極コンタクト１４２と、下部電極コンタクト１４４と、ビット線コンタクト１９６とは、例えば、金属材料（タングステン等）により構成される。Ｎ^＋領域は、例えばシリコン基板にＰイオンを注入することで構成される。

Ｎ^＋領域１５２とＮ^＋領域１５４とワード線１１６とで選択トランジスタ１２０が構成される。なお、Ｎ^＋領域１５４とビット線コンタクト１９６との接点が第１主端子１２６となる。Ｎ^＋領域１５２と下部電極コンタクト１４４との接点が第２主端子１２８となる。ワード線１１６のうち、Ｎ^＋領域１５２とＮ^＋領域１５４とで挟まれた部分が制御端子１３０となる。抵抗変化層１４３は抵抗変化型素子１２２を構成する。抵抗変化層１４３が下部電極１３４と接触する端面が第１端子１３２となる。抵抗変化層１４３が上部電極１３８と接触する端面が第２端子１３６となる。上述したように、選択トランジスタ１２０と抵抗変化型素子１２２とで、メモリセル１２４が構成される。

かかる構成により、上部電極１３８（ソース線１１８）は同じ行に属する抵抗変化層１４３の上方を通り、かつ行方向に延びるように形成される。また、ビット線１１４は同じ列に属するメモリセル１２４の上方を通り、かつ列方向に延びるように形成される。

図１９および図２１（Ｌ−Ｌ’断面）に示すように、同じ行に属するワード線１１６と上部電極１３８（ソース線１１８）とは、所定の間隔毎にコンタクト１９８（接続部）を介して電気的に接続されている。すなわち、本実施形態のメモリセルアレイ１１２では、メモリセル１２４の列の間に、所定の間隔を置いて間隙が設けられている。ワード線１１６には、該間隙おいて、同一行の上部電極１３８（ソース線１１８）の下方に延びるように突出部１６０が形成されている。そして、突出部１６０と上部電極１３８（ソース線１１８）とが、基板１５６に垂直な方向に延びるコンタクト１９８（縦横それぞれ0.23μｍ程度、厚さ1.1μｍ程度）により電気的に接続される。

コンタクト１９８が形成される間隔（突出部１６０が形成される間隔）は、上部電極１３８（ソース線１１８）およびワード線１１６のそれぞれを電位変化が伝播する速度の差などに基づいて適宜設定されうるが、例えば、メモリセル３２個毎、あるいは１６個毎などとすることができる。コンタクト１９８は、例えば金属材料（タングステン等）により構成される。

［動作］
本実施形態の抵抗変化型記憶装置６００の動作は、第１実施形態の抵抗変化型記憶装置１００の動作と同様であるので、詳細な説明を省略する。

［特徴］
本実施形態の抵抗変化型記憶装置６００は、第１実施形態の抵抗変化型記憶装置１００と同様の特徴および効果を有する。また、抵抗変化型記憶装置６００は、ソース線と上部電極が同一の部材で構成されている。かかる構成では、電極材料をより多く必要とするものの、ソース線を独立した層に設ける必要がなくなる。よって、第１実施形態よりもさらに層を少なくでき、製造コストを低減できる。

［変形例］
本実施形態においても、第１実施形態と同様の変形例を用いることができる。

また、上述の説明では、第２実施形態の抵抗変化型記憶装置２００を基にして説明したが、異なる構成としてもよい。例えば、第２実施形態乃至第４実施形態の抵抗変化型記憶装置を基にしてもよい。ソース線と上部電極を同一の部材ｑで構成することにより、ソース線を独立した層に設ける必要がなくなる。よって、層の数を少なくでき、製造コストを低減できる。

本発明に係る抵抗変化型記憶装置は、高速動作が可能であり、かつ製造コストが低減された抵抗変化型記憶装置として有用である。

本発明の第１実施形態の抵抗変化型記憶装置の構成の一例を示すブロック図である。 本発明の第１実施形態におけるメモリセルアレイのレイアウト図である。 図２のＡ−Ａ’線に沿った断面図である。 図２のＢ−Ｂ’線に沿った断面図である。 本発明の第２実施形態の抵抗変化型記憶装置の構成の一例を示すブロック図である。 本発明の第２実施形態におけるメモリセルアレイのレイアウト図である。 図６のＣ−Ｃ’線に沿った断面図である。 図６のＤ−Ｄ’線に沿った断面図である。 本発明の第３実施形態の抵抗変化型記憶装置の構成の一例を示すブロック図である。 本発明の第３実施形態におけるメモリセルアレイのレイアウト図である。 図１０のＦ−Ｆ’線に沿った断面図である。 本発明の第４実施形態の抵抗変化型記憶装置の構成の一例を示すブロック図である。 本発明の第５実施形態の抵抗変化型記憶装置の構成の一例を示すブロック図である。 本発明の第５実施形態におけるメモリセルアレイのレイアウト図である。 図１４のＨ−Ｈ’線に沿った断面図である。 図１４のＩ−Ｉ’線に沿った断面図である。 図１４のＪ−Ｊ’線に沿った断面図である。 本発明の第５実施形態の変形例にかかる抵抗変化型記憶装置の構成の一例を示すブロック図である。 本発明の第６実施形態におけるメモリセルアレイのレイアウト図である。 図１９のＫ−Ｋ’線に沿った断面図である。 図１９のＬ−Ｌ’線に沿った断面図である。 特許文献１に開示された抵抗変化型記憶装置の概略を示すブロック図である。 従来の抵抗変化型記憶装置に裏打ちの技術を応用した場合のメモリセルアレイのレイアウト図である。 図２３の線Ｏ−Ｏ’に沿った断面図である。 図２３の線Ｐ−Ｐ’に沿った断面図である。

符号の説明

１ メモリセル
２ トランジスタ
３ 抵抗変化型素子
４ ワード線
５ ビット線
６ ソース線
７ カラムデコーダ
８ ロウデコーダ
９ 裏打ち配線
１０ 接続部
１００ 抵抗変化型記憶装置
１０１ 電源回路
１０２ 電源回路
１０３ 電位供給配線
１０４ カラムデコーダ
１０５ ビット線電位供給配線
１０６ ビット線スイッチ
１０７ ワード線電位供給配線
１０８ ロウデコーダ
１１０ ワード線スイッチ
１１２ メモリセルアレイ
１１４ ビット線
１１６ ワード線
１１８ ソース線
１２０ 選択トランジスタ
１２２ 抵抗変化型素子
１２４ メモリセル
１２６ 第１主端子
１２８ 第２主端子
１３０ 制御端子
１３２ 第１端子
１３４ 下部電極
１３６ 第２端子
１３８ 上部電極
１３９ コンタクト
１４０ コンタクト
１４１ コンタクト
１４２ 上部電極コンタクト
１４３ 抵抗変化層
１４４ 下部電極コンタクト
１４６ ビット線コンタクト
１４８ 中継部
１５０ ビット線コンタクト
１５２ Ｎ^＋領域
１５４ Ｎ^＋領域
１５６ 基板
１５８ 層間絶縁層
１６０ 突出部
１６２ 突出部
１６４ 突出部
１６６ 突出部
１６８ 突出部
１７０ コンタクト
１７２ コンタクト
１７４ 突出部
１７６ 突出部
１７８ 突出部
１８０ トランジスタ
１８２ 接続配線
１８４ 裏打ち配線
１８６ 接続配線
１８７ 接続配線スイッチ
１８８ コンタクト
１９０ 突出部
１９１ 接続部
１９２ 中継部
１９４ 上部電極コンタクト
１９６ ビット線コンタクト
１９８ コンタクト
２００ 抵抗変化型記憶装置
２１２ メモリセルアレイ
３００ 抵抗変化型記憶装置
３１２ メモリセルアレイ
４００ 抵抗変化型記憶装置
４１２ メモリセルアレイ
５００ 抵抗変化型装置
５００ 抵抗変化型記憶装置
５１２ メモリセルアレイ
６００ 抵抗変化型記憶装置
６１２ メモリセルアレイ

Claims (11)

1. 基板上に第１の層および第２の層を含む複数の層が積層されたメモリセルアレイを備えた抵抗変化型記憶装置であって、
   前記メモリセルアレイは、
   前記第１の層に属し、かつ互いに平行に形成された複数の第１の配線と、
   前記第２の層に属し、基板主面に垂直な方向から見て前記第１の配線に交差するように、かつ互いに平行に形成された複数の第２の配線と、
   基板主面に垂直な方向から見て前記第１の配線と前記第２の配線とが交差する位置に対応して、第１主端子と第２主端子と制御端子とを有するスイッチング素子と、第１端子と第２端子との間の電気抵抗の変化に基づいて情報を記憶する抵抗変化型素子とを有し、前記第２主端子と前記第１端子とが電気的に接続された複数のメモリセルとを備え、
   前記第１主端子と、前記第１の配線とが、電気的に接続され、
   前記制御端子と、前記第２の配線とが、電気的に接続され、
   前記第２端子と、前記第１の層または第２の層に形成された配線とが、電気的に接続されている、抵抗変化型記憶装置。
2. 前記第２の配線と同じ方向に並ぶ前記制御端子の複数を電気的に接続する接続配線を有し、前記第２の配線と同じ方向に所定の間隔で、前記接続配線と前記第２の配線とを電気的に接続する接続部を有する、請求項１に記載の抵抗変化型記憶装置。
3. 前記メモリセルが前記第２の配線の延びる方向を行方向とする行列状に配列され、
   それぞれの行に属する前記メモリセルにおいて、
   前記制御端子が電気的に接続されている前記第２の配線と、前記第２端子とが、電気的に接続されている
   請求項１に記載の抵抗変化型記憶装置。
4. さらに、第１の配線のそれぞれに電気的に接続され、選択された第１の配線に第１の電圧を印加し、選択されなかった第１の配線に第２の電圧を印加する、第１の配線選択装置を備え、
   第２の電圧が第１の電圧よりも高くなっている、抵抗変化型記憶装置。
5. 前記メモリセルが前記第２の配線の延びる方向を行方向とする行列状に配列され、
   ｎを自然数とするとき、
   （２ｎ−１）番目の行に属する前記メモリセルの前記制御端子が電気的に接続されている前記第２の配線と、２ｎ番目の行に属する前記メモリセルの前記第２端子とが、電気的に接続され、
   ２ｎ番目の行に属する前記メモリセルの前記制御端子が電気的に接続されている前記第２の配線と、（２ｎ−１）番目の行に属する前記メモリセルの前記第２端子とが、電気的に接続されている、
   請求項１に記載の抵抗変化型記憶装置。
6. 前記メモリセルがＮ行Ｍ列の行列状に配列され、
   ｎを自然数（１≦ｎ＜Ｎ）とするとき、
   ｎ番目の行に属する前記メモリセルの前記制御端子が電気的に接続されている前記第２の配線と、（ｎ＋１）番目の行に属する前記メモリセルの前記第２端子とが、電気的に接続されている、
   請求項１に記載の抵抗変化型記憶装置。
7. 前記メモリセルが前記第２の配線の延びる方向を行方向とする行列状に配列され、
   さらに、第１の層に第１の配線と平行に形成された第３の配線と、
   基板主面に垂直な方向から見て前記第２の配線と前記第３の配線とが交差する位置に対応して、第３主端子と第４主端子と第２制御端子とを有する第２のスイッチング素子とを備え、
   それぞれの行に属する前記第２の配線と、前記第２制御端子とが、電気的に接続され、
   同じ行に属するメモリセルの前記第２端子と前記第４主端子とが、電気的に接続され、
   前記第３主端子と、前記第３の配線とが、電気的に接続されている、
   請求項１に記載の抵抗変化型記憶装置。
8. さらに、第１の層に第１の配線と平行に形成された第３の配線を備え、
   前記第２端子が前記第３の配線に電気的に接続されている、抵抗変化型記憶装置。
9. 前記第２の配線が前記第２端子に接触する電極を構成する、請求項１に記載の抵抗変化型記憶装置。
10. 前記制御端子がポリシリコンで構成され、前記第２の配線がポリシリコンよりも電気抵抗が小さい金属で構成されている、請求項１に記載の抵抗変化型記憶装置。
11. 電極以外で金属を含む層が２層以下である、請求項１に記載の抵抗変化型記憶装置。

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