JP2010010688A - 不揮発性メモリ素子及びその製造方法 - Google Patents

Abstract

【課題】 積層構造により拡張されて高集積化の容易な不揮発性メモリ素子及びその経済的な製造方法を提供する。
【解決手段】少なくとも一つの第１電極と、前記少なくとも一つの第１電極と垂直に交差するように配列される少なくとも一つの第２電極と、前記少なくとも一つの第１電極と前記少なくとも一つの第２電極との交差部分の間に介在する少なくとも一つのデータ保存層と、前記少なくとも一つの第１電極と前記少なくとも一つの第２電極との交差部分の間に介在する少なくとも一つの金属シリサイド層とを有する。
【選択図】 図１

Description

本発明は半導体素子及びその製造方法に関し、特に、複数層構造によって拡張することができる不揮発性メモリ素子及びその製造方法に関する。

半導体製品は、その体積が段々小さくなりつつも高容量のデータ処理を求められている。これにより、これらの半導体製品に使われる不揮発性メモリ素子の動作速度及び集積度を高める必要がある。このような点から、従来の単層構造の代りに複数層構造の不揮発性メモリ素子は高集積化に有利である。

複数層構造を利用すれば、単層構造と同じ領域上にメモリセルを垂直に積層できる。しかし、複数層構造の不揮発性メモリ素子で各層のメモリセルを連結して各層のメモリセルを選択する方法が容易ではない。
また、複数層構造の不揮発性メモリ素子は、その積層数が増加するにつれて製造工程が増加してコストアップになるという問題がある。

そこで、本発明は上記従来の不揮発性メモリ素子における問題点に鑑みてなされたものであって、本発明の目的は、積層構造により拡張されて高集積化の容易な不揮発性メモリ素子を提供することにある。
また、本発明の他の目的は、、前記不揮発性メモリ素子の経済的な製造方法を提供することにある。

上記目的を達成するためになされた本発明による不揮発性メモリ素子は、少なくとも一つの第１電極と、前記少なくとも一つの第１電極と垂直に交差するように配列される少なくとも一つの第２電極と、前記少なくとも一つの第１電極と前記少なくとも一つの第２電極との交差部分の間に介在する少なくとも一つのデータ保存層と、前記少なくとも一つの第１電極と前記少なくとも一つの第２電極との交差部分の間に介在する少なくとも一つの金属シリサイド層とを有することを特徴とする。

前記少なくとも一つの金属シリサイド層は、前記少なくとも一つの第１電極と前記少なくとも一つのデータ保存層との間に介在することが好ましい。
前記少なくとも一つの第１電極は、第１半導体を含み、該第１半導体はショットキーダイオードを形成するように、前記少なくとも一つの金属シリサイド層と接触することが好ましい。
前記少なくとも一つの第１電極と前記少なくとも一つの金属シリサイド層との間に介在する少なくとも一つの接合層をさらに有し、前記少なくとも一つの第１電極は、第１導電型を有する第１半導体を含み、前記少なくとも一つの接合層は、前記第１導電型の逆である第２導電型を有する第２半導体を含むことが好ましい。
前記少なくとも一つの接合層は、前記少なくとも一つの第１電極の側壁からリセス（ｒｅｃｅｓｓ）されて配置されることが好ましい。
前記少なくとも一つの金属シリサイド層は、前記少なくとも一つの接合層と前記少なくとも一つの第２電極との間に介在することが好ましい。
前記少なくとも一つのデータ保存層は、前記少なくとも一つの接合層と前記少なくとも一つの金属シリサイド層との間に介在することが好ましい。
前記少なくとも一つのデータ保存層は、前記少なくとも一つの第１電極と前記少なくとも一つの接合層との間に介在することが好ましい。

前記少なくとも一つの第２電極は、金属を含むことが好ましい。
前記少なくとも一つの第１電極と前記少なくとも一つの第２電極とは、互いに直角をなすように交差配列されることが好ましい。
前記データ保存層は、抵抗変化を保存できる物質を含むことが好ましい。
前記少なくとも一つの第１電極は、複数の第１電極からなり、前記少なくとも一つの第２電極は、前記複数の第１電極間に配置された複数の第２電極からなることが好ましい。
前記複数の第１電極は、複数の層で積層され、前記少なくとも一つの金属シリサイド層は、前記複数の第１電極と前記複数の第２電極との間に介在する複数の金属シリサイド層をからなることが好ましい。
前記少なくとも一つのデータ保存層は、複数の層で積層された前記複数の第１電極を横切って延長されることが好ましい。

また、上記目的を達成するためになされた本発明による不揮発性メモリ素子は、少なくとも一つの第１電極と、前記少なくとも一つの第１電極と垂直に交差するように配列される少なくとも一つの第２電極と、前記少なくとも一つの第１電極と前記少なくとも一つの第２電極との交差部分の間に介在する少なくとも一つのデータ保存層とを有し、前記少なくとも一つの第１電極は、第１導電型を有する第１半導体を含み、前記少なくとも一つの第２電極は、前記第１導電型の逆である第２導電型を有する第３半導体、及び前記第３半導体の内部に埋め込まれた埋め込み層を含み、前記埋め込み層は、金属または金属シリサイドを含むことを特徴とする。

上記目的を達成するためになされた本発明による不揮発性メモリ素子の製造方法は、少なくとも一つの第１電極を形成する工程と、前記少なくとも一つの第１電極の側壁方向に少なくとも一つの金属シリサイド層を形成する工程と、前記少なくとも一つの第１電極の側壁方向に少なくとも一つのデータ保存層を形成する工程と、前記少なくとも一つの第１電極と垂直に交差するように配列し、前記少なくとも一つの第１電極との交差部分に前記少なくとも一つの金属シリサイド層と前記少なくとも一つのデータ保存層とが介在するように少なくとも一つの第２電極を形成する工程とを有することを特徴とする。

前記少なくとも一つの第１電極は第１半導体を含み、前記少なくとも一つの金属シリサイド層はショットキーダイオードを形成するように前記第１半導体と接触して形成し、前記少なくとも一つのデータ保存層は前記少なくとも一つの金属シリサイド層上に形成することが好ましい。
前記少なくとも一つの金属シリサイド層を形成する前に、前記少なくとも一つの第１電極上に少なくとも一つの接合層を形成する工程をさらに有し、前記少なくとも一つの第１電極は第１導電型を有する第１半導体を含み、前記少なくとも一つの接合層は、前記第１導電型の逆である第２導電型を有する第２半導体を含むことが好ましい。
前記少なくとも一つの接合層を形成する前に、前記少なくとも一つの第１電極の前記少なくとも一つの第２電極と交差する部分を側壁方向にリセスして、少なくとも一つの溝を形成する工程をさらに有し、前記少なくとも一つの接合層は、前記少なくとも一つの溝内に形成することが好ましい。

前記少なくとも一つの接合層は、前記第２半導体を前記溝内に形成した後、異方性エッチングを行って形成することが好ましい。
前記少なくとも一つの接合層は、前記溝内に選択的エピタキシャル成長法を利用して前記第２半導体を成長させて形成することが好ましい。
前記少なくとも一つの金属シリサイド層は、前記接合層上に自己整列シリサイド形成方法を利用して形成することが好ましい。
前記少なくとも一つのデータ保存層は、前記少なくとも一つの接合層を形成する前に前記少なくとも一つの第１電極の側壁上に形成し、前記接合層は、前記少なくとも一つのデータ保存層上に形成することが好ましい。

本発明に係る不揮発性メモリ素子によれば、接合層を第１電極内のリセスした溝内に配置することによって、接合層を形成するための空間を別途に割り当てる必要がないため、不揮発性メモリ素子の高集積化が容易になる。また、接合層を局部的に形成することによってダイオード接合のサイズを縮めて、第１電極のライン抵抗を低減させることができるという効果がある。
また、本発明に係る不揮発性メモリ素子によれば、金属シリサイド層を第１電極と第２電極との間に介在させて、接触抵抗を低めて不純物の移動を遮断できるという効果がある。

また、本発明に係る不揮発性メモリ素子によれば、積層構造に容易に拡張することができる。したがって、不揮発性メモリ素子は、第１電極及び第２電極の数を増やすことによって容易に高集積化できるという効果がある。
また、本発明に係る不揮発性メモリ素子の製造方法によれば、積層構造のメモリセルを同時に製造することができる。したがって、積層構造の不揮発性メモリ素子の製造工程が単純化し、コストダウンとなるという効果がある。

本発明の第１の実施形態による不揮発性メモリ素子を示す斜視図である。 本発明の第２の実施形態による不揮発性メモリ素子を示す斜視図である。 本発明の第３の実施形態による不揮発性メモリ素子を示す斜視図である。 本発明の第４の実施形態による不揮発性メモリ素子を示す斜視図である。 本発明の第５の実施形態による不揮発性メモリ素子を示す斜視図である。 図５の不揮発性メモリ素子のＶＩ−ＶＩ’線に沿った断面図である。 本発明の第６の実施形態による不揮発性メモリ素子を示す斜視図である。 図７の不揮発性メモリ素子のＶＩＩＩ−ＶＩＩＩ’線に沿った断面図である。 本発明の第７の実施形態による不揮発性メモリ素子を示す斜視図である。 図９の不揮発性メモリ素子のＸ−Ｘ’線に沿った断面図である。 本発明の第８の実施形態による不揮発性メモリ素子を示す斜視図である。 図１１の不揮発性メモリ素子のＸＩＩ−ＸＩＩ’線に沿った断面図である。 本発明の第５の実施形態による不揮発性メモリ素子の製造方法を説明するための断面図である。 本発明の第５の実施形態による不揮発性メモリ素子の製造方法を説明するための断面図である。 本発明の第５の実施形態による不揮発性メモリ素子の製造方法を説明するための断面図である。 本発明の第５の実施形態による不揮発性メモリ素子の製造方法を説明するための断面図である。 本発明の第５の実施形態による不揮発性メモリ素子の製造方法を説明するための断面図である。 本発明の第５の実施形態による不揮発性メモリ素子の製造方法を説明するための断面図である。 本発明の第６の実施形態による不揮発性メモリ素子の製造方法を説明するための断面図である。 本発明の第６の実施形態による不揮発性メモリ素子の製造方法を説明するための断面図である。 本発明の第６の実施形態による不揮発性メモリ素子の製造方法を説明するための断面図である。 本発明の第７の実施形態による不揮発性メモリ素子の製造方法を説明するための断面図である。 本発明の第８の実施形態による不揮発性メモリ素子の製造方法を説明するための断面図である。 本発明の第８の実施形態による不揮発性メモリ素子の製造方法を説明するための断面図である。

次に、本発明に係る不揮発性メモリ素子及びその製造方法を実施するための形態の具体例を図面を参照しながら説明する。

しかし、本発明は以下で開示する実施形態に限定されるものではなく相異なる多様な形態で具現され、単に本実施形態は本発明の開示を完全にし、当業者に発明の範ちゅうを完全に知らしせるために提供されるものである。図面で構成要素は説明の便宜のためにその大きさが誇張されることがある。

図１は、本発明の第１の実施形態による不揮発性メモリ素子を示す斜視図である。
図１を参照すると、少なくとも一つの第１電極１１０と少なくとも一つの第２電極１６０とは互いに垂直に交差して配列される。例えば、第２電極１６０は、一対の第１電極１１０の間に互いに垂直に直交するように配置されうる。しかし、本発明の範囲がこれらの直交配置に制限されるものではない。例えば、第１電極１１０と第２電極１６０とは所定の角度を持つように交差配列させてもよい。

少なくとも一つのデータ保存層１５０は、第１電極１１０と第２電極１６０との間に介在する。例えば、データ保存層１５０は、第１電極１１０と第２電極１６０との交差部分の間に介在する。しかし、本発明の範囲がこれらの例に制限されるものではない。他の例として、データ保存層１５０は、第１電極１１０と第２電極１６０との間に両電極と連結するように一つの広い層として形成配置してもよい。

データ保存層１５０は、抵抗変化を局所的に保存することができ、第１電極１１０と第２電極１６０との間の電流の流れを制御できる。例えば、データ保存層１５０は、印加される電圧によって高抵抗、低抵抗、または絶縁体の特性を持つことができる。このようなデータ保存層１５０の可変的な抵抗特性が不揮発性メモリ素子のデータ保存に利用される。

例えば、データ保存層１５０は相転移抵抗体として機能するものであり、この場合、不揮発性メモリ素子はＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：相変化メモリ）として動作する。例えば、相転移抵抗体としては例えば、ＧＳＴ（ＧｅＳｂ_ｘＴｅ_ｙ）のようなカルコゲナイド化合物を含むことができる。相転移抵抗体は、その結晶状態によって高抵抗状態と低抵抗状態とを持つことができる。

他の例として、データ保存層１５０は可変抵抗体を含むことができ、この場合、不揮発性メモリ素子はＲＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：抵抗変化メモリ）として動作する。可変抵抗体は、その物質の結晶状態の変化なしにその抵抗値を変更できるという点で相転移抵抗体と区分できる。しかし、可変抵抗体が相転移抵抗体を含む広い概念の脈絡として理解されてもよい。
例えば、可変抵抗体は、ＮｉＯ、Ｎｂ_２Ｏ_５、またはＺｎＯを含むことができる。

さらに他の例として、データ保存層１５０は絶縁破壊物質として機能するものである。
例えば、データ保存層１５０は、印加された電圧によって絶縁破壊の可能な絶縁物、例えば、酸化物を含むことができる。
このような不揮発性メモリ素子は、ワンタイムプログラム（Ｏｎｅ−Ｔｉｍｅ Ｐｒｏｇｒａｍ；ＯＴＰ）メモリとして利用される。このようなＯＴＰメモリは、一回しかプログラムできないというその短所にもかかわらず非常に大きいメモリ容量を要求する製品で利用される。

このような絶縁破壊物質は、再び絶縁特性を回復できないため、ヒューズとも呼ばれる。
一方、前述した相転移抵抗体及び／または可変抵抗体は、その導電性の変化によってアンチ・ヒューズとも呼ばれる。

第１電極１１０と第２電極１６０との交差部分に、少なくとも一つの接合層１４０及び少なくとも一つの金属シリサイド層１４５をさらに介在させることもできる。例えば、第１電極１１０に接触するように接合層１４０が配され、第２電極１６０の側壁に接触するようにデータ保存層１５０が配され、金属シリサイド層１４５はデータ保存層１５０と接合層１４０との間に介在させる。

第１電極１１０は、第１導電型を有する第１半導体を含み、接合層１４０は、第１導電型の逆である第２導電型を有する第２半導体を含む。
例えば、第１半導体は、第１導電型の不純物でドーピングされ、第２半導体は第２導電型の不純物でドーピングする。例えば、第１導電型はＮ型であり、第２導電型はＰ型である。他の例として、第１導電型がＰ型で、第２導電型がＮ型であることも可能である。

したがって、第１電極１１０及び接合層１４０の接触はダイオード接合、又はＰＮ接合を形成する。このようなダイオード接合は、第１電極１１０と第２電極１６０との間の電流の流れを整流する役割を行う。すなわち、ダイオード接合の極性によって、第１電極１１０と第２電極１６０との間の電流の流れは方向性を持つようになる。

接合層１４０は、第１電極１１０の側壁からリセスされた部位に局部的に配置されうる。
これにより、接合層１４０を形成するための空間を別途に割り当てる必要がないため、不揮発性メモリ素子の高集積化が容易になる。また、接合層１４０を局部的に形成することによって、ダイオード接合の大きさを縮めて第１電極１１０の線路抵抗を低減させることができる。

金属シリサイド層１４５は拡散障壁として機能するものである。これにより、接合層１４０内の不純物の拡散が金属シリサイド層１４５によって遮断される。また、金属シリサイド層１４５は、接合層１４０とデータ保存層１５０との間の接触抵抗を低めるのに寄与する。
例えば、金属シリサイド層１４５は、チタンシリサイド、コバルトシリサイド、ニッケルシリサイド、タングステンシリサイド、ジルコニウムシリサイド、モリブデンシリサイド、ハフニウムシリサイド、及び白金シリサイドから選択された一つ、または、これらの中から少なくとも二つ以上により形成される積層構造を含むことができる。

第２電極１６０は、導電体及び／または半導体を含む。例えば、第２電極１６０は、ポリシリコン、金属、及び金属シリサイドの中の一つ、または、これらの中から少なくとも二つ以上により形成される積層構造を含むことができる。

本実施形態による不揮発性メモリ素子はメモリセルを構成できる。例えば、第１電極１１０それぞれはビットラインになり、第２電極１６０はワードラインになるか、またはその逆もなりうる。

図２は、本発明の第２の実施形態による不揮発性メモリ素子を示す斜視図である。
本実施形態による不揮発性メモリ素子は、図１の不揮発性メモリ素子を一部構成を変形、または省略したものに対応する。したがって、二つの実施形態で重なる説明は省略する。

図２を参照すると、図１で接合層１４０が省略され、金属シリサイド層１４５ａはデータ保存層１５０と第１電極１１０との間に介在する。第１電極１１０は半導体で構成される。金属シリサイド層１４５ａは、第１電極１１０と接触してショットキーダイオード、又はショットキー障壁を形成する。したがって、図１のＰＮ接合ダイオードの代りに、本実施形態ではショットキーダイオードが電流の整流作用を行う。

ショットキーダイオードは、一般的に金属と半導体との接合障壁を称する。しかし、半導体と金属シリサイドとの接合は、半導体と金属との接合に比べて安定した界面を形成しつつショットキーダイオードを形成するものと知られている。
したがって、本実施形態による不揮発性メモリ素子は、ＰＮ接合ダイオードの代りにショットキーダイオードを利用することによってその構造を単純化できる。したがって、本実施形態による不揮発性メモリ素子は高集積化に容易である。

図３は、本発明の第３の実施形態による不揮発性メモリ素子を示す斜視図である。
本実施形態による不揮発性メモリ素子は、図１の不揮発性メモリ素子の一部構成を変形したものに対応する。したがって、二つの実施形態で重なる説明は省略する。

図３を参照すると、データ保存層１５０は、接合層１４０と第１電極１１０との間に介在する。金属シリサイド層１４５は、接合層１４０と第２電極１６０との間に介在する。
本実施形態で、第１電極１１０と接合層１４０とは、直接的にＰＮ接合を形成しない。
しかし、不揮発性メモリ素子の動作中にデータ保存層１５０が低抵抗状態に変われれば、第１電極１１０と接合層１４０との間にＰＮ接合が形成される。したがって、本実施形態による不揮発性メモリ素子は、図１の不揮発性メモリ素子と同じ方式で動作することができる。

図４は、本発明の第４の実施形態による不揮発性メモリ素子を示す斜視図である。
本実施形態による不揮発性メモリ素子は、図１の不揮発性メモリ素子を一部構成を変形、又は省略したものに対応する。したがって、二つの実施形態で重なる説明は省略する。

図４を参照すると、データ保存層１５０は、図１に示した接合層１４０及び金属シリサイド層１４５なしに第１電極１１０と第２電極１６０ａとの交差部分に直接介在する。第１電極１１０は第１導電型の第１半導体を備え、第２電極１６０ａは、第２導電型の第３半導体１６２及び埋め込み層１６５を備えることができる。埋め込み層１６５は、第３半導体１６２の内部に埋め込まれるように配置される。

第１電極１１０及び第２電極１６０ａは、データ保存層１５０が低抵抗状態に変われば、ＰＮ接合を形成してダイオードとして機能する。埋め込み層１６５は、第２電極１６０ａの抵抗を低めるために第３半導体１６２より低い抵抗を持つ導電体、例えば、金属又は金属シリサイドで構成される。

図５は、本発明の第５の実施形態による不揮発性メモリ素子を示す斜視図であり、図６は、図５の不揮発性メモリ素子のＶＩ−ＶＩ’線に沿った断面図である。本実施形態による不揮発性メモリ素子は、図１の不揮発性メモリ素子を基本メモリセルとして利用したものであり、したがって、重複する説明は省略する。

図５及び図６を参照すると、複数の第１電極１１０が２次元的に配列され、かつ３次元的に積層される。複数の第２電極１６０は、第１電極１１０と垂直に交差するように、積層された第１電極１１０を縦断して延長される。第２電極１６０は、第１電極１１０間に配置され第１電極１１０の積層延長方向に沿って離隔配置される。例えば、第１電極１１０と第２電極１６０とは互いに垂直に直交するように配置される。

接合層１４０及び金属シリサイド層１４５は、第１電極１１０と第２電極１６０との交差部分の第１電極１１０とデータ保存層１５０との間に介在する。データ保存層１５０は、第１電極１１０と第２電極１６０との間に介在する。例えば、データ保存層１５０は、一対の第１電極１１０の間に介在する１つのグループの第２電極１６０を取り囲む枠状になる。しかし、データ保存層１５０の形態はこのような例に限定されない。例えば、図１に示したように、データ保存層１５０は、第１電極１１０と第２電極１６０との交差部分にそれぞれ限定されてもよい。

このような３次元構造では、第１電極１１０間の第２電極１６０は、その第２電極１６０の両側のメモリセルで共有される。一方、各層の第１電極１１０は、奇数番目と偶数番目との二つのグループの動作にアクセスすることができる。すなわち、各層の第１電極１１０は一対のビットラインによる動作にアクセスすることができる。

本実施形態による不揮発性メモリ素子によれば、複数のメモリセルが３次元構造に配置される。メモリセルの数は、第１電極１１０及び第２電極１６０の数及び長さを調節することによって容易に調節される。したがって、不揮発性メモリ素子の高集積化に容易であり、その結果、高容量の製品に好適である。

図７は、本発明の第６の実施形態による不揮発性メモリ素子を示す斜視図であり、図８は、図７の不揮発性メモリ素子のＶＩＩＩ−ＶＩＩＩ’線に沿った断面図である。本実施形態による不揮発性メモリ素子は、図２の不揮発性メモリ素子を基本メモリセルとして利用したものであり、したがって、重複する説明は省略する。

図７及び図８を参照すると、複数の第１電極１１０が２次元的に配列され、かつ３次元的に積層される。複数の第２電極１６０は、第１電極１１０と垂直に交差するように、積層された第１電極１１０を縦断して延長される。第２電極１６０は、第１電極１１０間に配置され第１電極１１０の積層延長方向に沿って離隔配置される。例えば、第１電極１１０と第２電極１６０とは互いに垂直に直交するように配置される。

金属シリサイド層１４５ａは、第１電極１１０と第２電極１６０との交差部分のデータ保存層１５０と第１電極１１０との間に介在する。データ保存層１５０は、図５及び図６で説明したように枠状になりうるが、本実施形態はこのような例に制限されるものではない。

このような３次元構造では、第１電極１１０間の第２電極１６０は、その第２電極１６０の両側のメモリセルで共有される。一方、各層の第１電極１１０は、奇数番目と偶数番目との二つのグループの動作にアクセスすることができる。すなわち、各層の第１電極１１０は、一対のビットラインによる動作にアクセスすることができる。

図９は、本発明の第７の実施形態による不揮発性メモリ素子を示す斜視図であり、図１０は、図９の不揮発性メモリ素子のＸ−Ｘ’線に沿った断面図である。本実施形態による不揮発性メモリ素子は、図３の不揮発性メモリ素子を基本メモリセルとして利用したものであり、したがって、重複する説明は省略する。

図９及び図１０を参照すると、複数の第１電極１１０が２次元的に配列され、かつ３次元的に積層される。複数の第２電極１６０は、第１電極１１０と垂直に交差するように、積層された第１電極１１０を縦断して延長される。第２電極１６０は、第１電極１１０間に配置され第１電極１１０の積層延長方向に沿って離隔配置される。例えば、第１電極１１０と第２電極１６０とは互いに垂直に直交するように配置される。

接合層１４０及び金属シリサイド層１４５は、第１電極１１０と第２電極１６０との交差部分に介在する。データ保存層１５０は、第１電極１１０と接合層１４０との間に介在する。

このような３次元構造では、第１電極１１０間の第２電極１６０は、その第２電極１６０の両側のメモリセルで共有される。一方、各層の第１電極１１０は、奇数番目と偶数番目との二つのグループの動作にアクセスすることができる。すなわち、各層の第１電極１１０は一対のビットラインによる動作にアクセスすることができる。

図１１は、本発明の第８の実施形態による不揮発性メモリ素子を示す斜視図であり、図１２は、図１１の不揮発性メモリ素子のＸＩＩ−ＸＩＩ’線に沿った断面図である。本実施形態による不揮発性メモリ素子は、図４の不揮発性メモリ素子を基本メモリセルとして利用したものであり、したがって、重複する説明は省略する。

図１１及び図１２を参照すると、複数の第１電極１１０が２次元的に配列され、かつ３次元的に積層される。複数の第２電極１６０ａは、第１電極１１０と垂直に交差するように、積層された第１電極１１０を縦断して延長される。第２電極１６０ａは、第１電極１１０間に配置され第１電極１１０の積層延長方向に沿って離隔配置される。例えば、第１電極１１０と第２電極１６０ａとは互いに垂直に直交するように配置される。データ保存層１５０は、第１電極１１０と第２電極１６０ａとの間で、図５及び図６で説明したように枠状になりうる。

このような３次元構造では、第１電極１１０間の第２電極１６０ａは、その第２電極１６０ａ両側のメモリセルで共有される。一方、各層の第１電極１１０は、奇数番目と偶数番目との二つのグループの動作にアクセスすることができる。すなわち、各層の第１電極１１０は一対のビットラインによる動作にアクセスすることができる。

図１３〜図１８は、本発明の第５の実施形態による不揮発性メモリ素子の製造方法を説明するための断面図である。
図１３を参照すると、まず、第１電極１１０の積層構造を形成する。

第１電極１１０は、絶縁層１２０によって互いに離隔するように配置する。絶縁層１２０は、一つの物質、又は色々な絶縁物質よりなる複合層を含む。
例えば、絶縁層１２０と第１電極１１０とを交互に積層し、第１電極１１０の積層構造間にトレンチ１２５を形成する。

第１電極１１０は、その形成工程中にインサイチュ（ｉｎ−ｓｉｔｕ）ドーピング法を用いて第１導電型の不純物をドーピングするか、又はトレンチ１２５の形成後に、イオン注入法を用いて第１導電型の不純物をドーピングする。トレンチ１２５は、フォトリソグラフィー及びエッチング技術を利用して形成する。第１電極１１０の数、及びトレンチ１２５の数は、不揮発性メモリ素子の容量によって適切に選択され、本実施形態により範囲は制限されない。

図１４を参照すると、第１電極１１０の側壁をリセスして溝１３０を形成する。
溝１３０は、第１電極１１０間のトレンチ１２５の部分を横方向に拡大する。例えば、溝１３０は、ウェットエッチング又はケミカルドライエッチングなどのような等方性エッチングを用いて第１電極１１０を所定の深さほどエッチングして形成する。エッチングケミカルは、トレンチ１２５を通じて第１電極１１０の側壁に侵入する。

図１５を参照すると、第１電極１１０の側壁上に接合層１４０を形成する。
接合層１４０は、その形成工程中にインサイチュドーピング法を用いて第２導電型の不純物をドーピングするか、又はその形成後にイオン注入法を用いて第２導電型の不純物をドーピングする。イオン注入法の場合、高角チルトイオン注入方法（ｈｉｇｈ ａｎｇｌｅ ｉｏｎ ｉｍｐｌａｎｔａｔｉｏｎ ｍｅｔｈｏｄ）が利用できる。

例えば、接合層１４０は、溝（図１４の１３０）を満たすように、トレンチ１２５内に半導体物質を化学気相蒸着（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法で形成した後、この半導体物質を異方性エッチングして、半導体物質を溝１３０内に残留させることによって形成する。異方性エッチングとしては、プラズマドライエッチングが利用できる。

他の例として、接合層１４０は、選択的エピタキシャル成長法を利用して形成してもよい。選択的エピタキシャル成長法によれば、絶縁層１２０上には接合層１４０を成長させることなく第１電極１４０の側壁上のみに接合層１４０を選択的に形成できる。

図１６を参照すると、トレンチ１２５内の接合層１４０上に金属シリサイド層１４５を形成する。
金属シリサイド層１４５は、絶縁層１２０上には形成されず、接合層１４０上のみに選択的に形成する。自己整列シリサイド形成法を利用すれば、金属シリサイド層１４５を接合層１４０上のみに選択的に形成できる。

例えば、トレンチ１２５内部の表面上に金属層（図示せず）を形成し、１次熱処理を行う。これにより、金属層と接合層１４０が反応して１次金属シリサイドが形成される。この場合、絶縁層１２０と金属層とは反応しないので、絶縁層１２０上には１次金属シリサイドが形成されない。

次に、ウェットエッチング法を用いて、１次金属シリサイドは残して残留した金属層のみを選択的に除去する。次に、選択的に、２次熱処理を通じて１次金属シリサイドを２次金属シリサイドに変換する。従って、金属シリサイド層１４５は、１次金属シリサイド及び／または２次金属シリサイドで構成される。

図１７を参照すると、トレンチ１２５内部の金属シリサイド層１４５及び絶縁層１２０上にデータ保存層１５０を形成する。
例えば、データ保存層１５０は、トレンチ１２５の側壁コート性に優れたＣＶＤ法を利用して形成する。

図１８を参照すると、トレンチ１２５内部のデータ保存層１５０上に第２電極１６０を形成する。
例えば、トレンチ１２５内部を満たすように導電層を形成した後、これを平坦化することによって第２電極１６０を形成する。
上述した不揮発性メモリ素子の製造方法によれば、積層構造のメモリセルが１回に経済的に形成される。

図１９〜図２１は、本発明の第６の実施形態による不揮発性メモリ素子の製造方法を説明するための断面図である。
本実施形態による製造方法は、上述した図１３〜図１８の製造方法の一部工程を変形したものであり、したがって、重複する説明は省略する。例えば、図１９に示す工程は、図１４で示した工程を実施した後、実行される。

図１９を参照すると、溝１３０内の第１電極１１０の側壁上にデータ保存層１５０を形成する。
例えば、データ保存層１５０は物質層を形成した後、異方性エッチングしてスペーサ形態に形成する。しかし、本実施形態の変形した例として、データ保存層１５０は、図１９のものとは異なって、トレンチ１２５及び溝１３０内部で第１電極１１０及び絶縁層１２０の表面に沿って伸びるように形成してもよい。

図２０を参照すると、溝１３０内のデータ保存層１５０上に接合層１４０を形成する。
図２１を参照すると、接合層１４０上に金属シリサイド層１４５を形成し、トレンチ１２５内部に第２電極１６０を形成する。

図２２は、本発明の第７の実施形態による不揮発性メモリ素子の製造方法を説明するための断面図である。
本実施形態による製造方法は、上述した図１３〜図１８の製造方法を一部工程を変形したものであって、したがって、重複する説明は省略する。例えば、図２２に示す工程は、図１３で示した工程を実施した後、実行される。

図２２を参照すると、トレンチ１２５によって露出された第１電極１１０の側壁上に金属シリサイド層１４５ａを形成する。
金属シリサイド層１４５ａの形成は、図１６の金属シリサイド層１４５の形成方法と同様の方法で形成する。ただし、金属シリサイド層１４５ａは、第１電極１１０の半導体物質と金属とが反応して形成されるという点で図１６のものとは異なる。

次に、トレンチ１２５内部の金属シリサイド層１４５ａ上にデータ保存層１５０を形成する。
次に、図１８で説明して、図８で示したように、トレンチ１２５を満たすようにデータ保存層１５０上に第２電極１６０を形成する。

図２３及び図２４は、本発明の第８の実施形態による不揮発性メモリ素子の製造方法を説明するための断面図である。
本実施形態による製造方法は、上述した図１３〜図１８の製造方法を一部工程を変形したものであり、したがって重複する説明は省略する。例えば、図２３に示す工程は、図１３で示した工程を実施した後、実行される。

図２３を参照すると、トレンチ（図１３の１２５）内部の第１電極１１０及び絶縁層１２０表面上にデータ保存層１５０を形成する。
次に、トレンチ１２５内部のデータ保存層１５０上に第３半導体１６２を形成する。
例えば、第３半導体１６２は、半導体物質をトレンチ１２５内部を満たさないように蒸着などで形成した後、異方性エッチングしてスペーサ形態で形成する。第３半導体１６２内部にはホール１６４が規定される。

次に、ホール１６４内部に埋め込み層１６５を形成する。
埋め込み層１６５は、金属又は金属シリサイドで形成する。
例えば、金属は、物理気相蒸着法（ＰＶＤ）を利用して形成でき、金属シリサイドは、自己整列シリサイド形成方法又は化学気相蒸着方法を利用して形成できる。
第３半導体１６２及び埋め込み層１６５は、いっしょとなって第２電極１６５ａを構成する。

尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。

本発明は、不揮発性メモリ装置に好適に利用することができる。

１１０ 第１電極
１２０ 絶縁層
１２５ トレンチ
１３０ 溝
１４０ 接合層
１４５、１４５ａ 金属シリサイド層
１５０ データ保存層
１６０、１６０ａ 第２電極
１６２ 第３半導体
１６４ ホール
１６５ 埋め込み層

Claims (23)

1. 少なくとも一つの第１電極と、
   前記少なくとも一つの第１電極と垂直に交差するように配列される少なくとも一つの第２電極と、
   前記少なくとも一つの第１電極と前記少なくとも一つの第２電極との交差部分の間に介在する少なくとも一つのデータ保存層と、
   前記少なくとも一つの第１電極と前記少なくとも一つの第２電極との交差部分の間に介在する少なくとも一つの金属シリサイド層とを有することを特徴とする不揮発性メモリ素子。
2. 前記少なくとも一つの金属シリサイド層は、前記少なくとも一つの第１電極と前記少なくとも一つのデータ保存層との間に介在することを特徴とする請求項１に記載の不揮発性メモリ素子。
3. 前記少なくとも一つの第１電極は、第１半導体を含み、該第１半導体はショットキーダイオードを形成するように、前記少なくとも一つの金属シリサイド層と接触することを特徴とする請求項２に記載の不揮発性メモリ素子。
4. 前記少なくとも一つの第１電極と前記少なくとも一つの金属シリサイド層との間に介在する少なくとも一つの接合層をさらに有し、
   前記少なくとも一つの第１電極は、第１導電型を有する第１半導体を含み、前記少なくとも一つの接合層は、前記第１導電型の逆である第２導電型を有する第２半導体を含むことを特徴とする請求項１に記載の不揮発性メモリ素子。
5. 前記少なくとも一つの接合層は、前記少なくとも一つの第１電極の側壁からリセス（ｒｅｃｅｓｓ）されて配置されることを特徴とする請求項４に記載の不揮発性メモリ素子。
6. 前記少なくとも一つの金属シリサイド層は、前記少なくとも一つの接合層と前記少なくとも一つの第２電極との間に介在することを特徴とする請求項４に記載の不揮発性メモリ素子。
7. 前記少なくとも一つのデータ保存層は、前記少なくとも一つの接合層と前記少なくとも一つの金属シリサイド層との間に介在することを特徴とする請求項６に記載の不揮発性メモリ素子。
8. 前記少なくとも一つのデータ保存層は、前記少なくとも一つの第１電極と前記少なくとも一つの接合層との間に介在することを特徴とする請求項６に記載の不揮発性メモリ素子。
9. 前記少なくとも一つの第２電極は、金属を含むことを特徴とする請求項１に記載の不揮発性メモリ素子。
10. 前記少なくとも一つの第１電極と前記少なくとも一つの第２電極とは、互いに直角をなすように交差配列されることを特徴とする請求項１に記載の不揮発性メモリ素子。
11. 前記データ保存層は、抵抗変化を保存できる物質を含むことを特徴とする請求項１に記載の不揮発性メモリ素子。
12. 前記少なくとも一つの第１電極は、複数の第１電極からなり、
    前記少なくとも一つの第２電極は、前記複数の第１電極間に配置された複数の第２電極からなることを特徴とする請求項１乃至１１のいずれか１項に記載の不揮発性メモリ素子。
13. 前記複数の第１電極は、複数の層で積層され、
    前記少なくとも一つの金属シリサイド層は、前記複数の第１電極と前記複数の第２電極との間に介在する複数の金属シリサイド層をからなることを特徴とする請求項１２に記載の不揮発性メモリ素子。
14. 前記少なくとも一つのデータ保存層は、複数の層で積層された前記複数の第１電極を横切って延長されることを特徴とする請求項１３に記載の不揮発性メモリ素子。
15. 少なくとも一つの第１電極と、
    前記少なくとも一つの第１電極と垂直に交差するように配列される少なくとも一つの第２電極と、
    前記少なくとも一つの第１電極と前記少なくとも一つの第２電極との交差部分の間に介在する少なくとも一つのデータ保存層とを有し、
    前記少なくとも一つの第１電極は、第１導電型を有する第１半導体を含み、前記少なくとも一つの第２電極は、前記第１導電型の逆である第２導電型を有する第３半導体、及び前記第３半導体の内部に埋め込まれた埋め込み層を含み、前記埋め込み層は、金属または金属シリサイドを含むことを特徴とする不揮発性メモリ素子。
16. 少なくとも一つの第１電極を形成する工程と、
    前記少なくとも一つの第１電極の側壁方向に少なくとも一つの金属シリサイド層を形成する工程と、
    前記少なくとも一つの第１電極の側壁方向に少なくとも一つのデータ保存層を形成する工程と、
    前記少なくとも一つの第１電極と垂直に交差するように配列し、前記少なくとも一つの第１電極との交差部分に前記少なくとも一つの金属シリサイド層と前記少なくとも一つのデータ保存層とが介在するように少なくとも一つの第２電極を形成する工程とを有することを特徴とする不揮発性メモリ素子の製造方法。
17. 前記少なくとも一つの第１電極は第１半導体を含み、前記少なくとも一つの金属シリサイド層はショットキーダイオードを形成するように前記第１半導体と接触して形成し、前記少なくとも一つのデータ保存層は前記少なくとも一つの金属シリサイド層上に形成することを特徴とする請求項１６に記載の不揮発性メモリ素子の製造方法。
18. 前記少なくとも一つの金属シリサイド層を形成する前に、前記少なくとも一つの第１電極上に少なくとも一つの接合層を形成する工程をさらに有し、
    前記少なくとも一つの第１電極は第１導電型を有する第１半導体を含み、前記少なくとも一つの接合層は、前記第１導電型の逆である第２導電型を有する第２半導体を含むことを特徴とする請求項１６に記載の不揮発性メモリ素子の製造方法。
19. 前記少なくとも一つの接合層を形成する前に、前記少なくとも一つの第１電極の前記少なくとも一つの第２電極と交差する部分を側壁方向にリセスして、少なくとも一つの溝を形成する工程をさらに有し、
    前記少なくとも一つの接合層は、前記少なくとも一つの溝内に形成することを特徴とする請求項１８に記載の不揮発性メモリ素子の製造方法。
20. 前記少なくとも一つの接合層は、前記第２半導体を前記溝内に形成した後、異方性エッチングを行って形成することを特徴とする請求項１９に記載の不揮発性メモリ素子の製造方法。
21. 前記少なくとも一つの接合層は、前記溝内に選択的エピタキシャル成長法を利用して前記第２半導体を成長させて形成することを特徴とする請求項１９に記載の不揮発性メモリ素子の製造方法。
22. 前記少なくとも一つの金属シリサイド層は、前記接合層上に自己整列シリサイド形成方法を利用して形成することを特徴とする請求項１８に記載の不揮発性メモリ素子の製造方法。
23. 前記少なくとも一つのデータ保存層は、前記少なくとも一つの接合層を形成する前に前記少なくとも一つの第１電極の側壁上に形成し、前記接合層は、前記少なくとも一つのデータ保存層上に形成することを特徴とする請求項１８に記載の不揮発性メモリ素子の製造方法。
    

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