CN103474570B

CN103474570B - 集成于集成电路的后端结构的电阻型存储器及其制备方法

Info

Publication number: CN103474570B
Application number: CN201210185390.5A
Authority: CN
Inventors: 林殷茵; 刘易
Original assignee: Fudan University
Current assignee: Fudan University
Priority date: 2012-06-06
Filing date: 2012-06-06
Publication date: 2016-03-30
Anticipated expiration: 2032-06-06
Also published as: CN103474570A

Abstract

本发明提供集成于集成电路的后端结构的电阻型存储器及其制备方法，属于存储器技术领域。该电阻型存储器集成在后端结构中，对用于形成垂直电极的通孔，通孔周围的介质层被部分地水平横向刻蚀以形成一个或多个水平沟槽，水平沟槽被用来定义形成存储功能层，并且在所述水平沟槽中依次形成用于形成肖特基二极管的半导体层、金属水平电极。该电阻型存储器实现了三维的堆叠排列、密度高、制备效率高、成本低、功耗低的特点。

Description

集成于集成电路的后端结构的电阻型存储器及其制备方法

技术领域

本发明属于存储器技术领域，涉及3D结构的电阻型存储器（ResistiveMemory），具体涉及一种可以集成于集成电路的后端结构的3D结构的电阻型存储器及其制备方法。

背景技术

由电子消费类产品驱动的存储器市场需要更高密度、高速度、低功耗、具有不挥发性且价格便宜的存储器产品。到目前为止,Flash是最成功的高密度不挥发性存储器。但是随着器件尺寸不断按比例缩小，Flash的发展受到限制，而作为新型不挥发存储器之一的电阻型存储器（ResistiveRandomAccessMemory，RRAM），因为其存储单元结构简单、工作速度快、功耗低、信息保持稳定、具有不挥发性而备受瞩目。

尤其地，为进一步提高集成密度，三维（3D）集成技术被提上了日程，目前已有基于阻变存储器的三维交叉堆叠结构被报道，然而此结构存在漏电流大的明显缺陷，于是提出引入二极管来减小漏电流。

图1所示为现有技术的一种3D结构的不挥发存储器的结构示意图。该不挥发存储器可以为电阻型存储器，其在美国专利公开号为US2009/0261314A1、受让人为三星（Samsung）电子公司的专利中公开。如图1所示，该3D结构的存储器包括第一电极110、与第一电极交叉的第二电极140、在第一电极110与第二电极140的交叉点处的存储功能层130、以及用于与第一电极110之间形成二极管结的半导体层120，该二极管结形成的肖特基二极管D可以用作每个存储单元的选通管。但是，图1所示的存储器对应的专利中未揭示出其高密度地集成于后端结构中的方法。

另外，为降低电阻型存储器的成本，并使其适用于嵌入式应用的需要，中国专利申请号为CN200710045407.6、CN200710043460.2等专利中提出了以将电阻型存储集成于集成电路的后端结构的方案。但是，在这些专利所公开的电阻型存储器中，其存储功能层均形成在沟槽或通孔的上表面，从而难以进步提高存储器的集成密度（例如，在一个通孔上，仅能对应形成一个存储单元），并且后端结构的每层介质层上集成的存储单元需要一次相应存储功能层的制备工艺流程形成，多层介质层上集成的存储单元则需要对应多次存储功能层的制备工艺流程来形成，制备过程相对复杂。

发明内容

本发明的目的之一在于，将3D结构的1D1R的电阻型存储器集成于后端结构中。

本发明的还一目的在于，提高3D结构的电阻型存储器的集成密度并降低3D结构的电阻型存储器的制备成本。

为实现以上目的或者其他目的，本发明提供以下技术方案。

按照本发明的一方面，提供一种电阻型存储器，所述电阻型存储器集成于集成电路的后端结构中，该电阻型存储器包括：

形成于所述后端结构的通孔中的垂直电极；

位于所述垂直电极和用于形成所述通孔的介质层之间的扩散阻挡层，所述介质层被部分地水平横向刻蚀以形成部分地暴露所述扩散阻挡层的水平沟槽；

通过对暴露的所述扩散阻挡层氧化形成的存储功能层；以及

在所述水平沟槽中依次形成半导体层、金属水平电极；

其中，所述半导体层和金属水平电极用于形成基于金属-半导体结构的肖特基二极管。

按照本发明一实施例的电阻型存储器，其中，设置所述半导体层的厚度大于或等于1纳米且小于或等于10纳米。

优选地，所述半导体层为N型掺杂的硅薄膜层。

按照本发明又一实施例的电阻型存储器，其中，所述介质层包括多层第一介质层和多层第二介质层，所述第一介质层和第二介质层依次交替堆叠，所述第二介质层被水平横向刻蚀，以形成介于第一介质层之间的水平沟槽。

优选地，所述扩散阻挡层可以为Ta、TaN、Ti、TiN、铜锰合金或者铜钌合金，或者以上材料组合形成的复合层。

优选地，所述存储功能层可以为钽氧化物、钛氧化物、锰氧化物、钌氧化物、钽硅氧化物、锰硅氧化物或者钌硅氧化物。

优选地，所述后端结构为铜互连后端结构。

按照本发明又一方面，提供一种集成于集成电路的后端结构中的电阻型存储器的制备方法，其包括以下步骤：

提供已经在介质层中形成通孔的后端结构；

在所述通孔中沉积形成扩散阻挡层；

填充所述通孔形成垂直电极；

在所述介质层中构图形成基本平行于所述通孔的至少一个辅助垂直沟槽；

在所述辅助垂直沟槽的侧壁上水平横向构图刻蚀形成部分地暴露所述扩散阻挡层的至少一个水平沟槽；

对暴露的所述扩散阻挡层氧化以形成存储功能层；

在所述水平沟槽内依次沉积形成半导体层、金属水平电极；以及

构图垂直地部分刻蚀所述半导体层和金属水平电极形成隔离沟槽，以使不同水平沟槽内对应形成的存储单元之间电隔离。

按照本发明一实施例的制备方法，其中，所述介质层具有多层第一介质层和多层第二介质层，所述第一介质层和第二介质层依次交替堆叠；

在刻蚀形成所述水平沟槽的步骤中，所述第二介质层被水平横向刻蚀，以形成介于第一介质层之间的水平沟槽。

优选地，在刻蚀形成所述水平沟槽的步骤中，使用湿法工艺刻蚀。

优选地，所述氧化可以为热氧化、硅化氧化、氮化氧化、等离子氧化或者湿法氧化工艺。

优选地，沉积形成半导体层的步骤中，采用化学气相淀积或者等离子体增强化学气相淀积方法沉积形成所述半导体层。

优选地，沉积形成金属水平电极的步骤中，采用化学气相淀积、等离子体增强化学气相淀积、原子层淀积或者电镀方法沉积形成所述金属水平电极。

按照本发明还一方面，提供一种电阻型存储器，所述电阻型存储器集成于集成电路的后端结构中，该电阻型存储器包括：

形成于所述后端结构的通孔中的垂直电极；

位于所述垂直电极和用于形成所述通孔的介质层之间的存储功能层，所述介质层被部分地水平横向刻蚀以形成部分地暴露所述存储功能层的水平沟槽；以及

在所述水平沟槽中依次形成的半导体层、金属水平电极；

其中，所述半导体层和金属水平电极用于形成基于金属-半导体-金属结构的肖特基二极管。

优选地，所述半导体层为N型掺杂的硅薄膜层。

按照本发明还一实施例的电阻型存储器，其中，所述介质层包括多层第一介质层和多层第二介质层，所述第一介质层和第二介质层依次交替堆叠，所述第二介质层被水平横向刻蚀，以形成介于第一介质层之间的水平沟槽。

优选地，所述存储功能层为铜氧化物、钨氧化物、钽氧化物、钛氧化物、锰氧化物、钌氧化物、钽硅氧化物、锰硅氧化物或者钌硅氧化物。

优选地，所述后端结构为铜互连后端结构。

按照本发明的再一方面，提高一种集成于集成电路的后端结构中的电阻型存储器的制备方法，其包括以下步骤：

提供已经在介质层中形成通孔的后端结构；

在所述通孔中形成存储功能层；

填充所述通孔形成垂直电极；

在所述辅助垂直沟槽的侧壁上水平横向构图刻蚀形成部分地暴露所述存储功能层的至少一个水平沟槽；

按照本发明的还又一方面，提供一种电阻型存储器，所述电阻型存储器集成于集成电路的后端结构中，该电阻型存储器包括：

形成于所述后端结构的通孔中的金属垂直电极；

位于所述垂直电极和用于形成所述通孔的介质层之间的半导体层，所述介质层被部分地水平横向刻蚀以形成部分地暴露所述半导体层的水平沟槽；以及

在所述水平沟槽中依次形成存储功能层、水平电极；

其中，所述半导体层和金属垂直电极用于形成基于金属-半导体-金属结构的肖特基二极管。

按照本发明的再又一方面，提供一种集成于集成电路的后端结构中的电阻型存储器的制备方法，其包括以下步骤：

提供已经在介质层中形成通孔的后端结构；

在所述通孔中沉积形成半导体层；

填充所述通孔形成金属垂直电极；

在所述辅助垂直沟槽的侧壁上水平横向构图刻蚀形成部分地暴露所述半导体层的至少一个水平沟槽；

在所述水平沟槽内依次沉积形成存储功能层、水平电极；以及

构图垂直地部分刻蚀所述存储功能层和水平电极形成隔离沟槽，以使不同水平沟槽内对应形成的存储单元之间电隔离。

本发明的技术效果是，（一）将电阻型存储器集成于后端结构中，真正实现了三维的堆叠排列，大大提高了电阻型存储器的集成密度；（二）三维的堆叠排列的存储单元阵列可以通过以上描述的一次工艺流程完成，制备过程简单，制备成本低；（三）每个存储单元中嵌入地形成了具有选通功能的肖特基二极管，并且用作选通管时具有较大电流驱动能力，因此，可以有效提高存储密度；（四）嵌入的肖特基二极管可以有效降低电阻型存储器的漏电流，降低电阻型存储器的功耗。

附图说明

从结合附图的以下详细说明中，将会使本发明的上述和其它目的及优点更加完全清楚，其中，相同或相似的要素采用相同的标号表示。

图1是现有技术的一种3D结构的不挥发存储器的结构示意图；

图2至图8示意制备图9所示实施例的电阻型存储器过程中的结构变化示意图；

图9是按照本发明一实施例提供的集成于集成电路的后端结构中的电阻型存储器结构示意图；

图10至图15示意制备图16所示实施例的电阻型存储器过程中的结构变化示意图；

图16是按照本发明又一实施例提供的集成于集成电路的后端结构中的电阻型存储器结构示意图；

图17是按照本发明还一实施例提供的集成于集成电路的后端结构中的电阻型存储器结构示意图。

具体实施方式

下面介绍的是本发明的多个可能实施例中的一些，旨在提供对本发明的基本了解。并不旨在确认本发明的关键或决定性的要素或限定所要保护的范围。

在附图中，为了清楚放大了层和区域的厚度，但作为示意图不应该被认为严格反映了几何尺寸的比例关系。并且，附图中的结构图是本发明的相对理想化实施例的示意图，薄膜沉积、干法刻蚀得到的曲线通常具有弯曲或圆润的特点，但在本发明实施例图示中均以矩形表示。因此，图中的区域形状表示是示意性的，但这不应该被认为限制本发明的范围，应当理解到，本发明所示的实施例不应该被认为仅限于图中所示的区域的特定形状。

在本文中，“金属”电极并不限于单一金属层或者单一金属材料形成的电极，其“金属”主要是指其金属特性，其并不限定其结构或者金属材料的种类，例如，其可以为单层金属层或复合金属层形成的电极，也可以是多种金属材料组合形成的复合电极，还可以是对包含各种元素掺杂的金属形成的电极。

在附图中，垂直于半导体衬底表面的方向定义为y轴方向，也即与后端结构中通孔或沟槽的深度方向平行的方向，平行于半导体衬底表面的方向定义为x轴方向，但是，这不是限定性的，只是用于相对的描述和澄清。

图9所示为按照本发明一实施例提供的集成于集成电路的后端结构中的电阻型存储器结构示意图。图2-图8示意制备图9所示实施例的电阻型存储器过程中的结构变化示意图。在图2至图9所示实施例中，以电阻型存储器集成于铜互连后端结构为例仅说明，但是，这不是限制性的，其同样地可以集成于其他类型的后端结构中以形成本发明其他实施例的电阻型存储器。以下结合图2-图9详细说明本发明的电阻型存储器的制备方法过程，并进一步说明图9所示电阻型存储器结构。

首先，形成用于形成通孔的介质层。如图2所示实施例，在集成电路的前端工艺以及引出MOS管100的钨栓塞完成以后，在其上面依次沉积介质层201a、202a、201b、202b和201c，其中，介质层201a、201b、201c与介质层202a、202b为两种不同类型的介质材料，其在一定的刻蚀条件下，对这两种介质材料具有不同的刻蚀选择比，这样方便在其后的步骤中刻蚀其中一种介质材料。具体地，介质层201a、201b、201c可以为SiO₂，介质层202b、202a为Si₃N₄，两种介质材料形成的介质层交替堆叠，其具体层数根据欲形成的电阻型存储器的密度来设定，层数越多，其中一个通孔或沟槽对应形成的堆叠的电阻型存储器单元越多。因此，介质层的材料、复合层的层数等不受不本发明实施例限制。

进一步，在该介质层中刻蚀形成一个或多个通孔，并且在通孔中沉积形成扩散阻挡层，填充所述通孔形成垂直电极。该步骤可以使用铜互连后端结构中常用的形成通孔结构或沟槽结构的工艺来完成。如图3所示，扩散阻挡层231形成于通孔中，垂直电极220也形成在通孔中，从而形成该电阻型存储器的垂直电极。扩散阻挡层231选择经过氧化工艺后可以具有阻变存储特性的材料，例如，可以Ta、TaN、Ti、TiN、铜锰合金或者铜钌合金，或者以上材料组合形成的复合层；扩散阻挡层231可以通过物理气相淀积(PVD)、化学气相淀积(CVD)或者原子层淀积（ALD）等方法形成。垂直电极220可以为金属导电材料，可以是Ta、TaN、Ti、TiN、Ru、W、Ir、Al、Cu、Ni或者Co等金属材料，或者是以上金属材料组合形成的复合层；其一般可以通过物理气相淀积(PVD)、化学气相淀积(CVD)或者电镀等方法制备形成。

进一步，如图4所示，对介质层201c、202b、201b、202a、201a构图刻蚀，在其中形成一个或多个辅助刻蚀沟槽241。辅助刻蚀沟槽241平行于通孔，其一般地位于相应的者通孔旁边。具体地，可以采用干法刻蚀形成，常用干法刻蚀气体可以为CF₄或者CHF₃等。辅助刻蚀沟槽241的侧壁暴露被介质层201覆盖的至少一层或多层介质层202，在图示实例中，辅助刻蚀沟槽241的侧壁暴露了部分介质层202b、202a。辅助刻蚀沟槽241的宽度方向为x方向，其长度方向为垂直于如图所示x方向和y方向的方向，其长度方向也基本地定义了其后形成的水平电极的长度方向。

进一步，如图5所示，在辅助垂直沟槽241的侧壁上水平横向构图刻蚀形成部分地暴露扩散阻挡层231的至少一个水平沟槽242。在该实施例中，优选地采用湿法工艺完成，例如，使用热磷酸溶液刻蚀暴露的介质层202b、202a，直至扩散阻挡层231被暴露。在该步骤中，可以同时形成多个水平沟槽242，并且，水平沟槽242的个数可以根据介质层的层数设计而变化，在如图5所示实施例中，一个通孔旁边可以对应形成4个水平沟槽242。

进一步，如图6所示，对暴露部分的扩散阻挡层231氧化以形成存储功能层230。具体地，氧化工艺可以为热氧化、硅化氧化（使氧化生成的存储功能层掺硅）、氮化氧化（使氧化生成的存储功能层掺氮）、等离子氧化或者湿法氧化等工艺方法，存储功能层230具有阻变转换特性，其可以在电信号偏置作用下进行Set和Reset操作过程；存储功能层230的材料种类跟随扩散阻挡层231的材料种类而变化，其可以为钽氧化物、钛氧化物、锰氧化物、钌氧化物、钽硅氧化物、锰硅氧化物或者钌硅氧化物等；存储功能层230的厚度范围可以为2nm至20nm（例如，8nm）。

进一步，如图7所示，在水平沟槽242内沉积半导体层240，半导体层240部分填充水平沟槽242并可以部分地与存储功能层230直接接触。具体地，半导体层240通过化学气相淀积(CVD)或者等离子体增强化学气相淀积(PECVD)等方法在水平沟槽242表面淀积形成；在该实例中，半导体层240为n型半导体，其不但能与存储功能层230之间基本形成欧姆接触，其还可以与其后形成的、与其直接接触的金属水平电极250接触形成肖特基结，从而半导体层240、金属水平电极250形成肖特基二极管D。优选地，半导体层240可通过掺杂N、P、As或者Sb的硅实现，其厚度范围控制在1纳米到10纳米之间（例如6nm）。

进一步，如图8所示，沉积金属水平电极250，金属水平电极250可以通过化学气相淀积(CVD)、原子层淀积或电镀等方法淀积形成，其可以填充水平沟槽242，并且有时候还可以填充辅助垂直沟槽241。金属水平电极250覆盖地接触半导体层240，二者之间可以形成肖特基。金属水平电极250的材料具体地可以为Ta、TaN、Ti、TiN、Ru、W或者Ir等金属材料。

进一步，如图9所示，构图垂直地部分刻蚀半导体层240和金属水平电极250形成隔离沟槽243，这样，通过垂直的隔离沟槽243，可以实现在x方向和y方向上相邻的水平沟槽所对应的存储单元之间的电隔离，也即实现了不同水平沟槽内的金属水平电极250之间电隔离、不同水平沟槽内的半导体层240之间电隔离。通过设置隔离沟槽243宽度和深度，使在刻蚀介质层的同时，部分刻蚀半导体层240和金属水平电极250，从而不同隔离沟槽内的相应薄膜层被切断，实现了电隔离。

至此，包含多个存储单元的集成在后端结构中的电阻型存储器基本制备完成。

继续参阅图9，其提供了其中一个存储单元的放大结构图，并提供了该存储单元的等效电路图。在该存储单元中，半导体层240和金属水平电极250之间形成金属-半导体结构，其能够形成一个肖特基二极管，其垂直电极220、存储功能层230、半导体层240和金属水平电极250之间构成一个存储单元，肖特基二极管可用于实现选通功能，存储功能层230用于实现信息存储。需要理解的是，通过以上制备方法过程，可以在一个通孔上同时对应形成多个存储单元，并且可以同时在多个按行和列排列的通孔阵列中同时对每个通孔对应形成多个存储单元，因此，真正实现了三维的堆叠排列，大大提高了电阻型存储器的集成密度，也即提高了其存储密度。另外，以上三维的堆叠排列的存储单元阵列可以通过以上描述的一次工艺流程完成（不需要按层重复实施制备工艺流程来实现三维堆叠），制备成本低。

继续参阅图9，隔离沟槽243中继续地也可以填充介质层，以准备进行铜互连后端结构的其他制备工艺过程。

图16所示为按照本发明又一实施例提供的集成于集成电路的后端结构中的电阻型存储器结构示意图。图10-图15示意制备图16所示实施例的电阻型存储器过程中的结构变化示意图。在图10至图16所示实施例中，其存储功能层是直接沉积生成、而不是对扩散阻挡层自对准氧化生成（如图9所示实施例）。以下结合10至图16详细说明本发明的电阻型存储器的制备方法过程，并进一步说明图16所示电阻型存储器结构。

首先，形成用于形成通孔的介质层。如图10所示实施例，在集成电路的前端工艺以及引出MOS管100的钨栓塞完成以后，在其上面依次沉积介质层201a、202a、201b、202b和201c，其中，介质层201a、201b、201c与介质层202a、202b为两种不同类型的介质材料，其在一定的刻蚀条件下，对这两种介质材料具有不同的刻蚀选择比，这样方便在其后的步骤中（形成水平沟槽的步骤）刻蚀其中一种介质材料。具体地，介质层201a、201b、201c可以为SiO₂，介质层202b、202a为Si₃N₄，两种介质材料形成的介质层交替堆叠，其具体层数根据欲形成的电阻型存储器的密度来设定，层数越多，其中一个通孔或沟槽对应形成的堆叠的电阻型存储器单元越多。因此，介质层的材料、复合层的层数等不受不本发明实施例限制。

进一步，如图11所示，在该介质层中刻蚀形成一个或多个通孔，并且在通孔中沉积形存储功能层330，填充所述通孔形成垂直电极220。存储功能层330位于垂直电极220和用于形成通孔的介质层之间。当然，在其他实施例中，存储功能层330与垂直电极220之间还可以形成其他功能层，例如，扩散阻挡层，插入薄介质层（用于实现提高低阻态电阻等功能）。

具体地，存储功能层330可以通过物理气相淀积(PVD)、化学气相淀积(CVD)或者原子层淀积等薄膜沉积工艺形成，也可以通过先沉积金属薄膜层、在通过氧化工艺来形成，例如，氧化工艺可以为热氧化、硅化氧化（使氧化生成的存储功能层掺硅）、氮化氧化（使氧化生成的存储功能层掺氮）、等离子氧化或者湿法氧化等工艺；存储功能层330的材料可以为铜氧化物（例如CuxO,1＜x≤2）、钨氧化物、钽氧化物、钛氧化物、锰氧化物、钌氧化物、钽硅氧化物、锰硅氧化物或者钌硅氧化物等；存储功能层330的厚度范围可以为2nm至20nm。存储功能层330具有阻变转换特性，在外部电信号的作用下可以实现高阻态和低阻态之间的转换；存储功能层330的具体材料选择、制备工艺、厚度等等不受本发明实施例限制。

垂直电极220可以为金属导电材料，可以是Ta、TaN、Ti、TiN、Ru、W、Ir、Al、Cu、Ni或者Co等金属材料，或者是以上金属材料组合形成的复合层；其一般可以通过物理气相淀积(PVD)、化学气相淀积(CVD)或者电镀等方法制备形成。

进一步，如图12所示，对介质层201c、202b、201b、202a、201a构图刻蚀，在其中形成一个或多个辅助刻蚀沟槽241。辅助刻蚀沟槽241平行于通孔，其一般地位于相应的垂直沟槽或者通孔旁边。具体地，可以采用干法刻蚀形成，常用干法刻蚀气体可以为CF₄或者CHF₃等。辅助刻蚀沟槽241的侧壁暴露被介质层201覆盖的至少一层或多层介质层202，在图示实例中，辅助刻蚀沟槽241的侧壁暴露了部分介质层202b、202a。辅助刻蚀沟槽241的宽度方向为x方向，其长度方向为垂直于如图所示x方向和y方向的方向，其长度方向也基本地定义了其后形成的水平电极的长度方向。

进一步，如图13所示，在辅助垂直沟槽241的侧壁上水平横向构图刻蚀、形成暴露部分地存储功能层330的至少一个水平沟槽242。在该实施例中，优选地采用湿法工艺完成，例如，使用热磷酸溶液刻蚀暴露的介质层202b、202a，直至存储功能层330被暴露。在该步骤中，可以同时形成多个水平沟槽242，并且，水平沟槽242的个数可以根据介质层的层数设计而变化，在如图13所示实施例中，一个通孔旁边可以对应形成4个水平沟槽242。

进一步，如图14所示，在水平沟槽242内沉积半导体层240，半导体层240部分填充水平沟槽242并可以部分地与存储功能层330直接接触。具体地，半导体层240通过化学气相淀积(CVD)或者等离子体增强化学气相淀积(PECVD)等方法在水平沟槽242表面淀积形成；在该实例中，半导体层240为n型半导体，其不但能与存储功能层330之间基本形成欧姆接触，其还可以与其后形成的、与其直接接触的金属水平电极250接触形成肖特基结，从而半导体层240、金属水平电极250形成肖特基二极管。优选地，半导体层240可通过掺杂N、P、As或者Sb的硅实现，其厚度范围控制在1纳米到10纳米之间（例如6nm）。

进一步，如图15所示，沉积金属水平电极250，金属水平电极250可以通过化学气相淀积(CVD)、原子层淀积或电镀等方法淀积形成，其可以填充水平沟槽242，并且有时候还可以填充辅助垂直沟槽241。金属水平电极250覆盖地接触半导体层240，二者之间可以形成肖特基。金属水平电极250的材料具体地可以为Ta、TaN、Ti、TiN、Ru、W或者Ir等金属材料。

进一步，如图16所示，构图垂直地部分刻蚀半导体层240和金属水平电极250形成隔离沟槽243，这样，通过垂直的隔离沟槽243，可以实现在x方向和y方向上相邻的水平沟槽所对应的存储单元之间的电隔离，也即实现了不同水平沟槽内的金属水平电极250之间电隔离、不同水平沟槽内的半导体层240之间电隔离。通过设置隔离沟槽243宽度和深度，使在刻蚀介质层的同时，部分刻蚀半导体层240和金属水平电极250，从而不同隔离沟槽内的相应薄膜层被切断，实现了电隔离。

继续参阅图16，该实施例的电阻型存储器与图9所示实施例的电阻型存储的基本结构类似，主要差异在于存储功能层的形成方式，因此，图16所示实施例的电阻型存储器具有与如上所述图9所示实施例的电阻型存储器基本相同的优点。

图17所示为按照本还一实施例提供的集成于集成电路的后端结构中的电阻型存储器结构示意图。相比于图16所示实施例，其主要差别在于调换了存储功能层与半导体层的位置。因此，在图17所示实施例中，垂直电极220选择为金属垂直电极，垂直电极220与半导体层440形成类似原理和功能的基于金属-半导体结构的肖特基二极管，其存储功能层430形成于水平沟槽中并位于半导体层440与金属水平电极250之间。

对于图17所示实施例的制备方法过程，相对于图16所示实施例的制备方法过程，其主要差异在于，调换“沉积半导体层”和“沉积形成存储功能层”的顺序；因此，在图17所示实施例的制备方法过程中，包括以下步骤：

在通孔中沉积形成半导体层440；

填充通孔形成金属垂直电极220；

在所述介质层中构图形成基本平行于通孔的至少一个辅助垂直沟槽241；

在辅助垂直沟槽241的侧壁上水平横向构图刻蚀形成部分地暴露半导体层440的至少一个水平沟槽243；

在水平沟槽243内依次沉积形成存储功能层430、水平电极250；

构图垂直地部分刻蚀存储功能层430和水平电极250形成隔离沟槽243，以使不同水平沟槽内对应形成的存储单元之间电隔离。

以上例子主要说明了本发明各种电阻型存储器及其制备方法。尽管只对其中一些本发明的实施方式进行了描述，但是本领域普通技术人员应当了解，本发明可以在不偏离其主旨与范围内以许多其他的形式实施。因此，所展示的例子与实施方式被视为示意性的而非限制性的，在不脱离如所附各权利要求所定义的本发明精神及范围的情况下，本发明可能涵盖各种的修改与替换。

Claims

1.一种电阻型存储器，其特征在于，所述电阻型存储器集成于集成电路的后端结构中，其包括：

形成于所述后端结构的通孔中的垂直电极；

通过对暴露的所述扩散阻挡层氧化形成的存储功能层；以及

在所述水平沟槽中依次形成半导体层、金属水平电极；

2.如权利要求1所述的电阻型存储器，其特征在于，所述半导体层的厚度大于或等于1纳米且小于或等于10纳米。

3.如权利要求1所述的电阻型存储器，其特征在于，所述半导体层为N型掺杂的硅薄膜层。

4.如权利要求1所述的电阻型存储器，其特征在于，所述介质层包括多层第一介质层和多层第二介质层，所述第一介质层和第二介质层依次交替堆叠，所述第二介质层被水平横向刻蚀，以形成介于第一介质层之间的水平沟槽。

5.如权利要求1所述的电阻型存储器，其特征在于，所述扩散阻挡层为Ta、TaN、Ti、TiN、铜锰合金或者铜钌合金，或者以上材料组合形成的复合层。

6.如权利要求1所述的电阻型存储器，其特征在于，所述存储功能层为钽氧化物、钛氧化物、锰氧化物、钌氧化物、钽硅氧化物、锰硅氧化物或者钌硅氧化物。

7.如权利要求1所述的电阻型存储器，其特征在于，所述后端结构为铜互连后端结构。

8.一种集成于集成电路的后端结构中的电阻型存储器的制备方法，其特征在于，包括以下步骤：

提供已经在介质层中形成通孔的后端结构；

在所述通孔中沉积形成扩散阻挡层；

填充所述通孔形成垂直电极；

在所述介质层中构图形成平行于所述通孔的至少一个辅助垂直沟槽；

对暴露的所述扩散阻挡层氧化以形成存储功能层；

9.如权利要求8所述的制备方法，其特征在于，所述介质层具有多层第一介质层和多层第二介质层，所述第一介质层和第二介质层依次交替堆叠；

10.如权利要求9所述的制备方法，其特征在于，在刻蚀形成所述水平沟槽的步骤中，使用湿法工艺刻蚀。

11.如权利要求8所述的制备方法，其特征在于，所述氧化为热氧化、硅化氧化、氮化氧化、等离子氧化或者湿法氧化工艺。

12.如权利要求8所述的制备方法，其特征在于，沉积形成半导体层的步骤中，采用化学气相淀积方法沉积形成所述半导体层。

13.如权利要求8所述的制备方法，其特征在于，沉积形成金属水平电极的步骤中，采用化学气相淀积、原子层淀积或者电镀方法沉积形成所述金属水平电极。