CN103378290A - 可变电阻存储器件及其制造方法 - Google Patents

可变电阻存储器件及其制造方法 Download PDF

Info

Publication number
CN103378290A
CN103378290A CN2013100949411A CN201310094941A CN103378290A CN 103378290 A CN103378290 A CN 103378290A CN 2013100949411 A CN2013100949411 A CN 2013100949411A CN 201310094941 A CN201310094941 A CN 201310094941A CN 103378290 A CN103378290 A CN 103378290A
Authority
CN
China
Prior art keywords
variable resistance
electrode
horizontal electrode
memory device
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2013100949411A
Other languages
English (en)
Inventor
李相昑
李宰渊
孙东熙
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN103378290A publication Critical patent/CN103378290A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/10—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having two electrodes, e.g. diodes or MIM elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H10B63/845—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays the switching components being connected to a common vertical conductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/823—Device geometry adapted for essentially horizontal current flow, e.g. bridge type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8836—Complex metal oxides, e.g. perovskites, spinels

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明公开了一种可变电阻存储器件及其制造方法。可变电阻存储器件包括：从衬底垂直地伸出的垂直电极；沿着垂直电极层叠的第一水平电极；沿着垂直电极层叠的第二水平电极；插入在垂直电极与第一和第二水平电极之间的可变电阻层，其中所述第一和第二水平电极布置在彼此交叉的方向上。

Description

可变电阻存储器件及其制造方法
相关申请的交叉引用
本申请要求在2012年4月26日提交的韩国专利申请No.10-2012-0043788的优先权，其全部内容通过引用并入本文。
技术领域
本发明的示例性实施例涉及一种可变电阻存储器件及其制造方法，更具体地，涉及具有一种具有自衬底层叠多个存储器单元的三维结构的可变电阻存储器件及其制造方法。
背景技术
可变电阻存储器件是指基于在不同电阻状态之间实现变换功能的特性而储存数据的器件，每个电阻状态根据外部激励而改变。可变电阻存储器件包括阻变随机存取存储器（resistive random access memory，ReRAM）、相变RAM（phase change RAM，PCRAM）和旋转转移力矩-RAM（spin transfer torque-RAM，STT-RAM）。可变电阻存储器件因能够形成为简单结构而被研究。而且，可变电阻存储器件可以具有诸如非易失性等各种优异性能。
在可变电阻存储器件中，ReRAM包括可变电阻层和形成在可变电阻层之上和之下的电极，可变电阻层由可变电阻物质例如基于钙钛矿的物质或过渡金属氧化物形成。根据施加给电极的电压，在可变电阻层中细丝电流路径（filament current path）产生或消失。当可变电阻层变为低电阻状态时，细丝电流路径产生。否则，如果可变电阻层变为高电阻状态，则细丝电流路径消失。从高电阻状态变换到低电阻状态被称为设定操作。相反，从低电阻状态变换到高电阻状态被称为复位操作。
同时，为了提高这种可变电阻存储器件的集成度，已经提出了所谓的交叉点单元阵列结构（cross point cell array structure）。交叉点单元阵列结构包括多个存储单元，所述多个存储单元位于沿一个方向延伸的多个位线和沿与位线交叉的另一个方向延伸的多个字线之间的交叉点处。
但是，为了形成交叉点单元阵列结构，存在制造方法复杂且制造成本提高的问题，因为必须重复多个掩模工艺来将位线和字线图案化到最小临界尺寸。
发明内容
本发明的实施例涉及一种可变电阻存储器件及其制造方法，所述可变电阻存储器件包括用于提高存储器单元的集成度的电极，所述可变电阻存储器件经由简化的制造工艺通过数量减少的掩模工艺而形成。
根据本发明的一个实施例，一种可变电阻存储器件可以包括：从衬底垂直伸出的垂直电极；沿着垂直电极层叠的第一水平电极；沿着垂直电极层叠的第二水平电极；以及插入在垂直电极与第一和第二水平电极之间的可变电阻层，其中第一和第二水平电极布置在彼此交叉的方向上。
根据本发明的另一个实施例，一种可变电阻存储器件的制造方法可以包括以下步骤：在衬底上交替层叠多个第一层间电介质层和多个第一牺牲层；限定出沿一个方向与第一层间电介质层和第一牺牲层交叉而延伸的第一沟槽；在第一沟槽内形成第一电介质层；选择性刻蚀第一电介质层，以及限定出将第一牺牲层和衬底暴露的第一孔；沿着第一孔的侧壁顺序地形成第一可变电阻层和第一垂直电极；在第一沟槽的两侧限定出沿着与第一沟槽相同的方向与第一层间电介质层和第一牺牲层交叉而延伸的第二沟槽；去除经由第二沟槽暴露出的第一牺牲层；以及在因去除了第一牺牲层而产生的空间中形成第一水平电极。
根据本发明的又一个实施例，一种可变电阻存储器件的制造方法可以包括以下步骤：在衬底上交替层叠多个第一层间电介质层和多个第一牺牲层；限定出沿着一个方向与第一层间电介质层和第一牺牲层交叉而延伸的第一沟槽；在第一沟槽中形成第一电介质层；在第一沟槽的两侧限定出在与第一沟槽相同的方向上与第一层间电介质层和第一牺牲层交叉而延伸的第二沟槽；去除经由第二沟槽暴露出的第一牺牲层；在因去除了第一牺牲层而产生的空间中形成第一水平电极；选择性刻蚀第一电介质层并且限定出将第一水平电极和衬底暴露的第一孔；以及沿着第一孔的侧壁顺序地形成第一可变电阻层和第一垂直电极。
根据以上描述的实施例，电极被共用，以提高存储器单元的集成度。掩模工艺的数量减少以简化制造工艺，由此降低制造成本。
附图说明
图1A至1J是解释根据本发明的第一实施例的可变电阻存储器件及其制造方法的立体图。
图2A至2H是解释根据本发明的第二实施例的可变电阻存储器件及其制造方法的立体图。
图3A和3B是解释根据本发明的第三实施例的可变电阻存储器件及其制造方法的立体图。
图4是示出应用根据本发明的一个实施例的可变电阻存储器件的信息处理系统的框图。
具体实施方式
下面将参照附图更详细地描述本发明的示例性实施例。然而，本发明可以用不同的方式实施，而不应解释为限于本文所提供的实施例。确切地说，提供这些实施例使得本说明书清楚且完整，并向本领域技术人员充分地传达本发明的范围。在说明书中，相同的附图标记在本发明的不同附图和实施例中表示相似的部分。
附图并非按比例绘制，在某些情况下，为了清楚地示出实施例的特征可能对比例进行了夸大处理。当提及第一层在第二层“上”或在衬底“上”时，其不仅涉及第一层直接形成在第二层上或在衬底上的情况，还涉及在第一层与第二层之间或在第一层与衬底之间存在第三层的情况。
图1A至1J是解释根据本发明的第一实施例的可变电阻存储器件及其制造方法的立体图。具体地，图1J是说明根据本发明的第一实施例的可变电阻存储器件的立体图。图1A至1I是说明图1J的可变电阻存储器件的制造方法的工艺的立体图。
参照图1A，在具有预定下层结构（未示出）的衬底100上交替层叠多个第一层间电介质层105和多个第一牺牲层110。衬底100可以是由诸如单晶硅的物质形成的半导体衬底。第一层间电介质层105可以由基于氧化物的物质形成。
第一牺牲层110是在后续工艺中被去除以提供用于形成第一水平电极的空间的层。第一牺牲层110可以由相对第一层间电介质层105具有不同的刻蚀选择性的物质例如基于氮化物的材料形成。虽然在这个截面图中示出了三个第一牺牲层110，但是三个第一牺牲层110仅仅是为了说明目的。第一牺牲层110的数量可以大于或小于三。
参照图1B，使用线形状的掩模图案（未示出）作为刻蚀掩模来刻蚀第一层间电介质层105和第一牺牲层110。线形状的掩模图案在第一方向上延伸。因此，限定出第一沟槽T1。多个第一沟槽T1可以布置成彼此平行。在此工艺之后保留的第一层间电介质层105和第一牺牲层110分别称为第一层间电介质层图案105A和第一牺牲层图案110A。
然后，在第一沟槽T1中形成第一电介质层115。可以通过沉积相对第一牺牲层图案110A具有不同刻蚀选择性的物质例如基于氧化物的物质到填充第一沟槽T1的厚度然后执行平坦化工艺例如化学机械抛光（CMP）直至暴露出第一层间电介质层图案105A的上表面，来形成第一电介质层115。
参照图1C，通过选择性刻蚀第一电介质层115，限定出第一孔H1，使得暴露出第一牺牲层图案110A和衬底100。多个第一孔H1可以以矩阵形式布置。从平行于衬底100的方向上截取的第一孔H1的截面可以具有正方形或圆形的形状或者长方形或椭圆形的形状。
接着，在第一孔H1的侧壁上形成第一可变电阻层120。第一可变电阻层120可以包括因氧空位或离子的迁移或物质的相变而改变的电阻。另外，第一可变电阻层120可以包括磁性隧道结（magnetic tunnel junction，MTJ）结构，其中电阻根据磁场或自旋转移力矩（spin transfer torque，STT）而改变。
包括因氧空位或离子的迁移而改变的电阻的层可以包括基于钙钛矿的物质，例如STO（SrTiO3）、BTO（BaTiO3）和PCMO（Pr1-xCaxMnO3），或者二元氧化物，包括过渡金属氧化物（TMO）例如氧化钛（TiO2）、氧化铪（HfO2）、氧化锆（ZrO2）、氧化铝（Al2O3）、氧化钽（Ta2O5）、氧化铌（Nb2O5）、氧化钴（Co3O4）、氧化镍（NiO）、氧化钨（WO3）和氧化镧（La2O3）。包括因物质的相变而改变的电阻的层可以包括通过热在晶态与非晶态之间改变的物质，如基于硫族化物的物质，例如包括以预定比混合的锗、锑和碲的GST（GeSbTe）。
磁性隧道结（MTJ）结构可以具有自由铁磁层、钉扎铁磁层和插入在自由铁磁层与钉扎铁磁层之间的势垒层。自由铁磁层和钉扎铁磁层可以包括铁磁物质，例如铁（Fe）、镍（Ni）、钴（Co）、钆（Gd）、镝（Dy）、或其化合物。势垒层可以包括氧化镁（MgO）、氧化铝（Al2O3）、氧化铪（HfO2）、氧化锆（ZrO2）或氧化硅（SiO2）。
之后，在形成有第一可变电阻层120的第一孔H1中形成第一垂直电极125。第一垂直电极125可以包括导电物质，如掺杂的多晶硅、金属氮化物或金属。金属氮化物可以包括氮化钛（TiN）、氮化钽（TaN）和氮化钨（WN）。金属可以包括钨（W）、铝（Al）、铜（Cu）、金（Au）、银（Ag）、铂（Pt）、镍（Ni）、铬（Cr）、钴（Co）、钛（Ti）、钌（Ru）、铪（Hf）和锆（Zr）。
参照图1D，基于用作刻蚀掩模的线形状的掩模图案（未示出），来刻蚀在第一沟槽T1的两侧的第一层间电介质层图案105A和第一牺牲层图案110A。线形状的掩模图案沿着与第一沟槽T1相同的方向延伸。因此，限定出第二沟槽T2。多个第二沟槽T2可以彼此平行布置。
接着，去除由第二沟槽T2暴露出的第一牺牲层图案110A。为了去除第一牺牲层图案110A，可以利用相对于第一层间电介质层图案105A和第一电介质层115的不同刻蚀选择性，来执行湿法刻蚀工艺。
参照图1E，在去除了第一牺牲层图案110A的空间中形成第一水平电极130。第一水平电极130可以包括导电物质，例如金属氮化物、金属或掺杂的多晶硅。金属氮化物可以包括氮化钛（TiN）、氮化钽（TaN）和氮化钨（WN）。金属可以包括钨（W）、铝（Al）、铜（Cu）、金（Au）、银（Ag）、铂（Pt）、镍（Ni）、铬（Cr）、钴（Co）、钛（Ti）、钌（Ru）、铪（Hf）和锆（Zr）。
具体地，可以按照如下所述来执行第一水平电极130的形成。首先，通过经由化学气相沉积（CVD）或者原子层沉积（ALD）保形地沉积导电物质，形成用于第一水平电极的导电层（未示出）以填充包括去除了第一牺牲层图案110A的空间的第二沟槽T2。其次，通过刻蚀形成在第二沟槽T2中的用于第一水平电极的导电层直至暴露出第一层间电介质层图案105A的侧表面，用于第一水平电极的导电层由第二沟槽T2分隔开。该工艺的结果是，在第一层间电介质层图案105A之间形成第一水平电极130。
随即，在第二沟槽T2中形成第二电介质层135。可以通过沉积相对第二牺牲层具有不同刻蚀选择性的物质例如基于氧化物的物质来形成第二电介质层135，以填充第二沟槽T2。然后，执行平坦化工艺例如化学机械抛光（CMP）直至暴露出第一层间电介质层图案105A的上表面。
参照图1F，在包括第二电介质层135的所得结构上交替地层叠多个第二牺牲层140和多个第二层间电介质层145。第二层间电介质层145可以由基于氧化物的物质形成。
在后续工艺中去除第二牺牲层140以提供用于形成第二水平电极的空间。第二牺牲层140可以由相对第二层间电介质层145具有不同的刻蚀选择性的物质例如基于氮化物的物质来形成。虽然在本截面图中示出了三个第二牺牲层140，但是三个第二牺牲层140仅仅用于说明目的。第二牺牲层140的数量可以大于或小于三。
参照图1G，基于用作刻蚀掩模的线形状的掩模图案（未示出）刻蚀第二层间电介质层145和第二牺牲层140。线形状的掩模图案在与第一沟槽T1交叉的方向，即第二方向上延伸。因此，限定出第三沟槽T3。多个第三沟槽T3可以彼此平行布置。在此工艺之后保留的第二牺牲层140和第二层间电介质层145分别称为第二牺牲层图案140A和第二层间电介质层图案145A。
然后，在第三沟槽T3中形成第三电介质层150。通过沉积相对第二牺牲层图案140A具有不同刻蚀选择性的物质例如基于氧化物的物质来形成第三电介质层150以填充第三沟槽T3。然后，执行平坦化工艺例如化学机械抛光（CMP）直至暴露出第二层间电介质层图案145A的上表面。
参照图1H，通过选择性刻蚀第三电介质层150，限定出第二孔H2使得第二牺牲层图案140A和第一垂直电极125暴露出来。多个第二孔H2可以以矩阵的形式布置。从与衬底100平行的方向截取的第二孔H2的截面可以具有正方形、圆形、长方形或椭圆形的形状。具体地，可以通过将第二孔H2限定为在与衬底100平行的方向上具有比第一孔H1大的宽度，来充分保证工艺余量（process margin）。
接着，在第二孔H2的侧壁上形成第二可变电阻层155。第二可变电阻层155可以包括因氧空位或离子的迁移或物质的相变而改变的电阻。另外，第二可变电阻层155可以包括磁性隧道结（MTJ）结构，其包括根据磁场或自旋转移力矩（STT）而改变的电阻。第二可变电阻层155可以由与第一可变电阻层120相同的物质形成。
之后，在形成有第二可变电阻层155的第二孔H2中形成第二垂直电极160，以便与第一垂直电极125连接。第二垂直电极160可以包括导电物质例如金属氮化物、金属、或掺杂的多晶硅。第二垂直电极160可以由与第一垂直电极125相同的物质构成。
参照图1I，基于用作刻蚀掩模的线形状的掩模图案（未示出）刻蚀位于第三沟槽T3两侧的第二层间电介质层图案145A和第二牺牲层图案140A。线形状的掩模图案在与第三沟槽T3相同的方向上延伸。因此，限定出第四沟槽T4。多个第四沟槽T4可以彼此平行布置。
接着，去除经由第四沟槽T4暴露出的第二牺牲层图案140A。为了去除第二牺牲层图案140A，可以利用相对于第一和第二层间电介质层图案105A和145A以及第一至第三电介质层115、135和150的不同的刻蚀选择性，来执行湿法刻蚀工艺。
参照图1J，在去除了第二牺牲层图案140A的空间中形成第二水平电极165。第二水平电极165可以包括导电物质例如金属氮化物、金属或掺杂的多晶硅。第二水平电极165可以由与第一水平电极130相同的物质形成。
具体地，可以按照如下所述形成第二水平电极165。首先，通过经由化学气相沉积（CVD）或者原子层沉积（ALD）保形地沉积导电物质，形成用于第二水平电极的导电层（未示出）以填充包括去除了第二牺牲层图案140A的空间的第四沟槽T4。其次，通过刻蚀形成在第四沟槽T4中的用于第二水平电极的导电层直至暴露出第二层间电介质层图案145A的侧表面，用于第二水平电极的导电层由第四沟槽T4分隔开。此工艺的结果是，在第二层间电介质层图案145A之间形成第二水平电极165。
随即，在第四沟槽T4中形成第四电介质层170。可以通过沉积电介质物质例如基于氧化物的物质来形成第四电介质层170以填充第四沟槽T4。然后，执行平坦化工艺例如化学机械抛光（CMP）直至暴露出第二层间电介质层图案145A的上表面。
虽然在图1J中示出了水平电极（参见第一和第二水平电极130和165）层叠为六层，但是本发明并不局限于这样的水平电极。层叠的水平电极的数量可以大于或小于六。具体而言，通过形成至少两个层的垂直电极（参见第一和第二垂直电极125和160），与垂直电极以相同高度同时形成的现有存储器单元相比较，可以提高存储器单元的集成度并且可以降低加工难度。
此外，通过形成在彼此交叉的不同方向上延伸的第一水平电极130和第二水平电极165，存在可以有效地设置外围电路的优点。可以将第一水平电极130和第二水平电极165形成为交替地布置。在这种情况下，可以减小水平电极之间的寄生电容。可以提高可变电阻存储器件的操作速度。
通过如上描述的制造方法，可以制造如图1J所示的根据本发明第一实施例的可变电阻存储器件。
参照图1J，根据本发明第一实施例的可变电阻存储器件可以包括：从衬底100垂直伸出的第一垂直电极125；沿着第一垂直电极125交替层叠的多个第一层间电介质层图案105A和多个水平电极130；第一可变电阻层120，所述第一可变电阻层120插入在第一垂直电极125与第一水平电极130之间；第二垂直电极160，所述第二垂直电极160与第一垂直电极125连接并在与衬底100垂直的方向上延伸；沿着第二垂直电极160交替层叠的多个第二层间电介质层图案145A和多个第二水平电极165；以及第二可变电阻层155，所述第二可变电阻层155插入在第二垂直电极160与第二水平电极165之间。
第一水平电极130和第二水平电极165可以在彼此交叉的方向上延伸。第一水平电极130和第二水平电极165构成的各个对可以平行地延伸，在第一水平电极130和第二水平电极165之间插入有第一垂直电极125和第二垂直电极160。在平行于衬底100的方向上截取的第一垂直电极125和第二垂直电极160的截面可以具有长方形或椭圆形的形状。第二垂直电极160的侧表面相比于第一垂直电极125的侧表面可以侧向地伸出。
第一可变电阻层120和第二可变电阻层155可以包括因氧空位或离子迁移或者物质的相变而改变的电阻。另外，第一可变电阻层120和第二可变电阻层155可以包括磁性隧道结（MTJ）结构，其中电阻根据磁场或自旋转移力矩（STT）改变。第一可变电阻层120和第二可变电阻层155可以具有包围第一垂直电极125和第二垂直电极160的侧表面的形状。
图2A至2H是解释根据本发明的第二实施例的可变电阻存储器件及其制造方法的立体图。在描述本实施例时，将省略与前述第一实施例基本相同的组成部件的具体描述。首先，在以与第一实施例相同的方式执行图1A和1B的工艺之后，执行图2A的工艺。
参照图2A，使用线形状的掩模图案（未示出）作为刻蚀掩模来刻蚀位于第一沟槽T1两侧的第一层间电介质层图案105A和第一牺牲层图案110A。线形状的掩模图案在与第一沟槽T1相同的方向上延伸。因此，限定出第二沟槽T2。多个第二沟槽T2可以彼此平行布置。
接着，去除经由第二沟槽T2暴露出的第一牺牲层图案110A。为了去除第一牺牲层图案110A，可以利用相对第一层间电介质层图案105A和第一电介质层115不同的刻蚀选择性，来执行湿法刻蚀工艺。
参照图2B，在去除了第一牺牲层图案110A的空间中形成第一水平电极130。第一水平电极130可以包括导电物质，例如金属氮化物、金属或掺杂的多晶硅。，可以通过经由化学气相沉积（CVD）或原子层沉积（ALD）保形地沉积导电物质，形成用于第一水平电极的导电层（未示出）以填充包括去除了第一牺牲层图案110A的空间的第二沟槽T2，并且刻蚀用于第一水平电极的导电层直至暴露出第一层间电介质层图案105A的侧表面，来形成第一水平电极130。
随即，在第二沟槽T2中形成第二电介质层135。可以通过沉积相对第二牺牲层具有不同刻蚀选择性的物质例如基于氧化物的物质以填充第二沟槽T2来形成第二电介质层135。然后，执行平坦化工艺例如化学机械抛光（CMP）直至暴露出第一层间电介质层图案105A的上表面。
参照图2C，通过选择性刻蚀第一电介质层115，限定出第一孔H1以暴露出第一水平电极130和衬底100。多个第一孔H1可以以矩阵形式布置。从平行于衬底100的方向上截取的第一孔H1的截面可以具有正方形、圆形、长方形或椭圆形的形状。
接着，在第一孔H1的侧壁上形成第一可变电阻层120。第一可变电阻层120可以包括因氧空位或离子迁移或物质相变而改变的电阻。另外，第一可变电阻层120可以包括磁性隧道结（MTJ）结构，磁性隧道结（MTJ）结构具有根据磁场或自旋转移力矩（STT）改变的电阻。
随后，在形成有第一可变电阻层120的第一孔H1中形成第一垂直电极125。第一垂直电极125可以包括导电物质例如金属氮化物、金属或掺杂的多晶硅。
参照图2D，在包括第一垂直电极125的所得结构上交替层叠多个第二牺牲层140和多个第二层间电介质层145。第二层间电介质层145可以由基于氧化物的物质形成。在后续工艺中去除第二牺牲层140以提供用于形成第二水平电极的空间。第二牺牲层140可以由相对第二层间电介质层145具有不同的刻蚀选择性的物质例如基于氮化物的物质形成。
参照图2E，基于用作刻蚀掩模的线形状的掩模图案（未示出）来刻蚀第二层间电介质层145和第二牺牲层140。线形状的掩模图案在与第一沟槽T1交叉的方向即第二方向上延伸。因此，限定出第三沟槽T3。多个第三沟槽T3可以彼此平行布置。在此工艺之后保留的第二牺牲层140和第二层间电介质层145分别称为第二牺牲层图案140A和第二层间电介质层图案145A。
然后，在第三沟槽T3中形成第三电介质层150。可以通过沉积相对第二牺牲层图案140A具有不同刻蚀选择性的物质例如基于氧化物的物质以填充第三沟槽T3来形成第三电介质层150。然后，执行平坦化工艺例如化学机械抛光（CMP）直至暴露出第二层间电介质层图案145A的上表面。
参照图2F，使用线形状的掩模图案（未示出）作为刻蚀掩模而在第三沟槽T3两侧刻蚀第二层间电介质层图案145A和第二牺牲层图案140A。线形状的掩模图案沿着与第三沟槽T3相同的方向延伸。因此，限定出第四沟槽T4。多个第四沟槽T4可以彼此平行布置。
接着，去除经由第四沟槽T4暴露出的第二牺牲层图案140A。为了去除第二牺牲层图案140A，可以利用相对第一和第二层间电介质层图案105A和145A以及第一至第三电介质层115、135和150的不同的刻蚀选择性，来执行湿法刻蚀工艺。
参照图2G，在去除了第二牺牲层图案140A的空间中形成第二水平电极165。第二水平电极165可以包括导电物质例如金属氮化物、金属或掺杂的多晶硅。可以通过经由化学气相沉积（CVD）或原子层沉积（ALD）保形地沉积导电物质来形成第二水平电极165。形成用于第二水平电极的导电层（未示出）以填充包括去除了第二牺牲层图案140A的空间的第四沟槽T4。刻蚀用于第二水平电极的导电层直至暴露出第二层间电介质层图案145A的侧表面。
随即，在第四沟槽T4中形成第四电介质层170。可以通过沉积电介质物质例如基于氧化物的物质来形成第四电介质层170以填充第四沟槽T4。然后，执行平坦化工艺例如化学机械抛光（CMP）直至暴露第二层间电介质层图案145A的上表面。
参照图2H，通过选择性刻蚀第三电介质层150，限定出第二孔H2以暴露出第二水平电极165和第一垂直电极125。多个第二孔H2可以以矩阵形式布置。从平行于衬底的方向上截取的第二孔H2的截面可以具有正方形、圆形、长方形或椭圆形的形状。具体地，可以通过将第二孔H2限定为在与衬底100平行的方向上具有比第一孔H1大的宽度，来充分保证工艺余量。
接着，在第二孔H2的侧壁上形成第二可变电阻层155。第二可变电阻层155可以包括因氧空位或离子迁移或物质相变而改变的电阻。另外，第二可变电阻层155可以包括磁性隧道结（MTJ）结构，磁性隧道结结构具有根据磁场或自旋转移力矩（STT）而变化的电阻。第二可变电阻层155可以由与第一可变电阻层120相同的物质构成。
其后，在形成有第二可变电阻层155的第二孔H2中形成第二垂直电极160，以与第一垂直电极125连接。第二垂直电极160可以包括导电物质例如金属氮化物、金属或掺杂的多晶硅。第二垂直电极160可以由与第一垂直电极125相同的物质形成。
在第二实施例中，由于在形成水平电极之后形成可变电阻层，所以可以防止可变电阻层在去除牺牲层图案的过程中损坏。
图3A和3B是解释根据本发明第三实施例的可变电阻存储器件及其制造方法的立体图。在描述第三实施例时，将省略与上述第一实施例和第二实施例相同的组成部件的详细描述。首先，在执行第一个实施例的图1A和图1B的工艺或者第二实施例的图2A和图2B的工艺之后，执行图3A的工艺。
参照图3A，通过选择性刻蚀第一电介质层115，限定出第一孔H1以暴露出第一层间电介质层图案105A的侧表面和衬底100。可以以矩阵形式布置多个第一孔H1。
然后，在第一孔H1的侧壁上顺序地形成第一选择元件S1和第一可变电阻层120。第一选择元件S1可以包括二极管例如使用金属氧化物或硅的PN二极管、肖特基二极管等。另外，可以使用能够在单极性电压和双极性电压下进行阈值电压变换的选择元件。第一可变电阻层120可以包括因氧空位或离子的迁移或者物质相变而改变的电阻。另外，第一可变电阻层120可以包括磁性隧道结（MTJ）结构，磁性隧道结结构具有根据磁场或自旋转移力矩（STT）而改变的电阻。
随后，在形成有第一可变电阻层120的第一孔H1中形成第一垂直电极125。第一垂直电极125可以包括导电物质例如金属氮化物、金属或掺杂的多晶硅。
参照图3B，在执行第一实施例的图1D至1G的工艺或者第二实施例的图2D至2G的工艺之后，通过选择性刻蚀第二电介质层150，限定出第二孔H2以暴露出第二层间电介质层图案145A的侧表面和第一垂直电极125。可以以矩阵形式布置多个第二孔H2。
然后，在第二孔H2的侧壁上顺序地形成第二选择元件S2和第二可变电阻层155。关于第二选择元件S2，可以使用与第一选择元件S1相同的二极管或者能够在双极性电压下进行阈值电压变换的选择元件。第二可变电阻层155可以由与第一可变电阻层120相同的物质构成。
之后，在形成有第二可变电阻层155的第二孔H2中形成第二垂直电极160，以与第一垂直电极125连接。第二垂直电极160可以由与第一垂直电极125相同的物质形成。
接着，可以采用与第一实施例相同的方式执行图1I和图1J的工艺。
以上描述的第三实施例与第一和第二实施例的区别在于，在第一水平电极130与第一可变电阻层120之间以及在第二水平电极165与第二可变电阻层155之间插入有第一选择元件S1和第二选择元件S2。
图4是示出应用根据本发明的一个实施例的可变电阻存储器件的信息处理系统的框图。
参照图4，信息处理系统1000可以包括存储系统1100、中央处理单元1200、用户接口1300和电源单元1400。根据本发明实施例的可变电阻存储器件被嵌入在信息处理系统1000中。这些组成部件可以经由总线1500而相互实施数据通信。
存储系统1100可以包括可变电阻存储器件1110和存储器控制器1120。由中央处理单元1200处理的数据或者经由用户接口从外部输入的数据可以储存在可变电阻存储器件1110中。
这种信息处理系统1000可以构成各种需要储存数据的电子设备。例如，信息处理系统1000可以应用于存储卡、固态硬盘（SSD）、诸如智能手机等的各类移动设备中。
从以上描述显然可知，在根据本发明实施例的可变电阻存储器件及其制造方法中，垂直电极被共用，使得可以提高存储器单元的集成度。数量减少的掩模工艺可以简化制造工艺。制造成本可以降低。
尽管已经参照具体的实施例描述了本发明，但是对本领域技术人员显然的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种变化和修改。

Claims (10)

1.一种可变电阻存储器件，包括：
垂直电极，所述垂直电极从衬底垂直地伸出；
第一水平电极，所述第一水平电极沿着所述垂直电极层叠；
第二水平电极，所述第二水平电极沿着所述垂直电极层叠；以及
可变电阻层，所述可变电阻层插入在所述垂直电极与所述第一水平电极和所述第二水平电极之间，
其中，所述第一水平电极和所述第二水平电极布置在彼此交叉的方向上。
2.如权利要求1所述的可变电阻存储器件，其中，所述第一水平电极和所述第二水平电极构成的各个对平行布置，在所述第一水平电极和所述第二水平电极之间插入有所述垂直电极。
3.如权利要求1所述的可变电阻存储器件，其中，所述可变电阻层包围所述垂直电极的侧表面。
4.如权利要求1所述的可变电阻存储器件，还包括：
选择元件，所述选择元件插入在所述第一水平电极和所述第二水平电极与所述可变电阻层之间。
5.如权利要求1所述的可变电阻存储器件，其中，所述可变电阻层具有因氧空位或离子迁移或者物质相变而改变的电阻。
6.如权利要求1所述的可变电阻存储器件，其中，所述可变电阻层具有磁性隧道结MTJ结构，所述磁性隧道结结构具有根据磁场或自旋转移力矩STT而改变的电阻。
7.如权利要求1所述的可变电阻存储器件，其中，在平行于衬底方向上截取的所述垂直电极的截面具有长方形或椭圆形的形状。
8.如权利要求1所述的可变电阻存储器件，其中，所述第一水平电极通过位于所述第一水平电极之间的第一层间电介质层彼此电隔离，以及所述第二水平电极通过位于所述第二水平电极之间的第二层间电介质层彼此电隔离。
9.如权利要求8所述的可变电阻存储器件，其中，所述垂直电极包括与所述第一层间电介质层和所述第一水平电极相对应的第一垂直电极以及与所述第二层间电介质层和所述第二水平电极相对应的第二垂直电极。
10.如权利要求9所述的可变电阻存储器件，其中，所述第二垂直电极的侧表面相比于所述第一垂直电极的侧表面侧向地伸出。
CN2013100949411A 2012-04-26 2013-03-22 可变电阻存储器件及其制造方法 Pending CN103378290A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2012-0043788 2012-04-26
KR1020120043788A KR101957897B1 (ko) 2012-04-26 2012-04-26 가변 저항 메모리 장치 및 그 제조 방법

Publications (1)

Publication Number Publication Date
CN103378290A true CN103378290A (zh) 2013-10-30

Family

ID=49463113

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2013100949411A Pending CN103378290A (zh) 2012-04-26 2013-03-22 可变电阻存储器件及其制造方法

Country Status (3)

Country Link
US (1) US9159919B2 (zh)
KR (1) KR101957897B1 (zh)
CN (1) CN103378290A (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105093999A (zh) * 2014-05-19 2015-11-25 爱思开海力士有限公司 电子器件
CN107665947A (zh) * 2016-07-28 2018-02-06 三星电子株式会社 可变电阻存储器件
CN112723876A (zh) * 2020-12-18 2021-04-30 中国振华集团云科电子有限公司 一种陶瓷介质瓷粉及其制备方法和应用
WO2022111150A1 (en) * 2020-11-25 2022-06-02 International Business Machines Corporation Resistive memory array

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102166506B1 (ko) * 2012-12-26 2020-10-15 소니 세미컨덕터 솔루션즈 가부시키가이샤 기억 장치 및 그 제조 방법
KR101481920B1 (ko) * 2013-11-15 2015-01-14 포항공과대학교 산학협력단 금속-절연체 전이현상을 이용한 선택 소자, 및 이를 포함하는 비휘발성 메모리 셀
KR20150145631A (ko) * 2014-06-20 2015-12-30 에스케이하이닉스 주식회사 크로스 포인트 어레이를 구비하는 반도체 장치의 제조 방법
KR102192895B1 (ko) * 2014-08-21 2020-12-21 삼성전자주식회사 반도체 장치 및 그 제조 방법
US20180137927A1 (en) * 2016-04-16 2018-05-17 Chengdu Haicun Ip Technology Llc Three-Dimensional Vertical One-Time-Programmable Memory Comprising No Separate Diode Layer
US10347709B2 (en) * 2016-12-27 2019-07-09 Ferric Inc. Methods of manufacturing integrated magnetic core inductors with vertical laminations
US10490602B2 (en) 2017-09-21 2019-11-26 Micron Technology, Inc. Three dimensional memory arrays
US10680172B2 (en) * 2017-11-13 2020-06-09 Taiwan Semiconductor Manufacturing Co., Ltd. Resistive random access memory device
FR3079656B1 (fr) * 2018-03-27 2020-11-27 Commissariat Energie Atomique Memoire resistive 3d
US10950663B2 (en) 2018-04-24 2021-03-16 Micron Technology, Inc. Cross-point memory array and related fabrication techniques
US10729012B2 (en) * 2018-04-24 2020-07-28 Micron Technology, Inc. Buried lines and related fabrication techniques
US10700128B1 (en) 2018-12-21 2020-06-30 Micron Technology, Inc. Three-dimensional memory array
CN110676376A (zh) * 2019-08-27 2020-01-10 深圳大学 一种基于二维MXene材料的阻变存储器及制备方法
US11735349B2 (en) 2019-08-30 2023-08-22 Ferric Inc. Magnetic core with vertical laminations having high aspect ratio
CN110914994B (zh) * 2019-10-14 2021-05-25 长江存储科技有限责任公司 用于形成三维相变存储器件的方法
KR20210085573A (ko) 2019-12-30 2021-07-08 에스케이하이닉스 주식회사 저항 변화층을 구비하는 3차원 구조의 비휘발성 메모리 장치

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101447502A (zh) * 2007-11-29 2009-06-03 三星电子株式会社 非易失性存储装置及其制造和使用方法
WO2009118926A1 (ja) * 2008-03-28 2009-10-01 株式会社 東芝 不揮発性記憶装置及びその製造方法
CN102074650A (zh) * 2009-11-17 2011-05-25 三星电子株式会社 非易失性存储器器件以及其制造方法和操作方法
US20110140068A1 (en) * 2009-12-16 2011-06-16 Yoshio Ozawa Resistance-change memory cell array
WO2011105060A1 (ja) * 2010-02-23 2011-09-01 パナソニック株式会社 不揮発性メモリ装置の製造方法、不揮発性メモリ素子、および不揮発性メモリ装置
TW201203463A (en) * 2010-06-07 2012-01-16 Micron Technology Inc Memory arrays
CN103238215A (zh) * 2010-12-02 2013-08-07 美光科技公司 非易失性存储器单元阵列

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009016400A (ja) 2007-06-29 2009-01-22 Toshiba Corp 積層配線構造体及びその製造方法並びに半導体装置及びその製造方法
JP5288936B2 (ja) * 2008-08-12 2013-09-11 株式会社東芝 不揮発性半導体記憶装置
KR101493874B1 (ko) * 2008-11-12 2015-02-16 삼성전자주식회사 비휘발성 메모리 소자
KR101583717B1 (ko) * 2009-01-13 2016-01-11 삼성전자주식회사 저항 메모리 장치의 제조방법
KR101604054B1 (ko) * 2009-09-03 2016-03-16 삼성전자주식회사 반도체 소자 및 그 형성방법
KR101597686B1 (ko) * 2009-11-03 2016-02-25 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR20110093309A (ko) * 2010-02-12 2011-08-18 주식회사 하이닉스반도체 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
US8198160B2 (en) * 2010-04-19 2012-06-12 Jun Liu Vertical transistor phase change memory
US8824183B2 (en) * 2010-12-14 2014-09-02 Sandisk 3D Llc Non-volatile memory having 3D array of read/write elements with vertical bit lines and select devices and methods thereof
KR20130071006A (ko) * 2011-12-20 2013-06-28 삼성전자주식회사 가변 저항 메모리 장치 및 그 형성 방법
KR20130087233A (ko) * 2012-01-27 2013-08-06 삼성전자주식회사 가변 저항 메모리 장치 및 그 형성 방법
KR20130094112A (ko) * 2012-02-15 2013-08-23 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101447502A (zh) * 2007-11-29 2009-06-03 三星电子株式会社 非易失性存储装置及其制造和使用方法
WO2009118926A1 (ja) * 2008-03-28 2009-10-01 株式会社 東芝 不揮発性記憶装置及びその製造方法
CN102074650A (zh) * 2009-11-17 2011-05-25 三星电子株式会社 非易失性存储器器件以及其制造方法和操作方法
US20110140068A1 (en) * 2009-12-16 2011-06-16 Yoshio Ozawa Resistance-change memory cell array
WO2011105060A1 (ja) * 2010-02-23 2011-09-01 パナソニック株式会社 不揮発性メモリ装置の製造方法、不揮発性メモリ素子、および不揮発性メモリ装置
TW201203463A (en) * 2010-06-07 2012-01-16 Micron Technology Inc Memory arrays
CN103238215A (zh) * 2010-12-02 2013-08-07 美光科技公司 非易失性存储器单元阵列

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105093999A (zh) * 2014-05-19 2015-11-25 爱思开海力士有限公司 电子器件
CN105093999B (zh) * 2014-05-19 2019-03-05 爱思开海力士有限公司 电子器件
CN107665947A (zh) * 2016-07-28 2018-02-06 三星电子株式会社 可变电阻存储器件
CN107665947B (zh) * 2016-07-28 2022-06-21 三星电子株式会社 可变电阻存储器件
WO2022111150A1 (en) * 2020-11-25 2022-06-02 International Business Machines Corporation Resistive memory array
US11588103B2 (en) 2020-11-25 2023-02-21 International Business Machines Corporation Resistive memory array
GB2616573A (en) * 2020-11-25 2023-09-13 Ibm Resistive memory array
CN112723876A (zh) * 2020-12-18 2021-04-30 中国振华集团云科电子有限公司 一种陶瓷介质瓷粉及其制备方法和应用
CN112723876B (zh) * 2020-12-18 2023-01-20 中国振华集团云科电子有限公司 一种陶瓷介质瓷粉及其制备方法和应用

Also Published As

Publication number Publication date
US9159919B2 (en) 2015-10-13
KR101957897B1 (ko) 2019-03-13
KR20130120696A (ko) 2013-11-05
US20130288391A1 (en) 2013-10-31

Similar Documents

Publication Publication Date Title
CN103378290A (zh) 可变电阻存储器件及其制造方法
US9159768B2 (en) Semiconductor device and electronic device including the same
US10276793B2 (en) Variable resistance memory devices and methods of manufacturing the same
KR101925449B1 (ko) 가변 저항 메모리 장치 및 그 제조 방법
JP6230229B2 (ja) 集積トランジスタセレクタを有する積層ｒｒａｍ
CN103325806B (zh) 可变电阻存储器件及其制造方法
US9236567B2 (en) Resistive random access memory device
US8735860B2 (en) Variable resistance memory device and method of fabricating the same
US20130168628A1 (en) Variable resistance memory device and method for fabricating the same
US11456333B2 (en) Three-dimensional NAND memory device containing two terminal selector and methods of using and making thereof
CN103187526A (zh) 可变电阻存储器件及其制造方法
US20160027845A1 (en) Variable resistance memory devices and methods of manufacturing the same
US8945949B2 (en) Method for fabricating variable resistance memory device
US9812501B2 (en) Variable resistance memory devices and methods of manufacturing the same
KR101088487B1 (ko) 선택소자 및 3차원 구조 저항 변화 메모리 소자를 갖는 저항 변화 메모리 소자 어레이, 전자제품 및 소자 어레이 제조방법
US20140138606A1 (en) Resistance variable memory device
KR20100100052A (ko) 3차원 구조를 갖는 저항 변화 메모리 소자, 저항 변화 메모리 소자 어레이, 전자제품 및 상기 소자 제조방법
US20240049474A1 (en) Semiconductor device and method for fabricating the same
KR20230060841A (ko) 전자 장치 및 그 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20131030

WD01 Invention patent application deemed withdrawn after publication