KR20150145631A - 크로스 포인트 어레이를 구비하는 반도체 장치의 제조 방법 - Google Patents

크로스 포인트 어레이를 구비하는 반도체 장치의 제조 방법 Download PDF

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Abstract

일 실시 예에 있어서, 제1 도전막이 베이스 절연막 상에 형성된 기판을 준비한다. 상기 제1 도전막 상에 저항 변화 소자 구조물을 형성한다. 제1 방향으로 연장되고 단부가 서로 연결된 제1 마스크 패턴층을 이용하여, 상기 저항 변화 소자 구조물 및 상기 제1 도전막을 패터닝하여 제1 중간 패턴 구조물을 형성한다. 상기 제1 중간 패턴 구조물의 상부에 제2 도전막을 적층한다. 상기 제1 방향과 교차하는 제2 방향으로 연장되고 단부가 서로 연결되는 제2 마스크 패턴층을 이용하여, 상기 제2 도전막 및 상기 제1 중간 패턴 구조물을 패터닝하여 제2 중간 패턴 구조물을 형성한다. 적어도 상기 제2 중간 패턴 구조물을 메우는 갭필 절연층을 형성한다. 상기 갭필 절연층 상에 형성되는 상기 컷마스크 패턴층을 이용하여 상기 제2 중간 패턴 구조물의 연결된 단부를 분리한다.

Description

크로스 포인트 어레이를 구비하는 반도체 장치의 제조 방법{method of manufacturing semiconductor device having cross-point array}
본 개시(disclosure)는 대체로(generally) 크로스 포인트 어레이를 구비하는 반도체 장치의 제조 방법에 관한 것이다.
크로스 포인트 반도체 어레이 구조는 고집적도를 요구하는 메모리 장치의 셀 영역에 채택되고 있다. 구체적으로, 크로스 포인트 반도체 어레이 구조는 최근에 등장하는 저항 변화 메모리(Resistive RAM), 상변화 메모리(Phase Change RAM), 자기 변화 메모리(Magnetic RAM) 등에서, 서로 다른 평면 상에서 교차하는 전극 사이에서 필라(pillar) 형태의 셀 구조로 적용되고 있다.
한편, 필라 형태의 셀 어레이를 형성하려면, 하부 전극의 패터닝 공정, 정보 저장층의 패터닝 공정 및 상부 전극의 패터닝 공정을 수행하여야 한다. 상술한 필라 형태의 셀 어레이를 가지는 크로스 포인트 구조의 반도체 메모리 장치 및 이의 제조 방법은 일 예로서, 미국 등록특허 7879626에 개시되고 있다.
본 개시는, 크로스 포인트 어레이를 구비하는 반도체 장치를 신뢰성 있게 제조하는 방법을 제공한다.
본 개시의 일 측면에 따른 크로스 포인트 어레이를 구비하는 반도체 장치의 제조 방법이 개시된다. 상기 반도체 장치의 제조 방법에 있어서, 제1 도전막을 포함하는 제1 피식각 구조물을 준비한다. 단부가 서로 연결된 한 쌍의 제1 마스크 패턴층을 상기 제1 피식각 구조물 상에서 제1 방향을 따라 연장하여 형성한다. 상기 제1 마스크 패턴층을 이용하여 상기 제1 피식각 구조물을 패터닝하여 상기 제1 방향을 따라 배열되는 제1 중간 패턴 구조물을 형성한다. 적어도 상기 제1 중간 패턴 구조물 사이의 공간을 메우는 제1 갭필 절연층을 형성한다. 상기 제1 갭필 절연층 상에 제2 도전막을 포함하는 제2 피식각 구조물을 적층한다. 단부가 서로 연결된 한 쌍의 제2 마스크 패턴층을 상기 제2 피식각 구조물 상에 형성하되, 상기 제2 마스크 패턴층이 상기 제1 방향과 교차하는 제2 방향을 따라 연장되도록 한다. 상기 제2 마스크 패턴층을 이용하여 상기 제2 피식각 구조물 및 상기 제1 중간 패턴 구조물을 패터닝하여 제2 중간 패턴 구조물을 형성한다. 이때, 상기 제2 중간 패턴 구조물은 상기 제1 도전막이 상기 제1 방향으로 패터닝되어 형성되고 연결된 단부를 구비하는 한 쌍의 제1 전도성 라인 패턴, 및 상기 제2 도전막이 상기 제2 방향으로 패터닝되어 형성되고 연결된 단부를 구비하는 한 쌍의 제2 전도성 라인 패턴을 포함한다. 적어도 제2 중간 패턴 구조물을 메우는 제2 갭필 절연층을 형성한다. 상기 제1 및 제2 전도성 라인 패턴의 상기 연결된 단부에 대응되는 상기 제2 갭필 절연층 상의 영역을 적어도 노출시키는 컷마스크(cut mask) 패턴층을 상기 제2 갭필 절연층 상에 형성한다. 상기 컷마스크 패턴층을 이용하여 상기 연결된 단부에 대응되는 상기 제2 갭필 절연층 및 상기 제2 중간 패턴 구조물을 식각하여, 상기 제1 및 제2 전도성 라인 패턴을 분리시킨다.
본 개시의 다른 측면에 따른 크로스 포인트 어레이를 구비하는 반도체 장치의 제조 방법이 개시된다. 상기 반도체 장치의 제조 방법에 있어서, 제1 도전막이 베이스 절연막 상에 형성된 기판을 준비한다. 상기 제1 도전막 상에 저항 변화 소자 구조물을 형성한다. 제1 방향으로 연장되고 단부가 서로 연결된 제1 마스크 패턴층을 이용하여, 상기 저항 변화 소자 구조물 및 상기 제1 도전막을 패터닝하여 제1 중간 패턴 구조물을 형성한다. 상기 제1 중간 패턴 구조물의 상부에 제2 도전막을 적층한다. 상기 제1 방향과 교차하는 제2 방향으로 연장되고 단부가 서로 연결되는 제2 마스크 패턴층을 이용하여, 상기 제2 도전막 및 상기 제1 중간 패턴 구조물을 패터닝하여 제2 중간 패턴 구조물을 형성한다. 상기 제2 중간 패턴 구조물은 상기 제1 도전막의 적어도 일부분을 포함하고 서로 연결된 단부를 가지는 제1 전도성 라인 패턴, 상기 제2 도전막의 적어도 일부분을 포함하고 서로 연결된 단부를 가지는 제2 전도성 라인 패턴, 및 상기 제1 전도성 라인 패턴과 상기 제2 전도성 라인 패턴이 교차하는 영역에 위치하고 상기 저항 변화 소자 구조물의 적층 구조를 구비하는 필라 구조물을 포함한다. 적어도 상기 제2 중간 패턴 구조물을 메우는 갭필 절연층을 형성한다. 상기 제1 및 제2 전도성 라인 패턴의 상기 연결된 단부에 대응되는 상기 갭필 절연층 상의 영역을 노출시키는 컷마스크(cut mask) 패턴층을 상기 갭필 절연층 상에 형성한다. 상기 컷마스크 패턴층을 이용하여 상기 연결된 단부에 대응되는 상기 갭필 절연층 및 상기 제2 중간 패턴 구조물을 식각하여, 상기 제1 및 제2 전도성 라인 패턴을 분리시킨다.
상술한 본 실시 예에 따르면, SPT(Spacer Patterning Technonlogy) 공정을 이용하여, 저항 변화 소자의 크로스 포인트 어레이를 구비하는 반도체 장치를 보다 신뢰성 있게 제조할 수 있다.
상기 SPT 공정에 의해 적층 구조물을 패터닝하는 경우, 상대적으로 미세한 패턴을 형성할 수 있으나, 패터닝된 한 쌍의 적층 구조물의 단부가 서로 연결될 수 있다. 본 개시의 실시 예에서는, 서로 연결된 적층 구조물의 단부를 분리시키는 공정을 제1 전도성 라인 패턴 및 제2 전도성 라인 패턴의 형성 후에 일괄로 진행한다. 이로써, 후술하는 도 14a 내지 도 17a, 도 14b 내지 도 17b, 도 14c 내지 도 17c에 도시되는 일 비교예와 대비하여, 상기 단부 분리 공정을 진행할 때, 저항 변화 소자의 측벽이 산화 환경에 노출되는 것을 방지할 수 있다. 결과적으로, 저항 변화 소자가 산화에 의해 열화되는 것을 방지함으로써, 보다 신뢰성 있는 크로스 포인트 셀 어레이를 구비하는 반도체 장치를 구현할 수 있다.
도 1은 본 개시의 일 실시 예에 따르는 크로스 포인트 어레이를 구비하는 반도체 장치의 제조 방법을 개략적으로 나타내는 순서도이다.
도 2a 내지 도 13a는 본 개시의 일 실시 예에 따르는 크로스 포인트 어레이를 구비하는 반도체 장치의 제조 방법을 개략적으로 나타내는 평면도이다.
도 2b 내지 도 13b는 도 2a 내지 도 13a의 평면도를 A-A’로 절취한 단면도이다.
도 2c 내지 도 13c는 도 2a 내지 도 13a의 평면도를 B-B’로 절취한 단면도이다.
도 14a 내지 도 17a는 본 개시의 일 비교 예에 따르는 크로스 포인트 어레이를 구비하는 반도체 장치의 제조 방법을 개략적으로 나타내는 평면도이다.
도 14b 내지 도 17b는 도 14a 내지 도 17a의 평면도를 A-A’로 절취한 단면도이다.
도 14c 내지 도 17c는 도 14a 내지 도 17a의 평면도를 B-B’로 절취한 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 출원의 실시 예들을 보다 상세하게 설명하고자 한다. 도면에서는 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다. 전체적으로 도면 설명시 관찰자 시점에서 설명하였고, 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다.
또한, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 방법 또는 제조 방법을 수행함에 있어서, 상기 방법을 이루는 각 과정들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 과정들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
도 1은 본 개시의 일 실시 예에 따르는 크로스 포인트 어레이를 구비하는 반도체 장치의 제조 방법을 개략적으로 나타내는 순서도이다. 도 1의 110 블록을 참조하면, 제1 도전막이 베이스 절연막 상에 형성된 기판을 준비한다. 상기 기판은 일 예로서, 실리콘, 갈륨비소 등의 기판일 수 있지만, 반드시 이에 한정되는 것은 아니고, 반도체 공정이 가능한, 세라믹, 폴리머, 또는 금속 재질의 기판 일 수도 있다. 상기 기판은 집적 회로를 구비할 수 있다. 상기 제1 도전막은 일 예로서, 텅스텐, 타이타늄, 탄탈륨, 백금, 금, 알루미늄, 구리 등의 금속을 포함할 수 있으나, 반드시 이에 한정되는 것은 아니고, 다른 공지의 전도성 질화물, 전도성 산화물, 도핑된 반도체 등도 가능하다.
120 블록을 참조하면, 상기 제1 도전막 상에 저항 변화 소자 구조물을 형성한다. 상기 저항 변화 소자 구조물이란, 저항 변화 소자를 구성하는 제1 전극막, 가변 저항막 및 제2 전극막을 포함하는 구조물을 의미할 수 있다. 일 예로서, 저항 변화 소자는 저항 변화 메모리(Resistive RAM), 상변화 메모리(Phase Change RAM), 자기 변화 메모리(Magnetic RAM) 등을 포함할 수 있다.
130 블록을 참조하면, 제1 방향으로 연장되고 단부가 서로 연결된 제1 마스크 패턴층을 이용하여, 상기 저항 변화 소자 구조물 및 상기 제1 도전막을 패터닝함으로써 제1 중간 패턴 구조물을 형성한다. 상기 제1 마스크 패턴층은 상기 제1 방향을 따라 배열되는 라인 패턴일 수 있으며, 한 쌍의 상기 라인 패턴의 단부가 서로 연결된 형태를 가질 수 있다. 상기 제1 마스크 패턴층은 일 예로서, 질화막, 산화막, 질산화막, 또는 실리콘막을 포함할 수 있다.
일 실시 예에 있어서, 상기 제1 중간 패턴 구조물을 형성하는 단계는 다음의 단계를 포함하여 진행될 수 있다. 먼저, 상기 저항 변화 소자 구조물의 상부에 상기 제1 방향으로 연장되는 라인형 포토레지스트 패턴층을 형성한다. 이어서, 상기 포토레지스트 패턴층의 측벽에 스페이서를 형성하고, 상기 포토레지스트 패턴층을 상기 스페이서로부터 제거한다. 상기 스페이서를 식각 마스크로 이용하여, 상기 저항 변화 소자 구조물 및 상기 제1 도전막을 선택적으로 식각한다. 이와 같이, 상기 제1 중간 패턴 구조물은 상기 제1 마스크 패턴층의 패턴이 전사되어, 상기 제1 방향으로 배열될 수 있다. 이웃하는 상기 제1 중간 패턴 구조물의 단부는 서로 연결될 수 있다. 본 명세서에서는, 상술한 바와 같이, 라인형 패턴층의 측벽에 스페이서를 형성하고, 상기 스페이서를 식각 마스크로 이용하여 패터닝하는 공정을 SPT(Spacer Patterning Technonlogy)로 명명한다. 본 실시 예에서는 상기 라인형 패턴층으로서, 상술한 바와 같이, 포토레지스트 패턴층이 적용될 수 있지만, 반드시 이에 한정되는 것은 아니고, 상기 스페이서와 식각 선택비를 가지는 재질로 이루어진 공지의 물질층이 적용될 수 있다.
140 블록을 참조하면, 상기 제1 중간 패턴 구조물의 상부에 제2 도전막을 적층한다. 상기 제2 도전막은 일 예로서, 텅스텐, 타이타늄, 탄탈륨, 백금, 금, 알루미늄, 구리 등의 금속을 포함할 수 있으나, 반드시 이에 한정되는 것은 아니고, 다른 공지의 전도성 질화물, 전도성 산화물, 도핑된 반도체 등도 가능하다.
일 실시 예에 있어서, 상기 제2 도전막을 적층하기 전에, 상기 제1 중간 패턴 구조물 사이의 공간에 제1 갭필 절연층을 채울 수 있다. 후속하여, 상기 제1 갭필 절연층의 표면을 평탄화하고, 평탄화된 상기 제1 갭필 절연층 상에 상기 제2 도전막을 적층할 수 있다. 상기 제1 갭필 절연층은 상기 베이스 절연막과 식각 선택비를 가지는 물질을 포함할 수 있다.
150 블록을 참조하면, 상기 제1 방향과 교차하는 제2 방향으로 연장되고 단부가 서로 연결되는 제2 마스크 패턴층을 이용하여, 상기 제2 도전막 및 상기 제1 중간 패턴 구조물을 패터닝하여 제2 중간 패턴 구조물을 형성한다. 상기 제2 방향은 상기 제1 방향과 평행하지 않은 방향을 의미할 수 있다. 상기 제2 마스크 패턴층은 상기 제2 방향을 따라 배열되는 라인 패턴일 수 있으며, 한 쌍의 상기 라인 패턴의 단부가 서로 연결된 형태를 가질 수 있다. 상기 제2 마스크 패턴층은 일 예로서, 질화막, 산화막, 질산화막, 또는 실리콘막을 포함할 수 있다.
일 실시 예에 있어서, 상기 제2 중간 패턴 구조물을 형성하는 단계는 다음의 단계를 포함하는 SPT 공정으로 진행될 수 있다. 먼저, 상기 제2 도전막의 상부에 상기 제2 방향으로 연장되는 라인형 포토레지스트 패턴층을 형성한다. 이어서, 상기 포토레지스트 패턴층의 측벽에 스페이서를 형성하고, 상기 포토레지스트 패턴층을 상기 스페이서로부터 제거한다. 상기 스페이서를 식각 마스크로 이용하여, 상기 제2 도전막 및 상기 제1 중간 패턴 구조물을 식각하여 상기 베이스 절연막 또는 상기 제1 도전막을 선택적으로 노출시킨다. 상기 스페이서를 이용하는 식각 공정은 하부에 제1 도전막이 존재하는 영역에서는 상기 제1 도전막이 노출시킬 때까지 진행될 수 있다. 하부에 제1 도전막이 잔존하지 않는 영역의 경우, 상기 스페이서를 이용하는 식각 공정은 상기 베이스 절연막이 노출될 때까지 진행될 수 있다.
일 실시 예에 있어서, 상기 제2 중간 패턴 구조물은 제1 전도성 라인 패턴, 제2 전도성 라인 패턴, 및 상기 제1 전도성 라인 패턴과 상기 제2 전도성 라인 패턴이 교차하는 영역에 위치하는 필라 구조물을 포함할 수 있다. 상기 제1 전도성 라인 패턴은 상기 제1 도전막의 패턴을 포함하고, 이웃하는 상기 제1 전도성 라인 패턴이 서로 연결된 단부를 가지도록 배열될 수 있다. 상기 제2 전도성 라인 패턴은 상기 제2 도전막의 패턴을 포함하고, 이웃하는 상기 제2 전도성 라인 패턴이 서로 연결된 단부를 가지도록 배열될 수 있다. 상기 필라 구조물은 적어도 상기 저항 변화 소자 구조물의 적층 패턴을 구비함으로써, 저항 변화 소자의 셀 영역을 형성할 수 있다.
160 블록을 참조하면, 적어도 상기 제2 중간 패턴 구조물을 메우는 갭필 절연층을 형성한다. 이하에서, 상기 갭필 절연층은 상기 제1 갭필 절연층과 구별하기 위해 제2 갭필 절연층으로 지칭한다.
일 실시 예에 있어서, 상기 제2 갭필 절연층은 상기 베이스 절연막 상에서 상기 제2 중간 패턴 구조물 사이의 공간을 채우며, 아울러, 상기 제2 중간 패턴 구조물을 덮도록 형성될 수 있다. 후속하여, 상기 제2 갭필 절연층의 표면을 일 예로서, 에치백 또는 폴리싱 방법에 의해 평탄화할 수 있다. 상기 제2 갭필 절연층은 상기 베이스 절연막과 식각 선택비를 가지는 물질을 포함할 수 있다.
170 블록을 참조하면, 컷마스크(cut mask) 패턴층을 상기 제2 갭필 절연층 상에 형성한다. 상기 컷마스크 패턴층은 일 예로서, 포토레지스트 패턴층일 수 있다. 일 실시 예에서, 상기 컷마스크(cut-mask) 패턴층은, 상기 제1 전도성 라인 패턴과 상기 제2 전도성 라인 패턴 중 상기 연결된 단부에 대응하는 상부의 상기 제2 갭필 절연층을 선택적으로 노출시키는 트렌치 패턴일 수 있다.
180 블록을 참조하면, 상기 컷마스크 패턴층을 이용하여 상기 제2 중간 패턴 구조물의 연결된 단부를 분리한다. 구체적인 실시 예에 있어서, 상기 트렌치 패턴 하부에 위치하는 상기 제2 갭필 절연층, 상기 제1 도전막을 선택적으로 식각하거나 또는 상기 제2 갭필 절연층, 상기 제2 도전막 및 상기 제1 갭필 절연층을 선택적으로 식각하여, 상기 베이스 절연막을 노출시킬 수 있다. 이로써, 각각 이웃하는 제1 및 제2 전도성 라인 패턴의 단부의 연결 부분이 제거되어, 상기 제1 전도성 라인 패턴과 상기 제2 전도성 라인 패턴이 각각 전기적으로 절연될 수 있다.
상술한 바와 같이, 본 실시 예에 따르면 SPT(Spacer Patterning Technonlogy) 공정에 의해, 저항 변화 소자의 크로스 포인트 어레이를 구비하는 반도체 장치를 보다 신뢰성 있게 제조할 수 있다.
상기 SPT에 의해 적층 구조물을 패터닝하는 경우, 미세한 패터닝이 가능하나, 패터닝된 한 쌍의 적층 구조물의 단부가 서로 연결될 수 있다. 본 실시 예에서는, 패터닝된 한 쌍의 제1 전극부 및 한 쌍의 제2 전극부의 단부를 분리시키는 공정을 제1 전도성 라인 패턴 및 제2 전도성 라인 패턴의 형성 후에 일괄로 진행한다. 이로써, 후술하는 도 14a 내지 도 16a, 도 14b 내지 도 16b, 도 14c 내지 도 16c에 도시되는 일 비교예와 대비하여, 상기 단부 분리 공정 진행 시에, 저항 변화 소자의 측벽이 산화 환경에 노출되는 것을 방지할 수 있다. 결과적으로, 저항 변화 소자가 산화에 의해 열화되는 것을 방지함으로써, 보다 신뢰성 있는 크로스 포인트 셀 어레이를 구비하는 반도체 장치를 구현할 수 있다.
도 2a 내지 도 13a는 본 개시의 일 실시 예에 따르는 크로스 포인트 어레이를 구비하는 반도체 장치의 제조 방법을 개략적으로 나타내는 평면도이다. 도 2b 내지 도 13b는 도 2a 내지 도 13a의 평면도를 A-A’로 절취한 단면도이다. 도 2c 내지 도 13c는 도 2a 내지 도 13a의 평면도를 B-B’로 절취한 단면도이다.
도 2a, 도 2b 및 도 2c를 참조하면, 기판(101)을 준비한다. 기판(101)은 일 예로서, 실리콘, 갈륨비소 등의 기판일 수 있지만, 반드시 이에 한정되는 것은 아니고, 반도체 공정이 가능한, 세라믹, 폴리머, 또는 금속 재질의 기판 일 수 있다. 기판(101)은 집적 회로를 구비할 수 있다.
기판(101) 상에 베이스 절연막(105)을 형성할 수 있다. 베이스 절연막(105)은 일 예로서, 산화막, 질화막, 산질화막 등일 수 있다. 베이스 절연막(105)은 일 예로서, 화학기상증착법, 코팅법 등에 의해 형성될 수 있다. 베이스 절연막(105) 상에는 제1 도전막(110)을 형성할 수 있다. 제1 도전막(110)은 일 예로서, 텅스텐, 타이타늄, 탄탈륨, 백금, 금, 알루미늄, 구리 등의 금속을 포함할 수 있으나, 반드시 이에 한정되는 것은 아니고, 다른 공지의 전도성 질화물, 전도성 산화물, 도핑된 반도체 등도 가능하다. 제1 도전막(110)은 일 예로서, 물리기상증착법, 화학기상증착법 등에 의해 형성될 수 있다.
일 실시 예에서, 제1 도전막(110) 상에는 저항 변화 소자 구조물(120)을 형성할 수 있다. 저항 변화 소자 구조물(120)은 제1 도전막(110) 상에서 순차적으로 적층되는 제1 전극막(121), 가변 저항막(122) 및 제2 전극막(122)을 포함할 수 있다. 저항 변화 소자물(120)은 일 예로서, 저항 변화 메모리(Resistive RAM), 상변화 메모리(Phase Change RAM), 자기 변화 메모리(Magnetic RAM) 등의 저항 변화 소자를 제조하기 위한 적층 구조물일 수 있다. 가변 저항막(122)은 제1 전극막(212) 및 제2 전극막(122) 사이에 인가되는 전압 또는 전류의 세기 또는 극성에 따라, 박막 내의 저항이 변화될 수 있다. 가변 저항막(122)은 일 예로서, 타이타늄산화물, 니오븀산화물, 구리산화물, 지르코늄산화물, 망간산화물, 하프늄산화물, 텅스텐산화물, 탄탈륨산화물 등의 금속산화물을 포함할 수 있다. 가변 저항막(122)은 다른 예로서, PCMO(Pr0.7Ca0.3MnO3), LCMO(La1-xCaxMnO3), BSCFO(Ba0.5Sr0.5Co0.8Fe0.2O3), YBCO(YBa2Cu3O7), (Ba,Sr)TiO3 (Cr, Nb), SrZrO3(Cr,V), (La, Sr)MnO3, Sr1-xLaxTiO3, La1-xSrxFeO3, La1-xSrxCoO3, SrFeO2.7, LaCoO3, RuSr2GdCu2O3, YBa2Cu3O7 등과 같은 페로브스카이트(perovskite) 구조의 물질층을 포함할 수 있다. 가변 저항막(122)은 또다른 예로서, Ag2S, Cu2S, CdS, ZnS 등과 같은 금속 황화물을 포함할 수 있다. 가변 저항막(122)은 또다른 예로서, 게르마늄(Ge), 안티몬(Sb) 및 텔레륨(Tb)을 포함하는 칼코게나이드(Chalcogenide) 화합물을 포함할 수 있다. 가변 저항막(122)는 또다른 예로서, Co, CoFe, CoFeB, CoCr, 또는 CoCrPt을 포함할 수 있다.
제1 전극막(121) 및 제2 전극막(123)은 Pt, Ru, Au, Ag, Ir 등의 금속, 전도성 금속산화물, 또는 전도성 금속질화물을 포함할 수 있다. 제1 전극막(121) 및 제2 전극막(123) 중 적어도 하나는 탄소를 포함할 수 있다. 일 예로서, 제1 전극막(121) 또는 제2 전극막(123)는 탄소나노튜브, 그래핀 등과 같은 전도성 탄소 재질을 포함할 수 있다. 제1 전극막(121) 및 제2 전극막(123)은 일 예로서, 물리기상증착법, 화학기상증착법 등을 이용하여 형성할 수 있다.
저항 변화 소자 구조물(120) 상에는 선택 소자 구조물(130)을 형성할 수 있다. 선택 소자 구조물(130)은 저항 변화 소자 구조물(120)에 대해 스위칭 기능을 수행하는 선택 소자를 구성할 수 있다. 일 예로서, 상기 선택 소자는 PN 다이오드, PIN 다이오드, 터널 배리어(tunnel barrier), 오보닉 장치(ovonic device) 등을 포함할 수 있다. 선택 소자 구조물(130)은 단일층의 선택 소자막 또는 적어도 두층 이상의 적층 구조를 가질 수 있다. 몇몇 다른 실시 예에서는, 선택 소자 구조물(130)은 생략될 수도 있다.
선택 소자 구조물(130) 상에는 배리어층(135)을 형성할 수 있다. 배리어층(135)은 후술하는 제2 도전막(220)과 선택 소자 구조물(130) 사이의 계면에서 접착층 또는 확산 방지층으로 기능할 수 있다. 배리어층(135)은 일 예로서, 타이타늄, 타이타늄질화물, 탄탈륨질화물 등을 포함할 수 있다. 배리어층(135)는 일 예로서, 물리기상증착법, 화학기상증착법 등을 이용하여 형성할 수 있다. 몇몇 다른 실시 예에 있어서는, 배리어층(135)은 생략될 수도 있다.
배리어층(135) 상에는 제1 하드마스크층(140)을 형성할 수 있다. 제1 하드마스크층(140)은 일 예로서, 산화막, 질화막, 산질화막, 실리콘막 등을 포함할 수 있다. 제1 하드마스크층(140)은 하부의 배리어층(135), 선택 소자 구조물(130), 저항 변화 소자 구조물(120), 및 제1 도전막(110)과 식각 선택비를 가지는 물질을 포함할 수 있다.
제1 하드마스크층(140) 상에는 라인형 포토레지스트 패턴층(150)을 형성할 수 있다. 포토레지스트 패턴층(150)은 제1 하드마스크층(140) 상에서 제1 방향으로 연장되도록 형성될 수 있다. 라인형 포토레지스트 패턴층(150)은 포토 레지스트 박막의 도포, 포토마스크를 이용하는 노광, 및 화학적 현상을 통해 형성될 수 있다.
도 3a, 도 3b 및 도 3c를 참조하면, 포토레지스트 패턴층(150)의 측벽에 스페이서(160)을 형성할 수 있다. 스페이서(160)는 일 예로서, 산화물, 질화물, 또는 산질화물을 포함할 수 있다. 스페이서(160)는 포토레지스트 패턴층(150)을 덮도록 스페이서 박막을 형성하고, 상기 스페이서 박막을 에치백(etch-back) 식각함으로써 형성할 수 있다. 스페이서(160)는 일 예로서, 화학기상증착법 또는 코팅법을 이용하여 형성할 수 있다. 스페이서(160)는 포토레지스트 패턴층(150)의 네 측벽에 형성할 수 있다.
도 4a, 도 4b 및 도 4c를 참조하면, 포토레지스트 패턴층(150)을 제거하고, 스페이서(160)를 제1 하드마스크층(140) 상에 남긴다. 스페이서(160)는 제1 방향으로 연장되며, 단부(160a, 160b)가 서로 연결된 한 쌍의 라인 패턴으로 배치될 수 있다. 도 4a의 평면도 상에서, 스페이서(160)는 제1 방향으로 배열되며 소정의 폭을 가지는 직사각형의 띠 형태를 가질 수 있다.
도 5a, 도 5b 및 도 5c를 참조하면, 스페이서(160)을 제1 마스크 패턴층(160)으로 정하고, 제1 마스크 패턴층(160)을 이용하여 제1 하드마스크층(140), 배리어층(135), 선택 소자 구조물(130), 저항 변화 소자 구조물(120) 및 제1 도전막(110)을 선택적으로 식각하여, 제1 중간 패턴 구조물을 형성할 수 있다. 상기 식각 공정은 베이스 절연막(105)이 노출될 때까지 진행될 수 있다. 상기 식각 공정시에, 제1 하드마스크층(140)에 제1 마스크 패턴층(160)의 형상이 전사됨으로써, 제1 하드마스크층(140)은 하부의 배리어층(135), 선택 소자 구조물(130), 저항 변화 소자 구조물(120) 및 제1 도전막(110)을 식각할 때, 마스크 패턴의 역할을 수행할 수도 있다. 상기 제1 중간 패턴 구조물은 제1 마스크 패턴층(160)의 패턴 형상이 전사됨으로써, 결과적으로, 제1 방향을 따라 연장되며 한쌍의 단부가 서로 연결되는 적층 구조물로 패터닝될 수 있다.
도 6a, 도 6b 및 도 6c를 참조하면, 적어도 상기 제1 중간 패턴 구조물 사이의 공간에 제1 갭필 절연층(210)을 채운다. 제1 갭필 절연층(210)은 배리어층(135)의 상부 면 상에도 형성될 수 있다. 이후에, 제1 갭필 절연층(210)의 표면과 배리어층(135)의 표면이 동일 수준을 유지하도록 제1 갭필 절연층(210)을 평탄화한다. 제1 갭필 절연층(210)은 베이스 절연막(105)과 식각 선택비를 가지는 물질을 포함할 수 있다. 제1 갭필 절연층(210)은 일 예로서, 화학기상증착법, 코팅법 등을 이용하여 형성할 수 있다. 제1 갭필 절연층(210)은 일 예로서, 산화물, 질화물, 또는 산질화물을 포함할 수 있다.
평탄화된 제1 갭필 절연층(210) 상에 제2 도전막(220)을 형성한다. 제2 도전막(220)은 일 예로서, 텅스텐, 타이타늄, 탄탈륨, 백금, 금, 알루미늄, 구리 등의 금속을 포함할 수 있으나, 반드시 이에 한정되는 것은 아니고, 다른 공지의 전도성 질화물, 전도성 산화물, 도핑된 반도체 등도 가능하다. 제2 도전막(220)은 일 예로서, 물리기상증착법, 화학기상증착법 등에 의해 형성될 수 있다. 제2 도전막(220) 상에는 제2 하드마스크층(230)이 형성될 수 있다. 제2 하드마스크층(230)은 하부의 제2 도전막(220), 배리어층(135), 선택 소자 구조물(130), 저항 변화 소자 구조물(120) 및 제1 도전막(110)과 식각 선택비를 가지는 물질을 포함할 수 있다. 제2 하드마스크층(230)은 일 예로서, 산화막, 질화막, 산질화막, 실리콘막 등을 포함할 수 있다.
도 7a, 도 7b 및 도 7c를 참조하면, 제2 하드마스크층(230) 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 라인형 포토레지스트 패턴층(240)을 형성한다. 라인형 포토레지스트 패턴층(240)은 포토 레지스트 박막의 도포, 포토마스크를 이용하는 노광, 및 화학적 현상을 통해 형성될 수 있다. 한편, 도면에서는, 상기 제2 방향이 상기 제1 방향과 서로 수직을 이루고 있으나, 반드시 이에 한정되는 것은 아니고, 상기 제2 방향은 상기 제1 방향과 평행하지 않은 방향을 의미할 수 있다.
도 8a, 도 8b 및 도 8c를 참조하면, 포토레지스트 패턴층(240)의 측벽에 스페이서(250)을 형성할 수 있다. 스페이서(250)는 일 예로서, 산화물, 질화물, 또는 산질화물을 포함할 수 있다. 스페이서(250)는 포토레지스트 패턴층(240)을 덮도록 스페이서 박막을 형성하고, 상기 스페이서 박막을 에치백(etch-back) 식각함으로써 형성할 수 있다. 스페이서(250)는 일 예로서, 화학기상증착법 또는 코팅법을 이용하여 형성할 수 있다. 스페이서(250)는 포토레지스트 패턴층(240)의 네 측벽에 형성할 수 있다.
도 9a, 도 9b 및 도 9c를 참조하면, 포토레지스트 패턴층(240)을 제거하고, 스페이서(250)를 제2 하드마스크층(230) 상에 남긴다. 스페이서(250)는 제2 방향으로 연장되며, 단부(250a, 250b)가 서로 연결된 한 쌍의 라인 패턴으로 배치될 수 있다. 도 9a의 평면도 상에서, 스페이서(250)는 제2 방향으로 배열되며 소정의 폭을 가지는 직사각형의 띠 형태를 가질 수 있다.
도 10a, 도 10b 및 도 10c를 참조하면, 스페이서(250)을 제2 마스크 패턴층(250)으로 정하고, 제2 마스크 패턴층(250)을 이용하여 제2 하드마스크층(230), 제2 도전막(220), 제1 갭필 절연층(210), 배리어층(135), 선택 소자 구조물(130), 저항 변화 소자 구조물(120) 및 제1 도전막(110)의 식각 대상물을 선택적으로 식각하여, 제2 중간 패턴 구조물을 형성할 수 있다.
상기 식각 공정은 베이스 절연막(105) 또는 제1 도전막(110)이 선택적으로 노출될 때까지 진행될 수 있다. 상술한 식각 대상물에 제1 도전막(110)이 존재하는 영역의 경우, 제1 도전막(110) 상에서 식각 공정이 정지될 수 있다. 상기 식각 대상물에 제1 도전막(110)이 존재하지 않는 영역의 경우, 베이스 절연막(105) 상에서 식각 공정이 정지될 수 있다.
상기 식각 공정시에, 제2 하드마스크층(230)에 제2 마스크 패턴층(250)의 형상이 전사됨으로써, 제2 하드마스크층(230)은 하부의 제2 도전막(220), 제1 갭필 절연층(210), 배리어층(135), 선택 소자 구조물(130), 저항 변화 소자 구조물(120) 및 제1 도전막(110)을 식각할 때, 마스크 패턴의 역할을 수행할 수도 있다.
일 실시 예에 있어서, 상기 제2 중간 패턴 구조물은 제1 전도성 라인 패턴, 제2 전도성 라인 패턴, 및 상기 제1 전도성 라인 패턴과 상기 제2 전도성 라인 패턴이 교차하는 영역에 위치하는 필라 구조물을 포함할 수 있다. 상기 제1 전도성 라인 패턴은 제1 도전막(110)의 적어도 일부분을 포함하고 제1 방향으로 배열되며, 이웃하는 한 쌍의 제1 도전막(110)의 패턴이 서로 연결된 단부(110a, 110b)를 가지도록 배열될 수 있다. 상기 제2 전도성 라인 패턴은 제2 도전막(220)의 적어도 일부분을 포함하고 제2 방향으로 배열되며, 이웃하는 한 쌍의 제2 도전막(220)의 패턴이 서로 연결된 단부(220a, 220b)를 가지도록 배열될 수 있다. 즉, 도 10a에서, 상기 제1 전도성 라인 패턴은 제1 방향으로 배열되며 소정의 폭을 가지는 직사각형의 띠 형태를 가지며, 상기 제2 전도성 라인 패턴은 제2 방향으로 배열되며 소정의 폭을 가지는 직사각형의 띠 형태를 가질 수 있다.
상기 필라 구조물은 저항 변화 소자 구조물(120), 선택 소자 구조물(130), 배리어층(135)의 적층 패턴을 구비함으로써, 저항 변화 소자의 셀 영역을 형성할 수 있다.
도 11a, 도 11b 및 도 11c를 참조하면, 베이스 절연막(105) 상에서, 상기 제2 중간 패턴 구조물 사이의 공간을 채우며, 아울러, 상기 제2 중간 패턴 구조물의 상부를 덮는 제2 갭필 절연층(260)을 형성한다. 후속하여, 제2 갭필 절연층(260)의 표면을 일 예로서, 에치백 또는 폴리싱 방법에 의해 평탄화할 수 있다. 제2 갭필 절연층(260)은 베이스 절연막(105)과 식각 선택비를 가지는 물질을 포함할 수 있다.
도 12a, 도 12b 및 도 12c를 참조하면, 컷마스크(cut mask) 패턴층(270)을 제2 갭필 절연층(260) 상에 형성한다. 컷마스크 패턴층(270)은 일 예로서, 포토레지스트 패턴층일 수 있다. 일 실시 예에서, 컷마스크(cut-mask) 패턴층(270)은, 상기 제1 전도성 라인 패턴과 상기 제2 전도성 라인 패턴 중 상기 연결된 단부(110a, 110b, 220a, 220b)에 대응하는 상부의 제2 갭필 절연층(260)을 선택적으로 노출시키는 트렌치(275)를 구비하는 패턴일 수 있다.
도 13a, 도 13b 및 도 13c를 참조하면, 컷마스크 패턴층(270)을 이용하여 상기 제2 중간 패턴 구조물의 연결된 단부를 분리한다. 구체적인 실시 예에 있어서, 트렌치(275)를 구비하는 패턴 하부에 위치하는 제2 갭필 절연층(260), 제1 도전막(110)을 선택적으로 식각하거나 또는 제2 갭필 절연층(260), 제2 도전막(220) 및 제1 갭필 절연층(210)을 선택적으로 식각하여, 베이스 절연막(105)을 노출시킬 수 있다. 이로써, 상기 제1 전도성 라인 패턴과 상기 제2 전도성 라인 패턴의 양쪽 단부의 연결 부분이 제거되어, 상기 제1 전도성 라인 패턴과 상기 제2 전도성 라인 패턴이 각각 전기적으로 절연될 수 있다.
상술한 바와 같이, 상기 SPT 공정에 의해 적층 구조물을 패터닝하는 경우, 상대적으로 미세한 패턴을 형성할 수 있으나, 패터닝된 한 쌍의 적층 구조물의 단부가 서로 연결될 수 있다. 본 실시 예에서는, 서로 연결된 적층 구조물의 단부를 분리시키는 공정을 제1 전도성 라인 패턴 및 제2 전도성 라인 패턴의 형성 후에 일괄로 진행한다. 이로써, 후술하는 도 14a 내지 도 17a, 도 14b 내지 도 17b, 도 14c 내지 도 17c에 도시되는 일 비교예와 대비하여, 상기 단부 분리 공정 진행 시에, 저항 변화 소자의 측벽이 산화 환경에 노출되는 것을 방지할 수 있다. 결과적으로, 저항 변화 소자가 산화에 의해 열화되는 것을 방지함으로써, 보다 신뢰성 있는 크로스 포인트 셀 어레이를 구비하는 반도체 장치를 구현할 수 있다.
도 14a 내지 도 17a는 본 개시의 일 비교 예에 따르는 크로스 포인트 어레이를 구비하는 반도체 장치의 제조 방법을 개략적으로 나타내는 평면도이다. 도 14b 내지 도 17b는 도 14a 내지 도 17a의 평면도를 A-A’로 절취한 단면도이다. 도 14c 내지 도 17c는 도 14a 내지 도 17a의 평면도를 B-B’로 절취한 단면도이다. 본 일 비교예는 상술한 본 개시의 일 실시 예에 의한 제조 방법과 대비하여, 공정 진행 중 저항 변화 소자 구조물의 측벽이 산화 환경에 노출되는 불리함을 가지고 있다.
도 14a, 도 14b 및 도 14c를 참조하면, 도 2a 내지 도 5a, 도 2b 내지 도 5b, 및 도 2c 내지 도 5c와 관련하여 상술한 본 개시의 실시 예에 따르는 공정과 실질적으로 동일한 공정을 수행하여, 상기 제1 중간 패턴 구조물을 형성한다. 상기 제1 중간 패턴 구조물은 제1 마스크 패턴층(160)의 패턴 형상이 전사됨으로써, 결과적으로, 제1 방향을 따라 연장되며 한쌍의 단부(1410a, 1410b)가 서로 연결되는 적층 구조물로 패터닝될 수 있다.
도 15a, 도 15b 및 도 15c를 참조하면, 상기 제1 중간 패턴 구조물 사이의 공간을 갭필 절연층(310)으로 채우고, 아울러, 배리어층(135)의 상부에도 갭필 절연층(310)을 형성한다. 이어서, 갭필 절연층(310)의 표면을 평탄화한다. 갭필 절연층(310)은 일 예로서, 산화물, 질화물, 또는 산질화물을 포함할 수 있다.
도 16a, 도 16b 및 도 16c를 참조하면, 상기 제1 중간 패턴 구조물의 연결된 한쌍의 단부(1410a, 1410b)를 분리시키기 위한 컷마스크 패턴층(320)을 형성한다. 컷마스크 패턴층(320)은 포토레지스트 패턴층일 수 있다.
본 비교예에서는, 상기 제1 중간 패턴 구조물을 형성한 후에, 1차 컷마스크 패턴(320)을 이용하여 상기 연결된 한쌍의 단부를 분리시키는 공정을 바로 진행한다. 도면에서와 같이, 컷마스크 패턴층(320)은 상기 연결된 한 쌍의 단부(1410a, 1410b)에 대응하는 상부의 갭필 절연층(310)을 선택적으로 노출시키는 트렌치(1610)를 포함한다.
도 17a, 도 17b 및 도 17c를 참조하면, 컷마스크 패턴층(320)을 이용하여 제1 베이스 절연막(105)이 노출될 때까지 갭필 절연층(310), 배리어층(135), 선택 소자 구조물(130), 저항 변화 소자 구조물(120) 및 제1 도전막(110)을 식각한다. 이때, 도 7b에 도시되는 바와 같이, 적어도 배리어층(135), 선택 소자 구조물(130) 및 저항 변화 소자 구조물(120)의 측벽이 식각에 의해 외부로 노출될 수 있다. 후속하여, 산소를 이용하는 애싱(ashing) 법을 적용하여 컷마스크 패턴층(320)을 제거할 수 있다. 이때, 외부로 노출된 적어도 배리어층(135), 선택 소자 구조물(130) 및 저항 변화 소자 구조물(120의 측벽은 상기 산소에 노출되어, 산화될 수 있다. 결과적으로, 본 비교예에 의한 방법은 본 개시의 실시 예의 방법과 대비하여, 배리어층(135), 선택 소자 구조물(130) 및 저항 변화 소자 구조물(120)의 물성이 열화될 수 있는 불리함이 있다. 한편, 본 실시 예의 제조 방법에 따르면, SPT 공정을 적용하여 크로스 포인트 어레이를 구비하는 반도체 장치를 제조하는 동안, 적어도 배리어층(135), 선택 소자 구조물(130) 및 저항 변화 소자 구조물(120의 측벽이 외부로 노출되지 않을 수 있다. 따라서, 제조되는 선택 소자 및 저항 소자의 전기적, 구조적 신뢰도를 향상시킬 수 있다.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
101: 기판, 105: 베이스 절연막,
110: 제1 도전막, 110a 110b: 연결된 단부,
120: 저항 변화 소자 구조물, 121: 제1 전극막,
122: 가변 저항막, 123: 제2 전극막,
130: 선택 소자 구조물, 135: 배리어층,
140: 제1 하드마스크층, 150: 라인형 포토레지스트 패턴층,
160: 스페이서, 160a 160b: 연결된 단부,
210: 제1 갭필 절연층, 220: 제2 도전막,
220a 220b: 연결된 단부,
230: 제2 하드마스크층, 240: 라인형 포토레지스트 패턴층,
250: 스페이서, 250a 250b: 연결된 단부,
260: 제2 갭필 절연층, 270: 컷마스크 패턴층,
275: 트렌치, 310: 갭필 절연층,
1410a 1410b: 연결된 단부, 320: 컷마스크 패턴층,
1610: 트렌치.

Claims (21)

  1. 제1 도전막을 포함하는 제1 피식각 구조물을 준비하는 단계;
    단부가 서로 연결된 한 쌍의 제1 마스크 패턴층을 상기 제1 피식각 구조물 상에서 제1 방향을 따라 연장하여 형성하는 단계;
    상기 제1 마스크 패턴층을 이용하여 상기 제1 피식각 구조물을 패터닝하여 상기 제1 방향을 따라 배열되는 제1 중간 패턴 구조물을 형성하는 단계;
    적어도 상기 제1 중간 패턴 구조물 사이의 공간을 메우는 제1 갭필 절연층을 형성하는 단계;
    상기 제1 갭필 절연층 상에 제2 도전막을 포함하는 제2 피식각 구조물을 적층하는 단계;
    단부가 서로 연결된 한 쌍의 제2 마스크 패턴층을 상기 제2 피식각 구조물 상에 형성하되, 상기 제2 마스크 패턴층이 상기 제1 방향과 교차하는 제2 방향을 따라 연장되도록 하는 단계;
    상기 제2 마스크 패턴층을 이용하여 상기 제2 피식각 구조물 및 상기 제1 중간 패턴 구조물을 패터닝하여 제2 중간 패턴 구조물을 형성하되, 상기 제2 중간 패턴 구조물은 상기 제1 도전막이 상기 제1 방향으로 패터닝되어 형성되고 연결된 단부를 구비하는 한 쌍의 제1 전도성 라인 패턴, 및 상기 제2 도전막이 상기 제2 방향으로 패터닝되어 형성되고 연결된 단부를 구비하는 한 쌍의 제2 전도성 라인 패턴을 포함하는 단계;
    적어도 제2 중간 패턴 구조물을 메우는 제2 갭필 절연층을 형성하는 단계;
    상기 제1 및 제2 전도성 라인 패턴의 상기 연결된 단부에 대응되는 상기 제2 갭필 절연층 상의 영역을 적어도 노출시키는 컷마스크(cut mask) 패턴층을 상기 제2 갭필 절연층 상에 형성하는 단계; 및
    상기 컷마스크 패턴층을 이용하여 상기 연결된 단부에 대응되는 상기 제2 갭필 절연층 및 상기 제2 중간 패턴 구조물을 식각하여, 상기 제1 및 제2 전도성 라인 패턴을 분리시키는
    크로스 포인트 어레이를 구비하는 반도체 장치의 제조 방법.
  2. 제1 항에 있어서,
    상기 제1 피식각 구조물을 준비하는 단계는
    표면에 베이스 절연막이 형성된 기판을 준비하는 단계;
    상기 베이스 절연막 상에 제1 도전막을 형성하는 단계;
    상기 제1 도전막 상에 저항 변화 소자 구조물을 형성하는 단계;
    상기 저항 변화 소자 구조물 상에 제1 하드마스크층을 형성하는 단계를 포함하는
    크로스 포인트 어레이를 구비하는 반도체 장치의 제조 방법.
  3. 제2 항에 있어서,
    상기 저항 변화 소자 구조물은
    제1 전극막;
    상기 제1 전극막 상에 적층되는 가변 저항막; 및
    상기 가변 저항막 상에 적층되는 제2 전극막을 포함하는
    크로스 포인트 어레이를 구비하는 반도체 장치의 제조 방법.

  4. 제3 항에 있어서,
    상기 제1 전극막 및 상기 제2 전극막 중 적어도 하나는 탄소를 포함하는
    크로스 포인트 어레이를 구비하는 반도체 장치의 제조 방법.
  5. 제3 항에 있어서,
    상기 저항 변화 소자 구조물 상에 선택 소자 구조물을 형성하는 단계를 더 포함하고,
    상기 제1 하드마스크층은 상기 선택 소자 구조물의 상부에 형성되는
    크로스 포인트 어레이를 구비하는 반도체 장치의 제조 방법.
  6. 제5 항에 있어서,
    상기 선택 소자 구조물을 형성하는 단계는
    상기 제2 전극막 상에 적어도 하나 이상의 선택 소자막을 형성하는 단계; 및
    상기 선택 소자막 상에 배리어층을 형성하는 단계를 포함하는
    크로스 포인트 어레이를 구비하는 반도체 장치의 제조 방법.
  7. 제2 항에 있어서,
    상기 제1 중간 패턴 구조물을 형성하는 단계는
    상기 저항 변화 소자 구조물 및 상기 제1 도전막을 선택적으로 식각하여, 상기 베이스 절연막을 노출시키는 단계를 포함하되,
    상기 제1 중간 패턴 구조물의 단부가 서로 연결되도록 패터닝되는
    크로스 포인트 어레이를 구비하는 반도체 장치의 제조 방법.
  8. 제1 항에 있어서,
    상기 제1 마스크 패턴층을 상기 제1 피식각 구조물 상에서 형성하는 단계는
    상기 제1 피식각 구조물 상에 상기 제1 방향으로 연장되는 라인형 포토레지스트 패턴층을 형성하는 단계;
    상기 포토레지스트 패턴층의 측벽에 스페이서를 형성하는 단계; 및
    상기 포토레지스트 패턴층을 상기 스페이서로부터 제거하는 단계를 포함하는
    크로스 포인트 어레이를 구비하는 반도체 장치의 제조 방법.
  9. 제1 항에 있어서,
    상기 제2 피식각 구조물을 형성하는 단계는
    상기 제1 갭필 절연층 상에 제2 도전막을 형성하는 단계; 및
    상기 제2 도전막 상에 제2 하드마스크층을 형성하는 단계를 포함하는
    크로스 포인트 어레이를 구비하는 반도체 장치의 제조 방법.
  10. 제1 항에 있어서,
    상기 제2 마스크 패턴층을 상기 제2 피식각 구조물 상에 형성하는 단계는
    상기 제2 피식각 구조물 상에 상기 제2 방향으로 연장되는 라인형 포토레지스트 패턴층을 형성하는 단계;
    상기 포토레지스트 패턴층의 측벽에 스페이서를 형성하는 단계; 및
    상기 포토레지스트 패턴층을 상기 스페이서로부터 제거하는 단계를 포함하는
    크로스 포인트 어레이를 구비하는 반도체 장치의 제조 방법.
  11. 제3 항에 있어서,
    상기 제2 중간 패턴 구조물을 형성하는 단계는
    상기 제2 피식각 구조물 및 상기 제1 중간 패턴 구조물을 식각하여 상기 베이스 절연막 또는 상기 제1 도전막을 선택적으로 노출시키는 단계를 포함하는
    크로스 포인트 어레이를 구비하는 반도체 장치의 제조 방법.
  12. 제1 항에 있어서,
    상기 제2 중간 패턴 구조물은
    상기 제1 전도성 라인 패턴과 상기 제2 전도성 라인 패턴이 교차하는 영역에 위치하는 필라 구조물을 더 포함하는
    크로스 포인트 어레이를 구비하는 반도체 장치의 제조 방법.
  13. 제11 항에 있어서,
    상기 필라 구조물은
    저항 변화 소자 및 선택 소자 중 적어도 하나를 포함하는
    크로스 포인트 어레이를 구비하는 반도체 장치의 제조 방법.
  14. 제1 항에 있어서,
    상기 컷마스크(cut-mask) 패턴층을 형성하는 단계는
    상기 연결된 단부의 상부에 위치하는 상기 제2 갭필 절연층을 선택적으로 노출시키는 포토레지스트 패턴층을 형성하는 단계를 포함하는
    크로스 포인트 어레이를 구비하는 반도체 장치의 제조 방법.
  15. 제1 항에 있어서,
    상기 컷마스크 패턴층은
    상기 제1 및 제2 전도성 라인 패턴의 상기 연결된 단부에 대응하는 상기 제2 캡필 절연층 상의 영역을 동시에 노출시키는
    크로스 포인트 어레이를 구비하는 반도체 장치의 제조 방법.
  16. 제1 도전막이 베이스 절연막 상에 형성된 기판을 준비하는 단계;
    상기 제1 도전막 상에 저항 변화 소자 구조물을 형성하는 단계;
    제1 방향으로 연장되고 단부가 서로 연결된 제1 마스크 패턴층을 이용하여, 상기 저항 변화 소자 구조물 및 상기 제1 도전막을 패터닝하여 제1 중간 패턴 구조물을 형성하는 단계;
    상기 제1 중간 패턴 구조물의 상부에 제2 도전막을 적층하는 단계;
    상기 제1 방향과 교차하는 제2 방향으로 연장되고 단부가 서로 연결되는 제2 마스크 패턴층을 이용하여, 상기 제2 도전막 및 상기 제1 중간 패턴 구조물을 패터닝하여 제2 중간 패턴 구조물을 형성하되, 상기 제2 중간 패턴 구조물은 상기 제1 도전막의 적어도 일부분을 포함하고 서로 연결된 단부를 가지는 제1 전도성 라인 패턴, 상기 제2 도전막의 적어도 일부분을 포함하고 서로 연결된 단부를 가지는 제2 전도성 라인 패턴, 및 상기 제1 전도성 라인 패턴과 상기 제2 전도성 라인 패턴이 교차하는 영역에 위치하고 상기 저항 변화 소자 구조물의 적층 구조를 구비하는 필라 구조물을 포함하는 단계;
    적어도 상기 제2 중간 패턴 구조물을 메우는 갭필 절연층을 형성하는 단계;
    상기 제1 및 제2 전도성 라인 패턴의 상기 연결된 단부에 대응되는 상기 갭필 절연층 상의 영역을 노출시키는 컷마스크(cut mask) 패턴층을 상기 갭필 절연층 상에 형성하는 단계; 및
    상기 컷마스크 패턴층을 이용하여 상기 연결된 단부에 대응되는 상기 갭필 절연층 및 상기 제2 중간 패턴 구조물을 식각하여, 상기 제1 및 제2 전도성 라인 패턴을 분리시키는
    크로스 포인트 어레이를 구비하는 반도체 장치의 제조 방법.
  17. 제16 항에 있어서,
    상기 제1 마스크 패턴층 및 상기 제2 마스크 패턴층은 질화막, 산화막, 질산화막 및 실리콘막 중 적어도 하나를 포함하는
    크로스 포인트 어레이를 구비하는 반도체 장치의 제조 방법.
  18. 제16 항에 있어서,
    상기 제1 중간 패턴 구조물을 형성하는 단계는
    상기 저항 변화 소자 구조물의 상부에 상기 제1 방향으로 연장되는 라인형 포토레지스트 패턴층을 형성하는 단계;
    상기 포토레지스트 패턴층의 측벽에 스페이서를 형성하는 단계;
    상기 포토레지스트 패턴층을 상기 스페이서로부터 제거하는 단계; 및
    상기 스페이서를 식각 마스크로 이용하여, 상기 저항 변화 소자 구조물 및 상기 제1 도전막을 선택적으로 식각하는 단계를 포함하는
    크로스 포인트 어레이를 구비하는 반도체 장치의 제조 방법.
  19. 제16 항에 있어서,
    상기 제2 중간 패턴 구조물을 형성하는 단계는
    상기 제2 도전막의 상부에 상기 제2 방향으로 연장되는 라인형 포토레지스트 패턴층을 형성하는 단계;
    상기 포토레지스트 패턴층의 측벽에 스페이서를 형성하는 단계;
    상기 포토레지스트 패턴층을 상기 스페이서로부터 제거하는 단계;
    상기 스페이서를 식각 마스크로 이용하여, 상기 제2 도전막 및 상기 제1 중간 패턴 구조물을 식각하여 상기 베이스 절연막 또는 상기 제1 도전막을 선택적으로 노출시키는 단계를 포함하는
    크로스 포인트 어레이를 구비하는 반도체 장치의 제조 방법.
  20. 제16 항에 있어서,
    상기 컷마스크(cut-mask) 패턴층을 형성하는 단계는
    상기 연결된 단부의 상부에 위치하는 상기 갭필 절연층을 선택적으로 노출시키는 포토레지스트 패턴층을 형성하는 단계를 포함하는
    크로스 포인트 어레이를 구비하는 반도체 장치의 제조 방법.
  21. 제16 항에 있어서,
    상기 컷마스크 패턴층은
    상기 제1 전도성 라인 패턴 및 상기 제2 전도성 라인 패턴의 상기 단부에 대응하는 상기 캡필 절연층 상의 영역을 동시에 노출시키는
    크로스 포인트 어레이를 구비하는 반도체 장치의 제조 방법.
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