CN112185991B - 三维电阻式存储器及其形成方法 - Google Patents

Abstract

本发明提供一种三维电阻式存储器及其形成方法。所述三维电阻式存储器包含电阻开关柱、设置于电阻开关柱内的电极柱、邻近电阻开关柱的堆叠的位线、在位线的每一个与电阻开关柱之间的多个侧壁接触件、以及延伸穿过堆叠的位线的选择器柱。前述位线彼此被绝缘层垂直分开。前述选择器柱接触侧壁接触件的每一个。

Description

三维电阻式存储器及其形成方法

技术领域

本发明有关于三维电阻式存储器及其形成方法。

背景技术

电阻式随机存取存储器(resistive random access memory，RRAM)是一种非易失性存储器。由于RRAM具有多个优点，其包含结构简单、操作电压低、操作时间快、多比特储存、低成本、耐用性好，所以最近已广泛地开发RRAM。常用的RRAM的基本结构由一个晶体管和一个电阻器(1T1R)所构成。可借由改变所施加的偏压来改变电阻器的电阻值，如此一来装置可处于高电阻状态或低电阻状态，借此辨识0或1的数字信号。

非易失性存储器正在扩展为三维状态，以借由增加每单位面积的储存比特来有效地减少单元(cell)尺寸。一种常见的三维存储器是交叉点阵列存储器。然而，交叉点阵列存储器的形成方法复杂且昂贵，因为它需要对各个装置层反复进行图案化。再者，未选择的存储器单元的潜电流和意外的RESET或SET干扰可能会发生，因此损害了装置的可靠性。

尽管现有的三维电阻式存储器及其制造方法已经足够用于它们的预期目的，但它们在所有方面都不是完全令人满意的。因此，到目前为止，仍有一些关于三维电阻式存储器的技术的问题需要克服。

发明内容

本发明的一些实施例提供一种三维电阻式存储器。三维电阻式存储器包含电阻开关柱、设置于电阻开关柱内的电极柱、邻近电阻开关柱的堆叠的位线、在位线的每一个与电阻开关柱之间的多个侧壁接触件、以及延伸穿过堆叠的位线的选择器柱。前述位线彼此被绝缘层垂直分开。前述选择器柱接触侧壁接触件的每一个。

本发明的一些实施例提供一种三维电阻式存储器的形成方法。此方法包含形成堆叠结构于衬底上，其中堆叠结构包含交替堆叠的多个导电层和多个绝缘层；将堆叠结构图案化，以形成第一堆叠部和与第一堆叠部垂直的第二堆叠部，其中从俯视图的角度，第一堆叠部及第二堆叠部形成T形，且其中第一堆叠部包含彼此被绝缘层垂直分开的堆叠的位线，且该第二堆叠部包含彼此被绝缘层垂直分开的多个侧壁接触件；形成以第一堆叠部和第二堆叠部为边界的隔离层于衬底上；刻蚀隔离层，以形成露出第二堆叠部的第一端的第一通孔开口；依序形成电阻开关柱和电极柱于第一通孔开口中；刻蚀第一堆叠部，以形成延伸穿过堆叠的位线且露出第二堆叠部的第二端的第二通孔开口；以及形成选择器柱于第二通孔开口中，其中选择器柱接触侧壁接触件的每一个。

在以下实施例中给予实施方式并参考附图。

附图说明

图1A、图2A、图3和图4A绘示出根据本发明的一些实施例的形成三维电阻式存储器的示例性方法的中间阶段的俯视图。

图1B是根据本发明的实施例的沿图1A的线I-I’截取的剖面图。

图2B是根据本发明的实施例的沿图2A的线II-II’截取的剖面图。

图4B、图4C和图4D是根据本发明的不同实施例的沿图4A的线III-III’截取的剖面图。

图5A和图6A绘示出根据本发明的不同实施例的形成三维电阻式存储器的示例性方法的中间阶段的俯视图。

图5B是根据本发明的实施例的沿图5A的线IV-IV’截取的剖面图。

图6B是根据本发明的实施例的沿图6A的线V-V’截取的剖面图。

图7是根据本发明的一些实施例的三维电阻式存储器的透视图。

附图标记：

10:三维电阻式存储器；

100:衬底；

102:堆叠结构；

102a,106a,108a:绝缘层；

102b,404:导电层；

106:第一堆叠部；

106b:位线；

108:第二堆叠部；

108b:侧壁接触件；

108E:第一端；

108E’:第二端；

110:隔离层；

112,122,122’:通孔开口；

130b:凹槽；

300:RRAM柱；

302:电阻开关柱；

304:电极柱；

306:离子交换层；

308:阻挡层；

310:电极层；

400,400’:选择器柱；

402:氧化物层；

500:字线；

I-I’,II-II’,III-III’,IV-IV’,V-V’:线；

L1:长度；

W1:第一宽度；

W2:第二宽度；

W3:第三宽度；

W4:第四宽度。

具体实施方式

提供了三维电阻式存储器的实施例及其形成方法，尤其是具有选择器的三维电阻式存储器。在本发明的一些实施例中，选择器柱(selector pillar)，而不是晶体管，用来控制电流方向，且由于不需要使用多晶硅作为通道材料，所以增加了驱动电流。选择器柱可减少潜电流(sneak current)，因此改善了三维电阻式存储器的性能。再者，与具有晶体管的那些相比，可以更简单的工艺步骤形成本发明的实施例中的具有选择器柱的三维电阻式存储器。在本发明的后续中，将讨论根据本发明的实施例的三维电阻式存储器的形成方法。

图1A、图2A、图3、图4A、图5A和图6A绘示出根据本发明的一些实施例的形成图7的三维电阻式存储器10的示例性方法的中间阶段的俯视图，其中图1B是沿图1A的线I-I’截取的剖面图，图2B是沿图2A的线II-II’截取的剖面图。此外，图4B、图4C和图4D是根据不同实施例的沿图4A的线III-III’截取的剖面图。再者，图5B是沿图5A的线IV-IV’截取的剖面图，且图6B是沿图6A的线V-V’截取的截面图。

图1A绘示根据本发明的实施例的三维电阻式存储器10的形成方法的起始步骤，且图1B是沿图1A的线I-I’截取的剖面图。如图1A和图1B所示，在衬底100上形成堆叠结构102。在一些实施例中，衬底100可以是半导体衬底，例如主体半导体衬底、绝缘体上半导体(semiconductor-on-insulator，SOI)衬底、或类似物，其可被掺杂(例如，用p型或n型掺杂剂)或未掺杂。通常，SOI衬底包含在绝缘体层上形成的半导体材料层。绝缘体层可为例如埋藏氧化物(buried oxide，BOX)层、氧化硅层或类似物。在衬底，通常为硅或玻璃衬底上提供绝缘体层。也可使用其他衬底，例如多层或梯度衬底。再者，衬底100可形成为包含主动元件和/或被动元件。主动元件可包含晶体管、二极管或类似物，且被动元件可包含电阻器、电容器、电感器或类似物。

如图1B所示，堆叠结构102包含交替堆叠的多个绝缘层102a和多个导电层102b。在一些实施例中，绝缘层102a可包含或可为氧化物(例如氧化硅)、氮化物(例如氮化硅)或前述的组合。举例而言，绝缘层102a具有范围为从30nm至200nm的厚度。在一些实施例中，导电层102b可包含氮化钛(TiN)、氮化钽(TaN)、钨(W)、铝(Al)、铜(Cu)、钴(Co)、镍(Ni)或前述的组合。举例而言，导电层102b具有范围为从30nm至400nm的厚度。

在一些实施例中，堆叠结构102的形成方法包含用多次沉积工艺，来交替地形成绝缘层102a和导电层102b。图1B仅为了说明的目的，而绘示出三层绝缘层102a和两层导电层102b，且本发明不限于此。换句话说，可根据实际产品的所需特性来调整绝缘层102a和导电层102b的数量。

在一些实施例中，可在绝缘层102a和导电层102b之间提供粘着层(未绘示)，以促进它们之间的粘着力。举例而言，粘着层可为或可包含氮化钛(TiN)、氮化钽(TaN)、钛(Ti)或钛钨(TiW)。

接着，如图2A所示，对堆叠结构102执行图案化工艺，以露出衬底100的一部分并形成第一堆叠部106和连接至第一堆叠部106的多个第二堆叠部108。如图2A所示，第一堆叠部106的延伸方向垂直于第二堆叠部108的延伸方向。换句话说，由俯视图，第一堆叠部106与第二堆叠部108一起形成T形，如图2A所示。如图2A所示，第二堆叠部108具有邻接第一堆叠部106的第一端108E和与第一端108E相对的第二端108E’。在一些实施例中，第一堆叠部106具有范围为从100nm至300nm的第一宽度W1(见图2A)。在一些实施例中，第二堆叠部108具有范围为从100nm至300nm的第二宽度W2(见图2A)。

图2B是沿图2A的线II-II’截取的剖面图。如图2B所示，第一堆叠部106包含彼此被绝缘层106a(即，第一堆叠部106中的图案化的绝缘层102a)垂直分开的堆叠的位线106b，且第二堆叠部108包含彼此被绝缘层108a(即，第二堆叠部108中的图案化的绝缘层102a)垂直分开的多个侧壁接触件108b。图2A仅出于说明的目的而示出两个第二堆叠部108连接至一个第一堆叠部106，且本发明不限于此。换句话说，可根据实际产品的所需特性，来调整第二堆叠部108的数量。

图3绘示隔离层110的形成。在衬底100露出的部分上形成隔离层110，以第一堆叠部106和第二堆叠部108为边界。在一些实施例中，隔离层110可为或可包含绝缘材料，例如氧化物(例如氧化硅)、氮化物或前述的组合。然后，可执行平坦化工艺(例如，化学机械研磨(chemical-mechanical-polishing，CMP)工艺或研磨工艺)，以使隔离层110的顶面与第一堆叠部106和第二堆叠部108的顶面齐平。

接下来，请参阅图4A和图4B，图4B是根据本发明的一些实施例的沿图4A的线III-III’截取的剖面图。如图4A和图4B所示，在隔离层110中形成通孔开口112，其中通孔开口112露出第二堆叠部108的第二端108E’，且至少与整个堆叠的位线106b一样深。在一些实施例中，通孔开口112向下延伸至衬底100的顶面且露出衬底100的一部分。在另一些实施例中，通孔开口112不露出衬底100。

在一些实施例中，可借由图案化工艺，在隔离层110中形成通孔开口112。在一些实施例中，可借由光刻工艺，在隔离层110上形成具有对应至通孔开口112的开口的图案化的光阻层(未绘示)，然后可执行刻蚀工艺以移除隔离层110被图案化的光阻层(未绘示)的开口露出的部分，以在隔离层110中形成通孔开口112。从俯视图的角度来看，通孔开口112可具有任何形状，例如圆形(见图4A)、矩形(未示出)或另一适用的形状。

仍请参阅图4A和图4B，在通孔开口112中依序地形成电阻开关柱302和电极柱304。根据本发明的一些实施例，电阻开关柱302和设置在电阻开关柱302内的电极柱304的组合一起构成RRAM柱300。

在一些实施例中，电阻开关柱302可为或可包含过渡金属氧化物，例如氧化铪、氧化钛、氧化钨、氧化钽、氧化锆、另一适用的材料或前述的组合，且电阻开关柱302的厚度可为1nm至50nm。借由沉积工艺方式，沿着通孔开口112的侧壁和底面顺应性地形成电阻开关柱302。

在一些实施例中，形成电极柱304的步骤包含从通孔开口112的外围到中心依序形成离子交换层306、阻挡层308和电极层310。在一些实施例中，离子交换层306可为氧交换层。离子交换层306可帮助电阻开关柱302形成细丝(filament)。具体地，在电阻开关柱302中形成细丝之后，离子化的氧离子可储存在离子交换层306中。再者，阻挡层308可帮助将离子化的氧离子限制在离子交换层306中，且允许在存储单元中形成更稳定的细丝以及RRAM更好的细丝再现性。在一些实施例中，离子交换层306可包含铝(Al)、钛(Ti)、钽(Ta)、氧化钛(TiOx)、氧化铝(AlOx)或前述的组合。举例而言，离子交换层可为AlOx/Ti或AlOx/TiOx双层。离子交换层306的厚度可为10nm至50nm，例如20-30nm。在一些实施例中，阻挡层308可包含氮氧化钛(TiON)、氧化铝(Al2O3)、氮化硅(SiN4)、另一适用的材料或前述的组合，且阻挡层308的厚度可为0.5nm至10nm。在一些实施例中，电极层310可包含钨(W)、铂(Pt)、铝(Al)、钛(Ti)、氮化钛(TiN)、另一适用的材料或前述的组合，且电极层310的厚度可为40nm至80nm。借由沉积方式依序形成离子交换层306、阻挡层308和电极层310。

在一些实施例中，在形成电阻开关柱302和电极柱304之前，在移除隔离层110的一部分以形成通孔开口112的步骤期间，使用对绝缘层108a和侧壁接触件108b具有相似刻蚀速率的刻蚀剂，如此一来，通孔开口112形成有大抵垂直的侧壁或光滑的侧壁，如图4B所示。

在另一些实施例中，在移除隔离层110的一部分以形成通孔开口112的步骤期间，使用对绝缘层108a和侧壁接触108b具有不同刻蚀速率的刻蚀剂，借此在第二堆叠部108和电阻开关柱302之间形成多个凹槽。凹槽有利于阻碍氧在离子交换层306中的垂直扩散或运动，因此防止不同存储单元在垂直方向上的串扰。在侧壁接触件108b的刻蚀速率高于绝缘层108a的刻蚀速率的实施例中，每个凹槽130b位于相邻的绝缘层108a之间，如图4C所示。在侧壁接触件108b的刻蚀速率低于绝缘层108a的刻蚀速率的实施例中，每个凹槽130b位于相邻的侧壁接触件108b之间，如图4D所示。

请参阅图5A和图5B，图5B是沿图5A的线IV-IV’截取的剖面图。如图5A和图5B所示，形成通孔开口122，延伸穿过整个堆叠的位线106b，且露出第二堆叠部108的第一端108E。在一些实施例中，通孔开口122露出第二堆叠部108的整个第一端108E。通孔开口122对应至待形成的选择器柱400的位置。在一些实施例中，通孔开口122向下延伸至衬底100的顶面且露出衬底100的一部分，如图5B示。在另一些实施例中，通孔开口122不露出衬底100(未绘示)。形成通孔开口122的工艺可类似于形成通孔开口112的工艺，因此在此不再重复。

请仍参阅图5A和图5B，如前所述，选择器柱400形成于通孔开口122中且接触每个侧壁接触件108b。选择器柱400是用于减少或避免来自运作的存储单元或来自其它存储单元的沿电阻网络通过的漏电流的开关装置。根据本发明的一些实施例，RRAM柱300之与对应的侧壁接触件108b相邻的部分、侧壁接触件108b、选择器柱400之与对应的侧壁接触件108b相邻的部分以及位线106b一起作为存储单元。由于不需要使用多晶硅作为通道材料，所以与具有晶体管的那些相比，具有本发明的选择器柱400的三维电阻式存储器10具有更高的驱动电流。再者，与具有晶体管的那些相比，可以更简单的工艺步骤形成本发明的实施例中的具有的选择器柱400的三维电阻式存储器10。

在一些实施例中，选择器柱400包含氧化物层402。氧化物层402由可引起福勒-诺德海姆隧道效应(Fowler-Nordheim tunneling effect)的氧化物材料制成，例如氧化钛(TiO2)、氧化锆(ZrO2)、氧化铪(HfO2)、二氧化硅(SiO2)、氧化铝(Al2O3)或前述的组合。获得福勒-诺德海姆隧道阻障，以实现高非线性I-V曲线和高电流密度，因此选择器柱400为非温度依赖且可避免潜电流的问题。

在一些实施例中，选择器柱400完全填充通孔开口122且具有沿第一堆叠部106的延伸方向的长度L1，且长度L1的范围为从50nm至200nm。在一些实施例中，选择器柱400的长度L1等于第二堆叠部108的第二宽度W2。在另一些实施例中，选择器柱400的长度L1大于第二堆叠部108的第二宽度W2。在一些实施例中，选择器柱400可包含具有范围为从0.3nm至20nm的第三宽度W3的氧化物层402。当氧化物层402的第三宽度W3太大(例如，大于10nm)时，电流可能太低或所需的施加电压可能太高。

在一些实施例中，可借由沉积工艺用氧化物层402的材料填充通孔开口122，来形成选择器柱400。然后，可执行平坦化工艺(例如，化学机械研磨(CMP)工艺或研磨工艺)，以移除通孔开口122以外的过多的氧化物层402的材料，从而获得选择器柱400。

在另一些实施例中，如图6A和图6B所示，选择器柱400’可还包含导电层404，其中氧化物层402和导电层404在通孔开口122’中交替设置。通孔开口122’类似于通孔开口122，除了通孔开口122’具有较大的宽度。在此实施例中，从俯视图的角度看，氧化物层402和导电层404都具有环形，如图6A所示。在此实施例中，选择器柱400’的最外部是导电层404，亦即导电层404与侧壁接触件108b直接接触，如图6B所示。举例而言，导电层404的材料可为钛(Ti)、氮化钛(TiN)、钨(W)、氮化钽(TaN)或前述的组合。

在一些实施例中，导电层404可具有范围为从5nm至15nm的第四宽度W4。在此实施例中，位线106b之间的距离(即绝缘层102a的厚度)与第四宽度W4的比值大于10，以防止相邻的存储单元之间的串扰，从而提高三维电阻式存储器10的可靠度。换句话说，相邻的存储单元之间的距离(即绝缘层102a的厚度)大到能够抑制存储单元之间的电流泄漏。

在一些实施例中，可借由在通孔开口122’中交替沉积多个连续的导电层404的材料层和氧化物层402的材料层，来形成选择器柱400’。然后，可执行平坦化工艺(例如，化学机械研磨(CMP)工艺或研磨工艺)，以移除通孔开口122’以外的过多的氧化物层402的材料，从而获得选择器柱400’。

图6A和图6B仅出于说明的目的而显示三层导电层404和两层氧化物层402，且本发明不限于此。换句话说，可根据实际产品的所需特性来调整导电层404和氧化物层402的数量。

图7显示出接续图6A和图6B的结构的三维电阻式存储器10的后续形成工艺。应注意的是，亦可借由使用图5A和图5B的结构，来形成三维电阻式存储器10。接下来，请参阅图7，其中为了使绘图清楚，而未显示出隔离层110和绝缘层108a，形成字线500以电连接至RRAM柱300。字线500的形成方法是本领域技术人员已知的，所以在此不再赘述细节。

如图7所示，三维电阻式存储器10包含电阻开关柱302、设置在电阻开关柱302内的电极柱304、邻近电阻开关柱302的堆叠的位线106b、多个在每个位线106b和电阻开关柱302之间的侧壁接触件108b、以及延伸穿过堆叠的位线106b的选择器柱400。位线106b彼此被绝缘层106a垂直分开。选择器柱400接触每个侧壁接触件108b。选择器柱400用于控制电流方向。由于不需要使用多晶硅作为通道，所以与具有晶体管的那些相比，本发明的实施例中的具有选择器柱400的三维电阻式存储器10具有更高的驱动电流。再者，与具有晶体管的那些相比，可以更简单的制程步骤形成本发明的实施例中的具有选择器柱400的三维电阻式存储器10。

在一些实施例中，选择器柱400包含至少一氧化物层402，其中氧化物层包含氧化钛(TiO2)、氧化锆(ZrO2)或前述的组合。获得福勒-诺德海姆隧道阻障，以实现高非线性I-V曲线。再者，选择器柱400为非温度依赖，同时可避免潜电流的问题。

在一些实施例中，选择器柱400’还包含至少一导电层404。在一些实施例中，交替设置氧化物层402和导电层404，且从俯视图的角度，氧化物层402和导电层404均具有环形。在一些实施例中，导电层404具有范围从3nm至15nm的第四宽度W4，且位线106b之间的距离为从30nm至200nm，且前述距离与第四宽度W4的比值大于10，以抑制位线106b之间的电流泄漏，因此提高三维电阻式存储器10的可靠度。

综合上述，根据本发明的实施例的三维电阻式存储器包含选择器柱以控制电流方向。由于本发明的实施例中的选择器柱形成为具有福勒-诺德海姆隧道效应，所以驱动电流非温度依赖，且可避免潜电流的问题。此外，由于不需要使用多晶硅作为通道，所以与具有晶体管的那些相比，本发明实施例中的具有选择器柱的三维电阻式存储器具有更高的驱动电流，借此改善三维电阻式存储器的性能。再者，与具有晶体管的那些相比，可以更简单的制程步骤形成本发明的实施例中的具有选择器柱的三维电阻式存储器。

Claims (15)

1.一种三维电阻式存储器，其特征在于，包括：

一电阻开关柱；

一电极柱，设置于该电阻开关柱内；

一堆叠的位线，邻近该电阻开关柱，其中这些位线彼此被一绝缘层垂直分开；

多个侧壁接触件，在这些位线的每一个与该电阻开关柱之间；以及

一选择器柱，延伸穿过该堆叠的位线，其中该选择器柱接触这些侧壁接触件的每一个。

2.如权利要求1所述的三维电阻式存储器，其特征在于，该选择器柱包括至少一氧化层，其中该氧化层包括氧化钛、氧化锆、氧化铪、二氧化硅、氧化铝或前述的组合。

3.如权利要求2所述的三维电阻式存储器，其特征在于，该氧化层具有从0.3nm至20nm的一第一厚度。

4.如权利要求2所述的三维电阻式存储器，其特征在于，该选择器柱还包括至少一导电层，其中该导电层包括钛、氮化钛、钨、氮化钽或前述的组合。

5.如权利要求4所述的三维电阻式存储器，其特征在于，该导电层具有从3nm至15nm的一第二厚度，且在这些位线之间的一第一距离从30nm至200nm，其中该第一距离和该第二厚度的比值超过10。

6.如权利要求4所述的三维电阻式存储器，其特征在于，该氧化层和该导电层交替设置，且从一俯视图的角度，该氧化层和该导电层皆具有一环形。

7.如权利要求1所述的三维电阻式存储器，其特征在于，该电极柱从周边至中心依序包括一离子交换层、一阻挡层以及一电极层，还包括一字线，其中该字线电连接至该电极柱。

8.如权利要求1所述的三维电阻式存储器，其特征在于，该侧壁接触件包括与这些位线相同的一材料。

9.一种三维电阻式存储器的形成方法，其特征在于，包括：

形成一堆叠结构于一衬底上，其中该堆叠结构包括多个导电层和多个绝缘层，交替堆叠；

将该堆叠结构图案化，以形成一第一堆叠部和与该第一堆叠部垂直的一第二堆叠部，其中从一俯射图的角度，该第一堆叠部及该第二堆叠部形成一T形，且其中该第一堆叠部包括彼此被这些绝缘层垂直分开的一堆叠的位线，且该第二堆叠部包括彼此被这些绝缘层垂直分开的多个侧壁接触件；

形成以该第一堆叠部和该第二堆叠部为边界的一隔离层于该衬底上；

刻蚀该隔离层，以形成露出该第二堆叠部的一第一端的一第一通孔开口；

依序形成一电阻开关柱和一电极柱于该第一通孔开口中；

刻蚀该第一堆叠部，以形成延伸穿过该堆叠的位线且露出该第二堆叠部的一第二端的一第二通孔开口；以及

形成一选择器柱于该第二通孔开口中，其中该选择器柱接触这些侧壁接触件的每一个。

10.如权利要求9所述的三维电阻式存储器的形成方法，其特征在于，该选择器柱具有沿该第一堆叠部的一延伸方向的一长度，且该第二堆叠部具有沿该第一堆叠部的该延伸方向的一宽度，其中该选择器柱的该长度大于或等于该第二堆叠部的宽度。

11.如权利要求9所述的三维电阻式存储器的形成方法，其特征在于，形成该选择器柱的步骤包括形成至少一氧化物层，其中该氧化层包括氧化钛、氧化锆、氧化铪、二氧化硅、氧化铝或前述的组合。

12.如权利要求11所述的三维电阻式存储器的形成方法，其特征在于，形成该选择器柱的步骤还包括形成至少一导电层，其中该导电层与该第二堆叠部的该第二端直接接触。

13.如权利要求12所述的三维电阻式存储器的形成方法，其特征在于，该氧化层和该导电层交替设置，且从一俯视图的角度，该氧化层和该导电层皆具有一环形。

14.如权利要求9所述的三维电阻式存储器的形成方法，其特征在于，形成该电极柱的步骤包括从周边至中心依序形成一离子交换层、一阻挡层以及一电极层。

15.如权利要求9所述的三维电阻式存储器的形成方法，其特征在于，这些侧壁接触件包括与这些位线相同的一材料。