KR20230131150A - 초박막 장벽층을 갖는 저항성 메모리 디바이스 및 그 형성 방법 - Google Patents

초박막 장벽층을 갖는 저항성 메모리 디바이스 및 그 형성 방법 Download PDF

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치-시앙 창
위-웬 리아오
웬-팅 추
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Abstract

저항성 메모리 디바이스는 하부 전극과 메모리 디바이스에 대한 하부 전기 콘택 사이에 배치된 초박형 장벽층을 포함한다. 초박형 장벽층은 저항성 메모리 소자의 전체 단차 높이를 최대 약 20% 이상을 포함하여 15% 이상 감소시킬 수 있다. 초박형 장벽층의 사용은 메모리 소자들 아래에 부분적으로 놓이고 그 사이에서 연장되는 유전체 에칭 정지층의 두께의 균일성을 적어도 약 15% 추가로 향상시킬 수 있다. 초박형 장벽층의 사용은 제조성을 개선하고 저항성 메모리 디바이스에 대한 비용 절감 및 더 높은 수율을 제공할 수 있으며, 첨단 기술 노드에서 저항성 메모리 디바이스의 통합을 용이하게 할 수 있다.

Description

초박막 장벽층을 갖는 저항성 메모리 디바이스 및 그 형성 방법{RESISTIVE MEMORY DEVICE WITH ULTRA-THIN BARRIER LAYER AND METHODS OF FORMING THE SAME}
관련 출원
본 출원은 2022년 3월 4일자 출원된 "RRAM 단차 높이 및 비용을 줄이기 위한 초박형 장벽이 있는 RRAM 셀"이라는 제하의 미국 가출원 번호 제63/316,545호에 대한 우선권의 이익을 주장하며, 그 전체 내용은 모든 목적으로 참조로 여기에 포함된다.
배경
저항성 메모리 디바이스는 적어도 2개의 저항성 상태를 제공할 수 있는 메모리 소자를 사용한다. 상이한 저항 상태는 상이한 레벨의 전기 저항을 제공할 수 있다. 새로운 저항성 메모리 디바이스 기술의 예는 저항성 랜덤 액세스 메모리(RRAM 또는 ReRAM)이다. ReRAM 디바이스는 고체 상태 유전체 재료의 저항을 변경하여 작동하는 비휘발성 메모리 디바이스이다. 저항이 증가하여 전류가 노드로 흐르는 것을 방지함에 따라, 메모리 상태는 "오프(off)" 또는 "0" 상태를 나타낼 수 있다. 반대로, 저항이 감소함에 따라, 전류가 흘러 "온(on)" 또는 "1" 상태를 나타낼 수 있다. 유사한 저항성 스위칭 원리를 활용하는 다른 새로운 비휘발성 메모리 기술에는 상변화 메모리(PCM), 자기저항성 랜덤 액세스 메모리(MRAM), 전도성 브릿지 접속 RAM(CBRAM) 및 탄소 나노튜브(CNT) 메모리가 포함된다. 이러한 새로운 기술은 종종 플래시 메모리의 잠재적인 대체물로 간주된다. 그러나, 현재까지 이러한 기술은 널리 채택되지 않고 있다. 저항성 메모리 기술의 개선에 대해 지속적인 필요성이 존재한다.
본 개시 내용의 여러 양태들은 첨부 도면을 함께 파악시 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작성된 것은 아님을 알아야 한다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1a는 본 개시 내용의 일 실시예에 따른 메모리 디바이스들의 어레이의 형성 이전의 제1 예시적인 구조체의 수직 단면도이다.
도 1b는 본 개시 내용의 일 실시예에 따른 메모리 디바이스들의 어레이의 형성 도중의 제1 예시적인 구조체의 수직 단면도이다.
도 1c는 본 개시 내용의 일 실시예에 따른 상위 레벨 금속 상호접속 구조체의 형성 이후의 제1 예시적인 중간 구조체의 수직 단면도이다 .
도 2는 제1 유전체 재료층 및 제1 유전체 재료층에 매립된 금속 피처를 포함하는 본 개시 내용의 일 실시예에 따른 저항성 메모리 디바이스를 형성하는 공정 도중의 예시적인 중간 구조체의 수직 단면도이다.
도 3은 금속 피처 및 제1 유전체 재료층의 상부 표면 위에 성막된 제2 유전체 재료층을 포함하는 본 개시 내용의 일 실시예에 따른 저항성 메모리 디바이스를 형성하는 공정 도중의 예시적인 중간 구조체의 수직 단면도이다.
도 4는 제2 유전체 재료층의 상부 표면 위에 형성된 패터닝된 마스크를 포함하는 본 개시 내용의 일 실시예에 따른 저항성 메모리 디바이스를 형성하는 공정 도중의 예시적인 중간 구조체의 수직 단면도이다.
도 5는 금속 피처의 상부 표면을 노출시키도록 제2 유전체 재료층을 통해 형성된 개구부를 보여주는 본 개시 내용의 일 실시예에 따른 저항성 메모리 디바이스를 형성하는 공정 도중의 예시적인 중간 구조체의 수직 단면도이다.
도 6은 제2 유전체 재료층의 상부 표면 및 측면 표면 위에, 그리고 개구부의 하부 표면 상의 금속 피처의 노출된 상부 표면 위에 성막된 연속 장벽층을 보여주는 본 개시 내용의 일 실시예에 따른 저항성 메모리 디바이스를 형성하는 공정 도중의 예시적인 중간 구조체의 수직 단면도이다.
도 7은 연속 장벽층의 상부 표면 위에 성막된 연속 하부 전극층을 보여주는 본 개시 내용의 일 실시예에 따른 저항성 메모리 디바이스를 형성하는 공정 도중의 예시적인 중간 구조체의 수직 단면도이다.
도 8은 연속 하부 전극층 위에 성막된 연속 스위칭 층을 보여주는 본 개시 내용의 일 실시예에 따른 저항성 메모리 디바이스를 형성하는 공정 도중의 예시적인 중간 구조체의 수직 단면도이다.
도 9는 연속 스위칭 층 위에 성막된 선택적인 연속 캐핑층을 보여주는 본 개시 내용의 일 실시예에 따른 저항성 메모리 디바이스를 형성하는 공정 도중의 예시적인 중간 구조체의 수직 단면도이다.
도 10은 선택적 연속 캐핑층 위에 성막된 연속 상부 전극층을 보여주는 본 개시 내용의 일 실시예에 따른 저항성 메모리 디바이스를 형성하는 공정 도중의 예시적인 중간 구조체의 수직 단면도이다.
도 11은 연속 상부 전극층 위에 성막된 연속 하드 마스크 층을 보여주는 본 개시 내용의 일 실시예에 따른 저항성 메모리 디바이스를 형성하는 공정 도중의 예시적인 중간 구조체의 수직 단면도이다.
도 12는 연속 하드 마스크 층 위에 위치된 패터닝된 마스크를 포함하는 본 개시 내용의 일 실시예에 따른 저항성 메모리 디바이스를 형성하는 공정 도중의 예시적인 중간 구조체의 수직 단면도이다.
도 13은 연속 하드 마스크 층, 연속 상부 전극층, 및 선택적인 연속 캐핑층의 일부를 제거하여 연속 스위칭 층 위에 제1 층 스택을 제공하는 에칭 공정 후의 본 개시 내용의 일 실시예에 따른 저항성 메모리 디바이스의 형성 공정 도중의 예시적인 중간 구조체의 수직 단면도이다.
도 14는 연속 스위칭 층의 노출된 상부 표면 위에 그리고 제1 층 스택의 상부 표면 및 측면 표면 위에 성막된 연속 스페이서 재료층을 보여주는 본 개시 내용의 일 실시예에 따른 저항성 메모리 디바이스를 형성하는 공정 도중의 예시적인 중간 구조체의 수직 단면도이다.
도 15는 연속 스페이서 재료층의 일부를 제거하여 제1 층 스택의 측면 표면 위에 적어도 하나의 스페이서를 형성하는 에칭 공정 이후의 본 개시 내용의 일 실시예에 따른 저항성 메모리 디바이스를 형성하는 공정 도중의 예시적인 중간 구조체의 수직 단면도이다.
도 16은 하드 마스크 및 적어도 하나의 스페이서의 상부 표면 위에 위치된 패터닝된 마스크를 포함하는 본 개시 내용의 일 실시예에 따른 저항성 메모리 디바이스를 형성하는 공정 도중의 예시적인 중간 구조체의 수직 단면도이다.
도 17은 연속 스위칭 층, 연속 바닥 전극층, 및 연속 장벽층의 일부를 제거하여 제2 층 스택을 형성하는 에칭 공정 후의 본 개시 내용의 일 실시예에 따른 저항성 메모리 디바이스를 형성하는 공정 도중의 예시적인 중간 구조체의 수직 단면도이다.
도 18은 제2 유전체 재료층의 노출된 상부 표면 위에 그리고 제2 층 스택의 측면 표면 및 상부 표면 위에 제3 유전체 재료층을 포함하는 본 개시 내용의 일 실시예에 따른 저항성 메모리 디바이스를 형성하는 공정 도중의 예시적인 중간 구조체의 수직 단면도이다.
도 19는 제3 유전체 재료층 위에 버퍼층을 포함하는 본 개시 내용의 일 실시예에 따른 저항성 메모리 디바이스를 형성하는 공정 도중의 예시적인 중간 구조체의 수직 단면도이다.
도 20은 버퍼층 위에 제4 유전체 재료층을 포함하는 본 개시 내용의 일 실시예에 따른 저항성 메모리 디바이스를 형성하는 공정 도중의 예시적인 중간 구조체의 수직 단면도이다.
도 21은 금속 라인 및 금속 라인으로부터 제4 유전체 재료층, 버퍼층, 제3 유전체 재료층, 및 하드 마스크를 관통하여 연장되고 상부 전극의 상부 표면과 접촉하는 도전성 비아를 포함하는 본 개시 내용의 일 실시예에 따른 저항성 메모리 디바이스의 수직 단면도이다.
도 22는 본 개시 내용의 다른 실시예에 따른 저항성 메모리 디바이스의 수직 단면도이다.
도 23은 본 개시 내용의 다른 실시예에 따른 저항성 메모리 디바이스의 수직 단면도이다.
도 24는 본 개시 내용의 다른 실시예에 따른 저항성 메모리 디바이스의 수직 단면도이다.
도 25는 본 개시 내용의 다른 실시예에 따른 저항성 메모리 디바이스의 수직 단면도이다.
도 26은 본 개시 내용의 다른 실시예에 따른 저항성 메모리 디바이스의 수직 단면도이다.
도 27은 본 개시 내용의 일 실시예에 따른 저항성 메모리 디바이스의 제조 방법을 예시한 흐름도이다.
다음의 개시 내용은 제시된 주제의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 개시 내용을 단순화하기 위해 구성 요소 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 개시 내용은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 소자의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다.
일반적으로, 본 명세서에 개시된 다양한 실시예는 저항성 랜덤 액세스 메모리(ReRAM) 디바이스와 같은 저항성 메모리 디바이스, 및 저항성 메모리 디바이스에 대한 전기 콘택과 하부 전극 사이에 초박형 장벽층을 갖는 저항성 메모리 디바이스를 형성하는 방법을 포함할 수 있다.
본 명세서에 사용된 바와 같이, "저항성 메모리 디바이스"는 메모리 디바이스의 전기 저항을 변경시킴으로써 메모리 소자에 데이터가 저장될 수 있는 메모리 디바이스를 포함한다. 메모리 소자의 전기 저항의 변화는 빠르게 발생할 수 있고(예를 들어, 1초 미만을 포함하여 1분 미만과 같은 10분 미만), 비휘발성일 수 있고(즉, 메모리 소자는 예컨대 24시간이 넘는 장기간 동안 전력이 공급되지 않은 상태에서 저항 상태를 유지할 것임), 가역적일 수 있다. 저항성 메모리 디바이스는 전형적으로 메모리 어레이로 조직된 다수의 독립적으로 기능하는 메모리 셀(예를 들어, 103 초과, 105 초과, 106 초과 , 또는 109 초과)을 포함하며, 여기서, 메모리 어레이의 각 메모리 셀은 상이한 레벨의 전기 저항을 제공하는 적어도 2개의 저항 상태를 제공할 수 있는 메모리 소자를 포함할 수 있다.
저항성 메모리 디바이스의 개별 메모리 소자들의 저항 상태는 예컨대, 전압 또는 전류 펄싱을 통해 메모리 소자에 전기적 스트레스를 인가함으로써 조정될 수 있다. 예를 들어, ReRAM 메모리 디바이스의 경우, 메모리 소자는 전기 저항의 초기 제1 상태를 가질 수 있다. 다수의 실시예에서, 메모리 소자는 유전체 재료를 포함할 수 있고, 전기 저항의 초기 상태는 비교적 높은 저항 상태일 수 있다. 초기의 일회성 "형성" 단계("전기주조" 단계로도 알려짐)가 메모리 소자의 재료에 소프트 항복(soft breakdown)을 유도하기에 충분히 높은 전압으로 하나 이상의 전압 펄스를 인가함으로써 수행될 수 있다. 이 "형성" 단계에 이어, 메모리 소자의 전기 저항은 상당히 감소되어 메모리 소자는 안정적인 저 저항 상태(LRS)에 있게 된다.
이 프로세스를 반대로 하기 위해, "형성" 단계에서 사용된 전압 펄스(들)와 반대 극성을 가질 수 있는 하나 이상의 추가 전압 펄스를 인가함으로써 "리셋" 프로세스를 수행할 수 있으며, 이는 메모리 소자의 전기 저항을 증가시켜 메모리 소자가 안정적인 고 저항 상태(HRS)에 있게 된다. "리셋" 프로세스는 메모리 소자를 통한 도전 경로 또는 "필라멘트"를 단절시켜 메모리 소자가 다시 비교적 높은 저항성을 갖게 한다. "리셋" 이후의 메모리 소자의 저항은 "형성" 단계 이전의 원래 저항 상태에 가까울 수 있다. "설정" 프로세스는 도전 경로가 재형성되게 하여 메모리 소자를 다시 저 저항 상태(LRS)로 전환시키도록 초기 "형성" 단계 중에 사용된 전압 펄스(들)와 동일한 극성을 가질 수 있는 하나 이상의 추가 전압 펄스를 인가하는 것에 의해 수행될 수 있다.
따라서, 메모리 어레이의 개별 메모리 셀들은 셀의 메모리 소자를 고 저항 상태(HRS)에서 저 저항 상태(LRS)로 또는 그 반대로 변경함으로써 프로그래밍될 수 있다. 판독 동작 중에, 메모리 소자에 저전압이 인가될 수 있고, 메모리 셀을 통한 전류 흐름을 기초로 각 메모리 셀의 로직 상태가 결정될 수 있다. 상대적으로 높은 전류 흐름은 셀의 메모리 소자가 저 저항 상태(LRS)를 가짐을 나타내는 반면, 상대적으로 낮은 전류 흐름은 메모리 소자가 고 저항 상태(HRS)를 가짐을 나타낸다. 고 저항 상태(HRS)와 저 저항 상태(LRS)를 갖는 메모리 소자 사이에서 검출된 전류의 차이는 저항성 메모리 디바이스의 "메모리 윈도우"로 지칭될 수 있다. 일부 실시예에서, 고 전류 흐름(즉, LRS)은 저장된 데이터 값 "1"을 나타낼 수 있는 반면, 저 전류 흐름(즉, HRS)은 저장된 데이터 값 "0"을 나타낼 수 있다.
저항성 메모리 디바이스의 한 유형은 유전체 재료로 형성된 스위칭 층("저장층"으로도 지칭될 수 있음), 스위칭 층의 일측에 위치된 제1 도전층("하부 전극"으로도 지칭될 수 있음), 및 스위칭 층의 타측에 위치된 제2 도전층("상부 전극"으로도 지칭될 수 있음)을 포함하는 층 스택으로 구성된 개별 메모리 소자(즉, 메모리 셀)를 포함할 수 있다. 전기적 콘택은 층 스택의 양측의 상부 전극 및 하부 전극과 전기적으로 접촉한다. 스위칭 층, 상부 전극 및 하부 전극이 수평 방향(즉, 지지 기판의 표면에 평행함)으로 연장되는 실시예에서, 층 스택에 대한 전기적 콘택은 유전체 재료에 매립된 금속 라인 또는 비아와 같은 금속 피처를 포함할 수 있다. 이러한 구성을 갖는 저항성 메모리 디바이스는 개별 메모리 소자의 제조 용이성으로 인해 후공정(BEOL) 통합을 위한 매력적인 옵션이 될 수 있다.
전술한 바와 같이 저항성 메모리 디바이스를 형성할 때, 하부 전극층의 성막 이전에 장벽층이 정상적으로 성막된다. 장벽층의 목적은 하부 전기 콘택(예를 들어, 금속 라인 또는 비아)로부터 메모리 소자의 하부 전극으로 재료가 확산되어 하부 전극을 오염시키고 메모리 소자의 성능을 저하시키는 것을 방지하기 위한 것이다. 장벽층은 일반적으로 물리적 기상 성막(PVD)과 같은 물리적 성막 기술을 이용하여 형성된다. 장벽층은 18 nm 이상의 두께를 가질 수 있다.
상대적으로 두꺼운 장벽층의 존재는 저항성 메모리 소자의 상대적으로 큰 수직 높이 또는 "단차 높이"에 기여한다. 메모리 소자의 더 큰 단차 높이는 처리 시간을 증가시켜 더 높은 제조 비용과 더 낮은 처리량으로 이어지며, 첨단 기술 노드에서 저항성 메모리 디바이스의 통합을 억제할 수도 있다.
또한, 저항성 메모리 소자를 형성하는 것은 개별 메모리 소자를 형성하는 층 스택들 각각의 사이로부터 장벽층의 부분들을 포함하여 재료를 제거하기 위한 에칭 공정을 필요로 할 수 있다. 상대적으로 두꺼운 장벽층의 부분을 제거하는 데 사용되는 에칭 공정은 처리 시간을 증가시킬 수 있고, 메모리 소자들 아래에 부분적으로 배치되고 그 사이에서 연장되는 유전체 에칭 정지층에 대한 불균일한 두께 및 손상을 초래할 수 있다. 이것은 디바이스 수율에 부정적인 영향을 미칠 수 있다.
저항성 랜덤 액세스 메모리(ReRAM) 디바이스와 같은 저항성 메모리 디바이스에서의 전술한 문제를 해결하기 위해, 여기에 개시된 다양한 실시예는 하부 전극과 메모리 디바이스에 대한 하부 전기 콘택 사이에 배치된 초박형 장벽층을 포함하는 저항성 메모리 디바이스를 포함한다. 다양한 실시예에서, 장벽층의 두께는 6 nm 이하, 예컨대, 약 1 nm 내지 약 4.5 nm를 포함한 약 0.3 nm 내지 약 6 nm일 수 있다. 초박형 장벽층은 약 20% 이상까지를 포함하여 약 15% 이상 저항성 메모리 소자의 전체 단차 높이를 감소시킬 수 있다. 다양한 실시예에 따른 초박형 장벽층의 사용은 적어도 메모리 소자들 이래에 부분적으로 놓이고 그 사이에서 연장되는 유전체 에칭 정지층의 두께의 균일성을 약 15%만큼 추가로 향상시킬 수 있다. 다양한 실시예에서, 초박형 장벽층은 원자층 성막(ALD)과 같은 컨포멀(conformal) 성막 공정을 이용하여 형성될 수 있다. 초박형 장벽층을 활용하는 다양한 실시예는 저항성 메모리 디바이스에 대해 제조성을 향상시키고 감소된 비용 및 더 높은 수율을 제공할 수 있고, 첨단 기술 노드에서 저항성 메모리 디바이스의 통합을 용이하게 할 수 있다.
도 4를 참조하면, 본 개시 내용의 다양한 실시예에 따른 메모리 디바이스의 어레이를 형성하기 전에 본 개시 내용의 일 실시예에 따른 제1 예시적인 구조체의 수직 단면도가 도시되어 있다. 제1 예시적인 구조체는 반도체 재료층(10)을 포함하는 기판(8)을 포함할 수 있다. 기판(8)은 반도체 재료층이 기판(8)의 상부 표면으로부터 기판(8)의 하부 표면까지 연속적으로 연장되는 실리콘 기판과 같은 벌크 반도체 기판, 또는 (실리콘 산화물 층과 같은) 매립된 절연체 층 위에 놓이는 상부 반도체 층으로서의 반도체 재료층(10)을 포함하는 반도체-온-절연체 층을 포함할 수 있다. 예시적인 구조체는 비휘발성 메모리 셀들의 적어도 하나의 어레이가 후속으로 형성될 수 있는 메모리 어레이 영역(50)을 포함할 수 있는 다양한 디바이스 영역을 포함할 수 있다.
예시적인 구조체는 또한 비휘발성 메모리 셀들의 각 어레이와 전계효과 트랜지스터를 포함하는 주변 회로 사이의 전기적 연결이 후속으로 형성될 수 있는 주변 로직 영역(52)을 포함할 수 있다. 메모리 어레이 영역(50) 및 로직 영역(52)의 영역들은 주변 회로의 다양한 소자들을 형성하는 데 사용될 수 있다.
전계효과 트랜지스터(FET)와 같은 반도체 디바이스는 전공정(FEOL) 단계 중에 반도체 재료층(10)의 상부 및/또는 내부에 형성될 수 있다. 예를 들어, 얕은 트렌치들을 형성하고 후속으로 실리콘 산화물과 같은 유전체 재료로 얕은 트렌치를 채우는 것에 의해 반도체 재료층(10)의 상부 부분에 얕은 트렌치 분리 구조체(12)가 형성될 수 있다. 다른 적절한 유전체 재료도 본 개시 내용의 고려되는 범위 내에 있다. 마스킹된 이온 주입 공정을 수행하여 반도체 재료층(10)의 상부의 다양한 영역에 다양한 도핑 우물(미도시)을 형성할 수 있다.
게이트 유전체 층, 게이트 전극층, 및 게이트 캡 유전체 층을 성막 및 패터닝함으로써 기판(8)의 상부 표면 위에 게이트 구조체(20)가 형성될 수 있다. 각각의 게이트 구조체(20)는 여기에서 게이트 스택(22, 24, 28)으로 지칭되는, 게이트 유전체(22), 게이트 전극(24), 및 게이트 캡 유전체(28)의 수직 스택을 포함할 수 있다. 소스 연장 영역 및 드레인 연장 영역을 포함할 수 있는 연장 주입 영역을 형성하기 위해 이온 주입 공정이 수행될 수 있다. 유전체 게이트 스페이서(26)가 게이트 스택(22, 24, 28) 주위에 형성될 수 있다. 게이트 스택(22, 24, 28) 및 유전체 게이트 스페이서(26)의 각각의 어셈블리는 게이트 구조체(20)를 구성한다. 깊은 활성 영역을 형성하기 위해 자체 정렬 주입 마스크로서 게이트 구조체(20)를 사용하는 추가적인 이온 주입 공정이 수행될 수 있다. 이러한 깊은 활성 영역은 깊은 소스 영역 및 깊은 드레인 영역을 포함할 수 있다. 깊은 활성 영역의 상부 부분은 연장 주입 영역의 일부와 중첩될 수 있다. 연장 주입 영역과 깊은 활성 영역의 각각의 조합은 전기적 바이어싱에 따라 소스 영역 또는 드레인 영역일 수 있는 활성 영역(14)을 구성할 수 있다. 반도체 채널(15)이 인접하는 한 쌍의 활성 영역(14) 사이의 각 게이트 스택(22, 24, 28) 아래에 형성될 수 있다. 금속-반도체 합금 영역(18)이 각 활성 영역(14)의 상부 표면에 형성될 수 있다. 전계효과 트랜지스터가 반도체 재료층(10) 상에 형성될 수 있다. 각 전계효과 트랜지스터는 게이트 구조체(20), 반도체 채널(15), 한 쌍의 활성 영역(14)(하나는 소스 영역으로 기능하고 다른 하나는 드레인 영역으로 기능함) 및 선택적 금속-반도체 합금 영역(18)을 포함할 수 있다. 상보적 금속-산화물-반도체(CMOS) 회로(75)가 박막 트랜지스터(TFT)와 같은 트랜지스터들의 어레이(들)와 이후에 형성될 메모리 디바이스를 위한 주변 회로를 포함할 수 있는 반도체 재료층(10) 상에 제공될 수 있다.
다양한 상호접속 레벨 구조체가 후속으로 형성될 수 있는 데, 이는 메모리 디바이스들의 어레이의 형성 이전에 형성되고 여기에서 하부 상호접속 레벨 구조체(L0, L1, L2)로 지칭된다. 메모리 디바이스들의 2차원 어레이가 상호접속 레벨 금속 라인의 2개 레벨 위에 후속으로 형성되는 실시예에서, 하부 상호접속 레벨 구조체(L0, L1, L2)는 콘택 레벨 구조체(L0), 제1 상호접속 레벨 구조체(L1), 및 제2 상호접속 레벨 구조체(L2)를 포함할 수 있다. 콘택 레벨 구조체(L0)는 실리콘 산화물과 같은 평탄화 가능한 유전체 재료를 포함하는 평탄화 유전체 층(31A) 및 활성 영역(14) 또는 게이트 전극(24) 각각과 접촉하고 평탄화 유전체 층(31A) 내에 형성된 다양한 콘택 비아 구조체(41V)를 포함할 수 있다. 제1 상호접속 레벨 구조체(L1)는 제1 상호접속 레벨 유전체(ILD) 층(31B) 및 제1 ILD 층(31B) 내에 형성된 제1 금속 라인(41L)을 포함한다. 제1 ILD 층(31B)은 제1 라인 레벨 유전체 층으로도 지칭된다. 제1 금속 라인(41L)은 각각의 콘택 비아 구조체(41V)와 접촉할 수 있다. 제2 상호접속 레벨 구조체(L2)는 제1 비아 레벨 유전체 재료층과 제2 라인 레벨 유전체 재료층 또는 라인-및-비아 레벨 유전체 재료층의 스택을 포함할 수 있는 제2 ILD 층(32)을 포함한다. 제2 ILD 층(32)은 제1 금속 비아 구조체(42V) 및 제2 금속 라인(42L)을 포함하는 제2 상호접속 레벨 금속 상호접속 구조체(42V, 42L) 내에 형성될 수 있다. 제2 금속 라인(42L)의 상부 표면은 제2 ILD 층(32)의 상부 표면과 동일 평면에 있을 수 있다.
도 1b는 본 개시 내용의 일 실시예에 따른 메모리 디바이스들의 어레이의 형성 도중의 제1 예시적인 구조체의 수직 단면도이다. 도 1b를 참조하면, 저항성 메모리 디바이스와 같은 비휘발성 메모리 셀들의 어레이(95)가 제2 상호접속 레벨 구조체(L2) 위의 메모리 어레이 영역(50)에 형성될 수 있다. 비휘발성 메모리 셀들의 어레이(95)에 대한 구조 및 처리 단계에 대한 상세는 이후 아래에 상세히 설명된다. 제3 ILD 층(33)이 비휘발성 메모리 셀들의 어레이(95)를 형성하는 동안 형성될 수 있다. 비휘발성 메모리 셀들의 어레이(95)의 레벨에 형성된 모든 구조체의 세트는 여기에서 제3 상호접속 레벨 구조체(L3)로 지칭된다.
도 1c는 본 개시 내용의 일 실시예에 따른 상위 레벨 금속 상호접속 구조체의 형성 이후의 제1 예시적인 구조체의 수직 단면도이다. 도 1c를 참조하면, 제3 상호접속 레벨 금속 상호접속 구조체(43V, 43L)가 제3 ILD 층(33)에 형성될 수 있다. 제3 상호접속 레벨 금속 상호접속 구조체(43V, 43L)는 제2 금속 비아 구조체(43V) 및 제3 금속 라인(43L)을 포함할 수 있다. 추가적인 상호접속 레벨 구조체가 후속으로 형성될 수 있으며, 이것은 여기에서 상부 상호접속 레벨 구조체(L4, L5, L6, L7)로 지칭된다. 예를 들어, 상부 상호접속 레벨 구조체(L4, L5, L6, L7)는 제4 상호접속 레벨 구조체(L4), 제5 상호접속 레벨 구조체(L5), 제6 상호접속 레벨 구조체(L6) 및 제7 상호접속 레벨 구조체(L7)를 포함할 수 있다. 제4 상호접속 레벨 구조체(L4)는 제3 금속 비아 구조체(44V) 및 제4 금속 라인(44L)을 포함할 수 있는 제4 상호접속 레벨 금속 상호접속 구조체(44V, 44L)가 내부에 형성된 제4 ILD 층(34)을 포함할 수 있다. 제5 상호접속 레벨 구조체(L5)는 제4 금속 비아 구조체(45V) 및 제5 금속 라인(45L)을 포함할 수 있는 제5 상호접속 레벨 금속 상호접속 구조체(45V, 45L)가 내부에 형성된 제5 ILD 층(35)을 포함할 수 있다. 제6 상호접속 레벨 구조체(L6)는 제5 금속 비아 구조체(46V) 및 제6 금속 라인(46L)을 포함할 수 있는 제6 상호접속 레벨 금속 상호접속 구조체(46V, 46L)가 내부에 형성된 제6 ILD 층(36)을 포함할 수 있다. 제7 상호접속 레벨 구조체(L7)는 제6 금속 비아 구조체(47V)(제7 상호접속 레벨 금속 상호접속 구조체) 및 금속 본딩 패드(47B)가 내부에 형성된 제7 ILD 층(37)을 포함할 수 있다. 금속 본딩 패드(47B)는 솔더 본딩(C4 볼 본딩 또는 와이어 본딩을 사용할 수 있음)을 위해 구성될 수 있거나, 금속-금속 본딩(예를 들어, 구리-구리 본딩)을 위해 구성될 수 있다.
각각의 ILD 층은 ILD 층(30)으로 지칭될 수 있다. 각각의 상호접속-레벨 금속 상호접속 구조체는 금속 상호접속 구조체(40)로 지칭될 수 있다. 동일한 상호접속 레벨 구조체(L2-L7) 내에 위치된 금속 비아 구조체 및 그 위의 금속 라인의 각각의 인접한 조합은 2개의 단일 다마신 공정을 이용하는 것으로 2개의 별개 구조체로 순차적으로 형성되거나 이중 다마신 공정을 이용하여 단일 구조체로 동시에 형성될 수 있다. 금속 상호접속 구조체(40) 각각은 (2 nm 내지 20 nm 범위의 두께를 갖는 TiN , TaN 또는 WN의 층과 같은) 각각의 금속 라이너 및 (W, Cu, Co, Mo, Ru, 다른 원소 금속, 또는 합금 또는 이들의 조합과 같은) 각각의 금속 충전재를 포함할 수 있다. 금속 라이너 및 금속 충전재로 사용하기 위한 다른 적절한 재료는 본 개시 내용의 고려되는 범위 내에 있다. 다양한 에칭 정지 유전체 층 및 유전체 캐핑층이 수직으로 이웃하는 ILD 층(30) 쌍 사이에 삽입될 수 있거나, 하나 이상의 ILD 층(30)에 통합될 수 있다.
본 개시 내용은 저항성 메모리 디바이스와 같은 비휘발성 메모리 셀들의 어레이(95)가 제3 상호접속 레벨 구조체(L3)의 구성요소로서 형성될 수 있는 실시예를 사용하여 설명되지만, 비휘발성 메모리 셀들의 어레이(95)가 임의의 다른 상호접속 레벨 구조체(예를 들어, L1-L7)의 구성요소로서 형성될 수 있는 실시예들이 본 명세서에서 명시적으로 고려된다. 또한, 본 개시 내용은 8개의 상호접속 레벨 구조체의 세트가 형성되는 실시예를 사용하여 설명되지만, 상이한 수의 상호접속 레벨 구조체가 사용되는 실시예들이 본 명세서에서 명시적으로 고려된다. 또한, 비휘발성 메모리 셀들의 2개 이상의 어레이(95)가 메모리 어레이 영역(50)의 다중 상호접속 레벨 구조체 내에 제공될 수 있는 실시예가 여기에서 명시적으로 고려된다. 본 개시 내용은 비휘발성 메모리 셀들의 어레이(95)가 단일 상호접속 레벨 구조체에 형성될 수 있는 실시예를 사용하여 설명되지만, 비휘발성 메모리 셀들의 어레이(95)가 2개의 수직으로 인접한 상호접속 레벨 구조체 위에 형성될 수 있는 실시예들이 여기에서 명시적으로 고려된다. 또한, 비휘발성 메모리 셀들의 어레이(95)가 (예를 들어, 전공정(FEOL) 단계에서) 반도체 재료층(10)의 상부 또는 내부에 형성될 수 있는 실시예들이 여기에서 명시적으로 고려된다.
도 2-21은 본 개시 내용의 다양한 실시예에 따른 저항성 메모리 디바이스를 형성하는 공정 도중의 예시적인 구조체의 순차적인 수직 단면도이다. 저항성 메모리 디바이스는 도 1b 및 도 1c에 도시된 바와 같은 메모리 셀들의 어레이(95)의 일부인 메모리 셀을 형성할 수 있다. 도 2를 참조하면, 제1 유전체 재료층(101)이 도 1a-1c에 도시된 반도체 재료층(10)을 포함하는 기판(8)과 같은 기판 위에 성막될 수 있다. 기판(8)은 FEOL 공정 도중에 형성된 제어 소자를 포함할 수 있다. 일부 실시예에서, ILD 층과 같은 하나 이상의 추가 유전체 재료층이 기판(8)과 제1 유전체 재료층(101) 사이에 성막될 수 있다. 이러한 실시예에서, 제1 유전체 재료층(101)은 생략될 수 있다. 예를 들어, 도 1b 및 도 1c와 관련하여 전술한 ILD 층(32)은 제1 유전체 재료층(101)으로 대체될 수 있다.
제1 유전체 재료층(101)은 실리콘 산화물(SiO2), 실리콘 질화물(SiN4), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO), 하프늄 탄탈 산화물(HfTaO), 하프늄 티타늄 산화물(HfTiO), 하프늄 지르코늄 산화물(Hf0.5Zr0.5O2), 탄탈 산화물(Ta2O5), 알루미늄 산화물(Al2O3), 하프늄 이산화물-알루미나(HfO2-Al2O3), 지르코늄 산화물(ZrO2), 실리콘 카바이드(SiC) 등과 같은 임의의 적절한 유전체 재료로 형성될 수 있다. 일부 실시예에서, 제1 유전체 재료층(111)은 플루오르실리케이트 유리(FSG), 수소 실세스퀴옥산(HSQ), 벤조시클로부텐(BCB), 유기 중합체 유전체 재료, 탄소 도핑된 실리콘 산화물, 다공성 실리카, 중합체 폼 등과 같은 로우-k 유전체 재료로 형성될 수 있다. 일부 실시예에서, 제1 유전체 재료층(101)은 기판(8) 상에 형성된 천연 산화물 층일 수 있다. 다른 적절한 유전체 재료도 본 개시 내용의 고려된 범위 내에 있다.
제1 유전체 재료층(101)은 임의의 적절한 성막 공정을 이용하여 성막될 수 있다. 여기서, 적절한 성막 공정은 화학적 기상 성막(CVD), 물리적 기상 성막(PVD), 원자층 성막(ALD), 고밀도 플라즈마 CVD(HDPCVD), 금속 유기 CVD(MOCVD), 플라즈마 강화 CVD(PECVD), 스퍼터, 레이저 절제 등을 포함할 수 있다.
다시 도 2를 참조하면, 금속 라인 또는 비아와 같은 금속 피처(103)가 제1 유전체 재료층(101)에 매립될 수 있다. 일부 실시예에서, 금속 비아 구조체 및 금속 라인과 같은 하나 이상의 추가 금속 상호접속 구조체가 기판(8)과 금속 피처(103) 사이에 성막될 수 있다. 이러한 실시예에서, 금속 피처(103)는 생략될 수 있다. 예를 들어, 도 1b 및 도 1c와 관련하여 전술한 금속 라인(42L) 또는 비아(42V)는 금속 피처(103)로 대체될 수 있다.
다양한 실시예에서, 금속 피처(103)는 제1 유전체 재료층(101)에 의해 측방향으로 둘러싸여 있다. 다양한 실시예에서, 금속 피처(103)의 상부 표면은 제1 유전체 재료층(101)의 상부 표면과 실질적으로 동일 평면에 있을 수 있다. 아래에서 더 상세히 설명되는 바와 같이, 적어도 하나의 저항성 메모리 디바이스가 후속으로 금속 피처(103)의 상부 표면 위에 형성될 수 있다. 따라서, 금속 피처(103)는 하부 금속 피처(103)로도 지칭될 수 있다.
금속 피처(103)는 구리(Cu), 알루미늄(Al), 지르코늄(Zr), 티타늄(Ti), 티타늄 질화물(TiN), 텅스텐(W), 탄탈(Ta), 탄탈 질화물(TaN), 몰리브덴(Mo), 루테늄(Ru), 팔라듐(Pd), 백금(Pt), 코발트(Co), 니켈(Ni), 이리듐(Ir), 철(Fe), 베릴륨(Be), 크롬(Cr), 안티몬(Sb), 몰리브덴(Mo), 오스뮴(Os), 토륨(Th), 바나듐(V), 이들의 합금 및 이들의 조합과 같은 임의의 적절한 전기 전도성 재료를 포함할 수 있다. 일부 실시예에서, 금속 피처(103)는 제1 유전체 재료층(101)과 접촉하는 금속성 라이너(예를 들어, TiN , TaN , 또는 WN의 층), 및 금속성 라이너 위에 위치된 금속성 충전 재료(예를 들어, W, Cu, Co, Mo, Ru, 기타 원소 금속, 또는 합금 또는 이들의 조합)를 포함할 수 있다. 금속 피처(103)를 위한 다른 적절한 전기 전도성 재료는 본 개시 내용의 고려되는 범위 내에 있다.
금속 피처(103)는 제1 유전체 재료층(101)에 하나 이상의 트렌치 또는 개구부를 형성하도록 포토리소그래피 방식으로 패터닝된 마스크를 통해 제1 유전체 재료층(101)을 선택적으로 에칭하고, 제1 유전체 재료층(101)의 상부 표면 위에 그리고 하나 이상의 트렌치 또는 개구부 내에 일종 이상의 금속성 재료(예를 들어, 금속성 라이너 층 및 금속성 충전 재료)를 성막하고, 제1 유전체 재료층(101)의 상부 표면 위로부터 금속성 재료(들)(101)를 제거하고 제1 유전체 재료층(101)에 매립된 하나 이상의 금속 피처(103)를 제공하도록 화학적 기계적 평탄화(CMP) 공정과 같은 평탄화 공정을 수행하는 것에 의해 형성될 수 있다. 금속 피처(102)의 금속성 재료(들)은 임의의 적절한 성막 공정을 이용하여 성막될 수 있다. 예를 들어, 적절한 성막 공정은 물리적 기상 성막(PVD), 스퍼터링, 화학적 기상 성막(CVD), 원자층 성막(ALD), 플라즈마 강화 화학적 기상 성막(PECVD), 전기화학적 성막, 또는 이들의 조합을 포함할 수 있다.
일부 실시예에서, 복수의 금속 피처(103)가 제1 유전체 재료층(101)에 형성될 수 있고, 여기서 각각의 금속 피처(103)는 제1 유전체 재료층(101)에 매립되고 그것에 의해 측방향으로 둘러싸일 수 있다. 복수의 금속 피처(103)는 적어도 제1 수평 방향(hd1)을 따라 서로 이격될 수 있다.
도 3은 금속 피처(103) 및 제1 유전체 재료층(101)의 상부 표면 위에 성막된 제2 유전체 재료층(105)을 포함하는 본 개시 내용의 일 실시예에 따른 저항성 메모리 디바이스를 형성하는 공정 도중의 예시적인 중간 구조체의 수직 단면도이다. 도 3을 참조하면, 제2 유전체 재료층(105)은 전술한 바와 같은 적절한 유전체 재료로 구성될 수 있고, 전술한 바와 같은 적절한 성막 공정을 이용하여 성막될 수 있다. 다양한 실시예에서, 제2 유전체 재료층(105)은 제1 유전체 재료층(101)과 상이한 유전체 재료로 구성될 수 있다. 일부 실시예에서, 제2 유전체 재료층(105)은 후속 에칭 단계에서 사용되는 에칭 화학 물질에 대한 상이한 에칭 특성(즉, 높은 에칭 비저항)을 갖는 에칭 정지층일 수 있다. 하나의 비제한적인 실시예에서, 제2 유전체 재료층(105)은 실리콘 카바이드를 포함할 수 있다. 제2 유전체 재료층(105)은 제1 유전체 재료층(101)의 두께보다 얇은 두께를 가질 수 있다. 일부 실시예에서, 제2 유전체 재료층(105)의 두께는 약 5 nm 내지 약 30 nm일 수 있지만, 제2 유전체 재료층(105)에 대해 더 두껍거나 얇은 두께도 본 개시 내용의 고려된 범위 내에 있다.
도 4는 제2 유전체 재료층(105)의 상부 표면 위에 형성된 패터닝된 마스크(107)를 포함하는 본 개시 내용의 일 실시예에 따른 저항성 메모리 디바이스를 형성하는 공정 도중의 예시적인 중간 구조체의 수직 단면도이다. 도 4를 참조하면, 포토레지스트 및/또는 하드 마스크의 층을 포함할 수 있는 마스크(107)는 마스크(107)를 통해 하나 이상의 개구부를 형성하도록 포토리소그래피 기술을 이용하여 패터닝될 수 있다.
도 5는 금속 피처(103)의 상부 표면을 노출시키도록 제2 유전체 재료층(105)을 통해 형성된 개구부(108)를 보여주는 본 개시 내용의 일 실시예에 따른 저항성 메모리 디바이스를 형성하는 공정 도중의 예시적인 중간 구조체의 수직 단면도이다. 도 5를 참조하면, 예시적인 중간 구조체는 패터닝된 마스크(107)를 통해 에칭되어 제2 유전체 재료층(105)의 일부를 제거하고 금속 피처(103)의 상부 표면을 노출시킬 수 있다. 에칭 공정 후에, 패터닝된 마스크(107)는 예를 들어, 애싱(ashing) 또는 용매를 사용한 용해에 의해 적절한 공정을 이용하여 제거될 수 있다.
일부 실시예에서, 에칭 공정은 제2 유전체 재료층(105)을 통해 복수의 개구부(108)를 형성할 수 있다. 각각의 개구부(108)는 금속 피처(103)의 상부 표면의 일부를 노출시킬 수 있다. 각각의 개구부(108)는 후속으로 형성될 저항성 메모리 디바이스들의 어레이의 저항성 메모리 소자의 위치에 대응할 수 있다.
도 6은 제2 유전체 재료층(105)의 상부 표면 및 측면 표면들 위에 그리고 개구부(108)의 하부 표면 상의 금속 피처(103)의 노출된 상부 표면 위에 성막된 연속 장벽층(109L)을 보여주는 저항성 메모리 디바이스를 형성하는 공정 도중의 예시적인 중간 구조체의 수직 단면도이다. 도 6을 참조하면, 연속 장벽층(109L)은 컨포멀 성막 공정을 이용하여 성막될 수 있다. 다양한 실시예에서, 연속 장벽층(109L)은 원자층 성막(ALD)을 이용하여 성막될 수 있다. ALD 성막 공정은 전구체 펄스로 지칭될 수 있는 교번 순서의 기체 종에 표면을 노출시키는 것에 의해 표면 상에 필름이 성장되는 박막 성막 공정이다. 박막을 생성할 수 있는 다른 적절한 성막 공정은 본 개시 내용의 고려되는 범위 내에 있다.
연속 장벽층(109L)은 금속 피처(103)의 재료(들)가 연속 장벽층(109L) 위에 후속으로 형성될 저항성 메모리 디바이스의 하부 전극으로 확산되는 것을 방지하거나 실질적으로 억제하는 확산 장벽으로서 기능하는 도전 재료로 구성될 수 있다. 다양한 실시예에서, 연속 장벽층(109L)은 도전 산화물, 질화물 및/또는 산질화물 재료를 포함할 수 있다. 일부 실시예에서, 연속 장벽층(109L)의 도전 산화물, 질화물 및/또는 산질화물 재료는 알루미늄(Al), 망간(Mn), 코발트(Co), 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 니켈(Ni), 주석(Sn) 및 마그네슘(Mg)으로부터 선택된 적어도 일종의 금속을 포함할 수 있다. 하나의 비제한적인 실시예에서, 연속 장벽층(109L)은 탄탈 질화물(TaN)을 포함할 수 있다.
다시 도 6을 참조하면, 연속 장벽층(109L)은 6 nm 이하, 예컨대, 약 1 nm 내지 약 4.5 nm를 포함하여 약 0.3 nm 내지 약 6 nm의 두께(T1)를 가질 수 있다. 연속 장벽층(109L)에 대한 더 크고 더 작은 두께(T1)는 본 개시 내용의 고려되는 범위 내에 있다. 연속 장벽층(109L)의 두께(T1)는 연속 장벽층(109L)에 걸쳐 과도한 저항을 야기할 정도로 크지 않으면서 효과적인 확산 장벽을 제공하기에 충분할 수 있다. 하나의 비제한적인 실시예에서, 연속 장벽층(109L)의 두께(T1)는 약 2 nm 내지 약 3 nm일 수 있다.
연속 장벽층(109L)이 ALD에 의해 형성되는 실시예에서, 성막 공정은 열적 ALD 공정 및/또는 플라즈마 강화 ALD 공정을 포함할 수 있다. 다양한 실시예에서, ALD 성막 공정은 150℃ 내지 300℃의 온도에서 수행될 수 있다. TaN을 포함하는 연속 장벽층(109L)을 형성하기 위한 ALD 공정에서 사용하기에 적절한 전구체는 예를 들어, 탄탈 전구체로서 펜타키스(디메틸아미노)탄탈(V)(PDMAT) 및/또는 탄탈 염화물(TaCl5), 및 질소 전구체로서 암모니아(NH3)를 포함할 수 있다. 다른 적합한 전구체 재료는 본 개시 내용의 고려되는 범위 내에 있다.
다양한 실시예에서, ALD에 의해 형성된 연속 장벽층(109L)의 밀도는 물리적 기상 성막(PVD)에 의해 형성된 동등한 장벽층의 밀도보다 클 수 있다. 따라서, 다양한 실시예에 따라 ALD에 의해 형성된 연속 장벽층(109L)은 여전히 효과적인 확산 장벽을 제공하면서 상당히 더 얇을 수 있다(예를 들어, PVD에 의해 형성된 층의 경우의 ~18 nm에 비해 ≤ 6 nm). 다양한 실시예에 따른 비교적 더 얇은 장벽층은 후속으로 형성될 저항성 메모리 소자(들)의 전체 단차 높이가 감소될 수 있게 할 수 있다. 또한, ALD와 같은 컨포멀 성막 공정을 이용하는 것에 의해, 연속 장벽층(109L)의 두께(T1)는 보다 효과적으로 조절될 수 있고, 두께(T1)는 예시적인 중간 구조체에 걸쳐 변동이 없거나 최소가 될 수 있다.
도 7은 연속 장벽층(109L)의 상부 표면 위에 성막된 연속 하부 전극층(111L)을 보여주는 저항성 메모리 디바이스를 형성하는 공정 도중의 예시적인 중간 구조체의 수직 단면도이다. 연속 하부 전극층(111L)은 티타늄(Ti), 티타늄 질화물(TiN), 금(Au), 루테늄(Ru), 텅스텐(W), 텅스텐 질화물(WN), 알루미늄 구리(AlCu), 탄탈(Ta), 탄탈 질화물(TaN), 몰리브덴(Mo), 팔라듐(Pd), 백금(Pt), 코발트(Co), 니켈(Ni), 이리듐(Ir), 철(Fe), 베릴륨(Be), 크롬(Cr), 안티몬(Sb), 몰리브덴(Mo), 오스뮴(Os), 토륨(Th), 바나듐(V), 구리(Cu), 알루미늄(Al), 지르코늄(Zr), 이들의 합금 및 이들의 조합과 같은 임의의 적절한 전기 전도성 재료를 포함할 수 있다. 연속 하부 전극층(111L)을 위한 다른 적절한 전기 전도성 재료는 본 개시 내용의 고려되는 범위 내에 있다. 연속 하부 전극층(111L)은 단일층의 도전 재료 또는 동일하거나 상이한 조성을 가질 수 있는 다중층의 도전 재료를 포함할 수 있다. 연속 하부 전극층(111L)은 전술한 바와 같은 적절한 성막 방법을 이용하여 성막될 수 있다.
도 8은 연속 하부 전극층(111L) 위에 성막된 연속 스위칭 층(113L)을 보여주는 저항성 메모리 디바이스를 형성하는 공정 도중의 예시적인 중간 구조체의 수직 단면도이다. 다양한 실시예에서, 연속 스위칭 층(113L)은 연속 하부 전극층(111L)의 상부 표면 위에 컨포멀하게 성막될 수 있다. 연속 스위칭 층(113L)은 전술한 바와 같은 적절한 성막 공정을 이용하여 성막될 수 있다.
연속 스위칭 층(113L)은 고 저항 상태(HRS)와 저 저항 상태(LRS) 사이에서 스위칭될 수 있는 고체 상태 유전체 재료를 포함할 수 있다. 연속 스위칭 층(113L)에 적절한 재료는 예를 들어, 티타늄 이산화물(TiO2), 하프늄 이산화물(HFO2), 하프늄-알루미늄-이산화물(HFxAl1-xO2), 탄탈 오산화물(Ta2O5), 텅스텐 이산화물(WO2), 지르코늄 이산화물(ZrO2), 하프늄 지르코늄 산화물(HfxZr1-xO2, 여기서 0.1≤x≤0.9), 알루미늄 산화물(Al2O3), 니켈 산화물(NiO), 아연 산화물(ZnO) 및 실리콘 산화물(SiO2)와 같은 유전체 재료, 금속 산화물 및/또는 하이-k 재료를 포함할 수 있다. 저항성 스위칭 특성을 갖는 다른 적절한 재료는 본 개시 내용의 고려되는 범위 내에 있다. 연속 스위칭 층(113L)은 단일 재료층 또는 동일하거나 상이한 조성을 가질 수 있는 다중 재료층을 포함할 수 있다.
도 9는 연속 스위칭 층(113L) 위에 성막된 선택적인 연속 캐핑층(115L)을 보여주는 본 개시 내용의 일 실시예에 따른 저항성 메모리 디바이스를 형성하는 공정 도중의 예시적인 중간 구조체의 수직 단면도이다. 다양한 실시예에서, 선택적인 연속 캐핑층(115L)은 연속 스위칭 층(113L)의 상부 표면 위에 컨포멀하게 성막될 수 있다. 선택적인 연속 캐핑층(115L)은 전술한 바와 같은 적절한 성막 공정을 이용하여 성막될 수 있다.
선택적인 연속 캐핑층(115L)은 연속 스위칭 층(113L)의 유전체 재료의 상변화를 촉진하는 산소 저장 기능을 제공하는 재료를 포함할 수 있다. 일부 실시예에서, 연속 캐핑층(115L)은 산소 농도가 상대적으로 낮은 금속 또는 금속 산화물일 수 있다. 선택적인 연속 캐핑층(115L)에 적절한 금속 재료는 예를 들어, 티타늄(Ti), 하프늄(Hf), 백금(Pt), 탄탈(Ta) 및 알루미늄(Al)은 물론, 이들의 조합 및 합금을 포함할 수 있다. 선택적인 연속 캐핑층(115L)에 적절한 금속 산화물 재료는 예를 들어, 티타늄 산화물(TiOx), 하프늄 산화물(HfOx), 지르코늄 산화물(ZrOx), 게르마늄 산화물(GeOx), 세륨 산화물(CeOx), 및 탄탈 산화물(TaOx)은 물론, 이들의 조합을 포함할 수 있다. 산소 저장 기능을 갖는 다른 적절한 캐핑층 재료는 본 개시 내용의 고려된 범위 내에 있다.
도 10은 선택적 연속 캐핑층(115L) 위에 성막된 연속 상부 전극층(117L)을 보여주는 본 개시 내용의 일 실시예에 따른 저항성 메모리 디바이스를 형성하는 공정 도중의 예시적인 중간 구조체의 수직 단면도이다. 선택적인 캐핑층(115L)이 존재하지 않는 실시예에서, 연속 상부 전극층(117L)은 연속 스위칭 층(113L)의 상부 표면 위에 성막될 수 있다. 연속 상부 전극층(117L)은 전술한 바와 같은 적절한 성막 공정을 이용하여 성막될 수 있다.
연속 상부 전극층(117L)은 티타늄(Ti), 티타늄 질화물(TiN), 금(Au), 텅스텐(W), 텅스텐 질화물(WN), 알루미늄 구리(AlCu), 탄탈(Ta), 탄탈 질화물(TaN), 몰리브덴(Mo), 루테늄(Ru), 팔라듐(Pd), 백금(Pt), 코발트(Co), 니켈(Ni), 이리듐(Ir), 철(Fe), 베릴륨(Be), 크롬(Cr), 안티몬(Sb), 몰리브덴(Mo), 오스뮴(Os), 토륨(Th), 바나듐(V), 구리(Cu), 알루미늄(Al), 지르코늄(Zr), 이들의 합금 및 이들의 조합과 같은 임의의 적절한 전기 전도성 재료를 포함할 수 있다. 연속 상부 전극층(117L)을 위한 다른 적절한 재료는 본 개시 내용의 고려된 범위 내에 있다. 일부 실시예에서, 연속 상부 전극층(117L)은 연속 하부 전극층(111L)과 동일한 재료(들)로 구성될 수 있다. 대안적으로, 연속 상부 전극층(117L)과 연속 하부 전극층(111L)은 상이한 재료로 구성될 수 있다. 연속 상부 전극층(117L)은 단일 도전 재료층 또는 동일하거나 상이한 조성을 가질 수 있는 다중 도전 재료층을 포함할 수 있다.
도 11은 연속 상부 전극층(117L) 위에 성막된 연속 하드 마스크층(119L)을 보여주는 본 개시 내용의 일 실시예에 따른 저항성 메모리 디바이스를 형성하는 공정 도중의 예시적인 중간 구조체의 수직 단면도이다. 연속 하드 마스크 층(119L)은 실리콘 카바이드(SiC), 실리콘 산질화물(SiON), 실리콘 질화물(SiN) 등과 같은 적절한 유전체 재료로 구성될 수 있다. 연속 하드 마스크 층(119L)을 위한 다른 적절한 재료는 본 개시 내용의 고려되는 범위 내에 있다. 연속 하드 마스크 층(119L)은 전술한 바와 같은 적절한 성막 공정을 이용하여 성막될 수 있다. 여러 실시예에서, 도 11에 도시된 바와 같이 연속 하드 마스크 층(119L)의 평탄한 상부 표면(120)을 제공하도록 화학적 기계적 평탄화(CMP) 공정과 같은 평탄화 공정을 수행할 수 있다.
도 12는 연속인 하드 마스크 층(119L) 위에 위치된 패터닝된 마스크(121)를 포함하는 본 개시 내용의 일 실시예에 따른 저항성 메모리 디바이스를 형성하는 공정 도중의 예시적인 중간 구조체의 수직 단면도이다. 도 12를 참조하면, 패터닝된 마스크(121)는 예시적인 구조체의 제1 영역(122)이 패터닝된 마스크(121)에 의해 피복되고 예시적인 구조체의 제2 영역(124)이 패터닝된 마스크(121)를 통해 노출되도록 포토리소그래피 기술을 이용하여 패터닝된 포토레지스트 층을 포함할 수 있다. 제1 영역(122)은 금속 피처(103) 위에 놓일 수 있고, 후속으로 형성될 저항성 메모리 소자의 위치에 대응할 수 있다. 다양한 실시예에서, 예시적인 중간 구조체는 패터닝된 마스크(121)에 의해 피복된 복수의 제1 영역(122)을 포함할 수 있고, 여기서 각각의 제1 영역(122)은 금속 피처(103) 위에 놓이고 후속으로 형성될 저항성 메모리 소자의 위치에 대응한다. 패터닝된 마스크(121)를 통해 노출된 제2 영역(124)은 각각의 제1 영역(122) 사이에서 연속적으로 연장될 수 있다.
도 13은 연속 하드 마스크 층(119L), 연속 상부 전극층(117L), 및 선택적인 연속 캐핑층(115l)의 일부를 제거하여 연속 스위칭 층(113L) 위에 제1 층 스택(126)을 제공하는 에칭 공정 후의 본 개시 내용의 일 실시예에 따른 저항성 메모리 디바이스를 형성하는 공정 도중의 예시적인 중간 구조체의 수직 단면도이다. 도 13을 참조하면, 패터닝된 마스크(121)를 통해 노출되는 예시적인 중간 구조체의 제2 영역(124)으로부터 연속 하드 마스크 층(119L), 연속 상부 전극층(117L), 및 선택적 연속 캐핑층(115L)의 부분을 제거하기 위해 이방성 에칭 공정과 같은 에칭 고정이 적용될 수 있다. 일부 실시예에서, 에칭 공정은 다중 에칭 단계를 포함할 수 있다. 예를 들어, 연속 하드 마스크 층(119L)의 일부를 제거하고 제1 영역(122) 내에 개별 하드 마스크(119)를 제공하기 위해 초기 에칭 단계가 수행될 수 있다. 적절한 공정을 통해, 예를 들어, 애싱 또는 용매를 사용한 용해에 의해, 패터닝된 마스크(121)가 선택적으로 제거될 수 있다. 그 다음, 연속 상부 전극층(117L), 및 선택적 연속 캐핑층(115L)의 부분을 제거하여 연속 스위칭 층(113L) 위에 개별 하드 마스크(119), 개별 상부 전극(117) 및 선택적으로 개별 캐핑층(115L)을 포함하는 제1 층 스택(125)을 제공하도록 하나 이상의 후속 에칭 단계가 수행될 수 있다. 후속 에칭 단계(들)는 하드 마스크(119)가 상부 전극(117) 및 선택적 캐핑층(115)이 예시적인 중간 구조체의 제1 영역(122)에서 에칭되는 것을 보호할 수 있도록 초기 에칭 단계와 상이한 에칭 화학 물질을 사용할 수 있다.
다양한 실시예에서, 에칭 공정 후에, 예시적인 중간 구조체는 연속 스위칭 층(113L) 위에 복수의 제1 층 스택(126)을 포함할 수 있고, 여기서 각각의 제1 층 스택(126)은 금속 피처(103) 위에 놓일 수 있고, 후속으로 형성될 저항성 메모리의 소자의 위치에 대응할 수 있다.
도 14는 연속 스위칭 층(113L)의 노출된 상부 표면 위에 그리고 제1 층 스택(126)의 상부 표면 및 측면 표면들 위에 성막된 연속 스페이서 재료층(123L)을 예시하는 본 개시 내용의 일 실시예에 따른 저항성 메모리 디바이스를 형성하는 공정 도중의 예시적인 중간 구조체의 수직 단면도이다. 도 14를 참조하면, 연속 스페이서 재료층(123L)은 산화물 및/또는 질화물 재료(예를 들어, SiN)를 포함하는 전술한 바와 같은 적절한 유전체 재료로 구성될 수 있고, 전술한 바와 같은 적절한 성막 공정을 이용하여 성막될 수 있다.
도 15는 연속 스페이서 재료층(123)의 일부를 제거하여 제1 층 스택(126)의 측면 표면 위에 적어도 하나의 스페이서(123)를 형성하는 에칭 공정 이후의 본 개시 내용의 일 실시예에 따른 저항성 메모리 디바이스를 형성하는 공정 도중의 예시적인 중간 구조체의 수직 단면도이다. 도 415 참조하면, 하드 마스크(119)의 상부 표면 및 연속 스위칭 층(113L)의 부분 위로부터 연속 스페이서 재료층(123L)을 제거하기 위해 에칭 공정이 수행될 수 있다. 에칭 공정 후에, 연속 스페이서 재료층(123)의 나머지 부분은 적어도 하나의 스페이서(123)를 형성할 수 있다. 일부 실시예에서, 단일 스페이서(123)가 제1 층 스택(126)의 주변 둘레에 연속적으로 연장될 수 있다. 대안적으로, 다수의 스페이서(123)가 제1 층 스택(126)의 상이한 측면 표면 상에 위치될 수 있다. 적어도 하나의 스페이서(123)는 연속 스위칭 층(113L) 위에 위치될 수 있고, 제1 층 스택(126)의 측면 표면을 따라 연장될 수 있다.
도 16은 하드 마스크(119) 및 적어도 하나의 스페이서(123)의 상부 표면 위에 위치된 패터닝된 마스크(125)를 포함하는 본 개시 내용의 일 실시예에 따른 저항성 메모리 디바이스를 형성하는 공정 도중의 예시적인 중간 구조체의 수직 단면도이다. 도 16을 참조하면, 패터닝된 마스크(121)는 패터닝된 마스크(121)가 제1 층 스택(126) 및 제1 층 스택(126)의 측면 표면 위에서 연장되는 적어도 하나의 스페이서(123)를 덮도록 포토리소그래피 기술을 이용하여 패터닝된 포토레지스트 층을 포함할 수 있다. 연속 스위칭 층(113L)의 상부 표면은 패터닝된 마스크(125)를 통해 노출될 수 있다. 예시적인 구조체가 복수의 제1 층 스택(126)을 포함하는 실시예에서, 패터닝된 마스크(125)는 각각의 제1 층 스택(126) 및 층 스택(126)의 측면 표면 위에서 연장되는 스페이서(123)를 덮을 수 있다.
도 17은 연속 스위칭 층(113L), 연속 하부 전극층(111L), 및 연속 장벽층(109L)의 일부를 제거하여 제2 층 스택(127)을 제공하는 에칭 공정 이후의 본 개시 내용의 일 실시예에 따른 저항성 메모리 디바이스를 형성하는 공정 도중의 예시적인 중간 구조체의 수직 단면도이다. 도 17을 참조하면, 패터닝된 마스크(125)를 통해 노출되는 연속 스위칭 층(113L), 연속 하부 전극층(111L) 및 연속 장벽층(109L)의 부분을 제거하기 위해 이방성 에칭 공정과 같은 에칭 공정이 적용될 수 있다. 패터닝된 마스크(125)는 하드 마스크(119), 상부 전극(117), 선택적 캐핑층(115) 및 적어도 하나의 스페이서(123)가 에칭 공정 중에 에칭되지 않게 보호할 수 있다. 다양한 실시예에서, 제2 유전체 재료층(105)은 연속 장벽층(109L)의 재료보다 연속 장벽층(109L)의 부분을 제거하기 위해 사용되는 에칭 화학 물질에 대해 더 높은 에칭 저항률을 갖는 에칭 정지층일 수 있다. 에칭 공정 후에, 패터닝된 마스크(125)는 적절한 공정을 통해, 예를 들어, 애싱 또는 용매를 사용한 용해를 통해 제거될 수 있다.
에칭 공정은 개별 장벽층(109), 장벽층(109) 위의 개별 하부 전극(111), 하부 전극(111) 위의 개별 스위칭 층(113), 스위칭 층(113) 위의 선택적 캐핑층(115), 선택적 캐핑층(115) 위의 상부 전극(117) 및 상부 전극(117) 위의 하드 마스크(119)를 포함하는 제2 층 스택(127)을 형성할 수 있다. 제2 층 스택(127)은 또한 스위칭 층(113)의 상부 표면 및 선택적인 캐핑층(115), 상부 전극(117) 및 하드 마스크(119)의 측면 표면 위에 적어도 하나의 스페이서(123)를 포함할 수 있다. 제2 층 스택(127)은 예시적인 중간 구조체의 제3 영역(128)에 위치될 수 있다. 제3 영역(128)은 도 12를 참조로 전술한 제1 영역(122)보다 적어도 하나의 수평 방향(예를 들어, 도 17의 hd1)을 따라 더 큰 측방향 크기를 가질 수 있다. 제2 유전체 재료층(105)의 상부 표면은 예시적인 중간 구조체의 제4 영역(130)에서 노출될 수 있다. 제4 영역(130)은 제2 층 스택(127)을 측방향으로 둘러쌀 수 있다.
다양한 실시예에서, 예시적인 중간 구조체는 복수의 제3 영역(128)을 포함할 수 있으며, 여기서 각각의 제3 영역(128)은 도 17에 도시된 바와 같은 제2 층 스택(127)을 포함할 수 있다. 제2 유전체 재료층(105)의 상부 표면이 노출되는 제4 영역(130)은 각각의 제3 영역(128) 내에서 제2 층 스택(127) 사이에서 연속적으로 연장될 수 있다.
다시 도 17을 참조하면, 제2 층 스택(127)의 장벽층(109)은 6 NM 이하, 예를 들어, 약 1 nm 내지 약 4.5 nm를 포함하여 약 0.3 nm 내지 약 6 nm의 두께(T1)를 가질 수 있다. 다양한 실시예에서, 장벽층(109)은 제2 유전체 재료층(105)의 상부 표면 위에서 수평 방향으로 연장되는 외부 부분(134), 및 외부 부분(134)에 대해 수직으로 리세싱되고 금속 피처(103)의 상부 표면 위에서 수평 방향으로 연장되는 중앙 부분(136)을 포함할 수 있다. 리세싱된 중앙 부분(136)은 금속 피처(103)와 하부 전극(111) 사이에 위치될 수 있다. 다양한 실시예에서, 장벽층(109)의 오목한 중앙 부분(136)은 금속 피처(103)의 상부 표면과 직접 접촉하고 하부 전극(111)의 하부 표면과도 직접 접촉할 수 있다.
다양한 실시예에서, 장벽층(109)의 리세싱된 중앙 부분(136)의 하부 표면은 제2 유전체 재료층(105)의 하부 표면과 동일 평면일 수 있다. 다양한 실시예에서, 예시적인 중간 구조체의 제4 영역(130) 내의 제2 유전체 재료층(105)의 상부 표면(138)은 장벽층(109)의 외부 부분(134)의 하부 표면과 동일 평면에 있거나 수직으로 아래에 위치될 수 있다. 도 17에 도시된 예시적인 중간 구조체에서, 하부 전극(111), 스위칭 층(113), 선택적 캐핑층(115) 및 상부 전극(117)은 각각 장벽층(109)과 유사한 형상을 가질 수 있으며, 장벽층(109)의 외부 부분(134) 위에서 수평 방향으로 연장되는 외부 부분 및 장벽층(109)의 리세싱된 중앙 부분(136) 위에 위치된 외부 부분에 대해 수직으로 리세싱된 중앙 부분을 포함할 수 있다.
제2 유전체 재료층(105)은 예시적인 중간 구조체의 제4 영역(130)에 두께(T2)를 가질 수 있다. 일부 실시예에서, 예시적인 중간 구조체의 제3 영역(128)에 제2 층 스택(127)을 형성하는 에칭 공정 후에, 제4 영역(130)의 제2 유전체 재료층(105)의 두께(T2)는 제3 영역(128)의 제2 유전체 재료층(105)의 두께보다 작을 수 있다. 일부 실시예에서, 제4 영역(130)의 제2 유전체 재료층(105)의 두께(T2)는 제3 영역(128)의 제2 유전체 재료층(105)의 두께보다 적어도 약 1 nm 작을 수 있다. 예시적인 중간 구조체의 제4 영역(130)의 제2 유전체 재료층(105)의 두께(T2)의 균일성은 층(105)의 최대 두께와 최소 두께 사이의 범위를 층(105)의 평균 두께로 나누고 100을 곱한 값의 1/2과 동일한 절반 범위 균일성 백분율을 특징으로 할 수 있다. 다양한 실시예에서, 두께(T2)의 절반 범위 균일성 백분율은 나노 스케일의 박막의 두께를 측정하는 데 일반적으로 사용되는 스펙트럼 반사 측정 기술과 같은 적절한 두께 측정 기술을 이용하여 측정시 8% 미만을 포함하여 9% 미만일 수 있다. 일부 실시예에서, 두께(T2)는 14% 미만, 예컨대, 12% 미만의 3-시그마 균일성 미터법 측정치를 가질 수 있다.
다양한 실시예에서, 제2 유전체 재료층(105)의 두께(T2)는 두꺼운(예를 들어, ≥18 nm) 장벽층(109)을 갖는 동등한 구조체에 비해 개선된 균일성을 가질 수 있다. 다양한 실시예에 따른 초박형(예를 들어, ≤6 nm) 장벽층(109)의 포함은 제2 유전체 재료층(105)의 상부 표면(138)을 노출시키기 위해 연속 장벽층(109L)의 부분들을 제거하는 데 사용되는 에칭 공정 중에 더 큰 제어를 가능하게 할 수 있다. 상대적으로 두꺼운 장벽층(109)에서, 에칭 공정의 불균일성은 제2 유전체 재료층(105)의 부분의 과잉 에칭을 초래할 수 있다. 이는 제2 유전체 재료층(105)에 대한 손상을 초래할 수 있고, 이는 디바이스 수율에 부정적인 영향을 미칠 수 있다. 대조적으로, 본 개시 내용에 따른 다양한 실시예는 제2 유전체 재료층(105)의 두께(T2)의 균일성에서 적어도 약 15%의 개선을 제공할 수 있다. 따라서, 제2 유전체 재료층(105)에 대한 손상이 완화될 수 있고, 디바이스 수율이 향상될 수 있다.
다시 도 17을 참조하면, 제2 층 스택(127) 각각의 단차 높이(H)는 제2 유전체 재료층(105)의 상부 표면(138)과 제2 층 스택(127)의 상부 전극(117)의 상부 표면 사이의 최대 수직 거리로 정의될 수 있다. 다양한 실시예에서, 예시적인 중간 구조체의 단차 높이(들)(H)는 70 nm 미만을 포함하는 80 nm 미만, 예컨대, 약 67 nm일 수 있다. 초박형(예를 들어, ≤6 nm) 장벽층(109)을 사용함으로써, 단차 높이(H)는 적어도 약 82 nm의 단차 높이(H)를 가질 수 있는 두꺼운(예를 들어, ≥8 nm) 장벽층(109)을 갖는 동등한 구조체와 비교하면 최대 약 20%를 포함하여 적어도 약 15%만큼 감소될 수 있다. 단차 높이(H)의 감소는 처리 시간 감소, 제조 비용 감소 및 처리량 증가를 가져올 수 있으며, 다양한 실시예에 따른 저항성 메모리 디바이스를 첨단 기술 노드와 통합되게 할 수 있다.
도 18은 제2 유전체 재료층(105)의 노출된 상부 표면(138) 위에 그리고 제2 층 스택(127)의 측면 표면 및 상부 표면 위에 제3 유전체 재료층(129)을 포함하는 본 개시 내용의 일 실시예에 따른 저항성 메모리 디바이스를 형성하는 공정 도중의 예시적인 중간 구조체의 수직 단면도이다. 도 18을 참조하면, 제3 유전체 재료층(129)은 전술한 바와 같은 적절한 성막 공정을 이용하여 제2 유전체 재료층(105)의 상부 표면(138) 위에 그리고 제2 층 스택(127)의 측면 표면 및 상부 표면 위에 컨포멀하게 성막될 수 있다. 제3 유전체 재료층(129)은 전술한 바와 같은 적절한 유전체 재료로 구성될 수 있다. 다양한 실시예에서, 제3 유전체 재료층(129)은 후속 에칭 단계에 사용되는 에칭 화학 물질과 상이한 에칭 특성(즉, 높은 에칭 저항률)을 갖는 에칭 정지층일 수 있다.
도 19는 제3 유전체 재료층(129) 위에 선택적인 버퍼층(131)을 포함하는 본 개시 내용의 일 실시예에 따른 저항성 메모리 디바이스를 형성하는 공정 도중의 예시적인 중간 구조체의 수직 단면도이다. 도 19를 참조하면, 선택적 버퍼층(131)은 전술한 바와 같은 적절한 성막 공정을 이용하여 제3 유전체 재료층(129)의 상부 표면 위에 성막될 수 있다. 일부 실시예에서, 버퍼층(131)은 제3 유전체 재료층(129)과 제4 유전체 재료층(예를 들어, 로우-k 유전체 재료층) 사이의 응력을 감소시키기 위해 제3 유전체 재료층(129) 위에 컨포멀하게 성막될 수 있고, 후속으로 예시적인 중간 구조체 위에 성막될 수 있다. 선택적인 버퍼층은 예를 들어, 테트라에틸 오르소실리케이트(TEOS) 전구체를 사용하여 형성된 실리콘 산화물을 포함하는 실리콘 산화물을 포함할 수 있다. 선택적인 버퍼층(131)을 위한 다른 적절한 재료는 본 개시 내용의 고려된 범위 내에 있다.
도 20은 버퍼층(131) 위에 제4 유전체 재료층(133)을 포함하는 본 개시 내용의 다양한 실시예에 따른 저항성 메모리 디바이스를 형성하는 공정 도중의 예시적인 중간 구조체의 수직 단면도이다. 도 20을 참조하면, 제4 유전체 재료층(133)은 전술한 바와 같은 적절한 성막 공정을 이용하여 버퍼층(131)의 상부 표면 위 성막될 수 있다. 제4 유전체 재료층(133)의 평탄한 상부 표면을 제공하기 위해 화학적 기계적 평탄화(CMP) 공정과 같은 평탄화 공정이 선택적으로 적용될 수 있다. 제4 유전체 재료층(133)은 전술한 바와 같은 적절한 유전체 재료를 포함할 수 있다. 일부 실시예에서, 제4 유전체 재료층(133)은 플루오로실리케이트 유리(FSG), 수소 실세스퀴옥산(HSQ), 벤조시클로부텐(BCB), 유기 고분자 유전체 재료, 탄소 도핑된 실리콘 산화물, 다공성 실리카, 중합체 폼 등과 같은 로우-k 유전체 재료를 포함할 수 있다. 다른 적절한 유전체 재료는 본 개시 내용의 고려되는 범위 내에 있다. 일부 실시예에서, 제4 유전체 재료층(133)은 제1 유전체 재료층(101)과 동일한 재료로 구성될 수 있다. 대안적으로, 제4 유전체 재료층(133)은 제1 유전체 재료층(101)과 다른 조성을 가질 수 있다.
도 21은 금속 라인(135) 및 금속 라인(135)으로부터 제4 유전체 재료층(133), 버퍼층(131), 제3 유전체 재료층(129) 및 하드 마스크(119)를 통해 연장되고 상부 전극(117)의 상부 표면과 접촉하는 도전성 비아(137)를 포함하는 본 개시 내용의 다양한 실시예에 따른 저항성 메모리 디바이스(100)의 수직 단면도이다. 도 21을 참조하면, 금속 라인(135) 및 도전성 비아(137)는 포토리소그래피 방식으로 패터닝된 마스크를 통해 예시적인 중간 구조체를 선택적으로 에칭하여 제4 유전체 재료층(133), 버퍼층(131), 제3 유전체 재료층(129), 및 하드 마스크(119)를 통해 연장되는 비아 개구부를 형성하고 포토리소그래피 방식으로 패터닝된 마스크를 통해 제4 유전체 재료층(133)을 선택적으로 에칭하여 금속 라인(135)을 위한 트렌치 개구부를 형성하는 것에 의해 형성될 수 있다. 전술한 바와 같은 일종 이상의 금속성 재료(예를 들어, 금속성 라이너 층 및 금속성 충전 재료)가 제4 유전체 재료층(133)의 상부 표면 위에 그리고 비아 개구 및 트렌치 개구 내에 성막될 수 있다. 금속성 재료(들)는 전술한 바와 같은 적절한 성막 공정을 이용하여 성막될 수 있다. 도 11에 도시된 바와 같이 금속 라인(135) 및 도전성 비아(137)를 제공하기 위해 과잉의 금속성 재료(들)를 제거하기 위해 화학적 기계적 평탄화(CMP) 공정과 같은 평탄화 공정이 적용될 수 있다. 일부 실시예에서, 금속 라인(135) 및 도전성 비아(137)는 동시에(예를 들어, 이중 다마신 공정을 이용하여) 형성될 수 있다. 대안적으로, 금속 라인(135) 및 도전성 비아(137)는 개별 에칭, 성막 및 평탄화 단계를 이용하여(예를 들어, 개별 단일 다마신 공정을 이용하여) 형성될 수 있다.
일부 실시예에서, 비아 개구를 형성하는 데 적용되는 에칭 공정은 제4 유전체 재료층(133) 및 버퍼층(131)을 통해 개구부를 형성하는 초기 에칭을 포함할 수 있다. 초기 에칭은 제3 유전체 재료층(129)에서 정지할 수 있으며, 이는 전술한 바와 같은 에칭 정지층일 수 있다. 상부 전극(117)의 상부 표면을 노출시키도록 제3 유전체 층(129) 및 하드 마스크(119)를 통해 비아 개구를 연장하는 데 1회 이상의 추가 에칭이 적용될 수 있다. 1회 이상의 추가적인 에칭은 초기 에칭과 상이한 에칭 화학 물질을 사용할 수 있다.
다시 도 21을 참조하면, 이 실시예의 메모리 디바이스(100)는 하부 금속 피처(103) 위의 장벽층(109), 장벽층(109) 위의 하부 전극(111), 하부 전극(111) 위의 스위칭 층(113), 스위칭 층(113) 위의 선택적 캐핑층(115), 선택적 캐핑층(115) 위의 상부 전극(117), 및 상부 전극(117) 위의 하드 마스크(119)를 갖는 제2 층 스택(127)을 포함한다. 제2 층 스택(127)은 또한 스위칭 층(113)이 상부 표면 위와 선택적 캐핑층(115), 상부 전극(117) 및 하드 마스크(119)의 측면 표면 위에 적어도 하나의 스페이서(123)를 포함할 수 있다. 제2 유전체 재료층(105)은 제2 층 스택(127)의 일부 아래로 연장될 수 있다. 도전성 비아(137)는 하드 마스크(119)를 통해 연장되고 상부 전극(117)의 상부 표면과 접촉할 수 있다.
다시 도 21을 참조하면, 저항성 메모리 디바이스(100)는 하부 금속 피처(103)와 하부 전극(111) 사이에 위치된 장벽층(109)을 포함할 수 있다. 장벽층(109)은 6 nm 이하, 예를 들어, 약 1 nm 내지 약 4.5 nm를 포함하여 약 0.3 nm 내지 약 6 nm의 두께를 가질 수 있다. 장벽층(109)은 제2 유전체 재료층(105)의 상부 표면 위에서 수평방향으로 연장되는 외부 부분(134)과, 외부 부분(134)에 대해 수직으로 리세싱되고 하부 금속 피처(103)의 상부 표면 위에서 수평 방향으로 연장되는 중앙 부분(136)을 포함할 수 있다.
하부 금속 피처(103) 및 도전성 비아(137)는 스위칭 층(113)을 고 저항 상태(HRS)에서 저 저항 상태(LRS)로, 그리고 그 반대로 변경하기 위해 제2 층 스택(127)에 전압을 인가하는 데 사용될 수 있다. 도 21에 도시된 바와 같은 복수의 메모리 디바이스(100)는 예시적인 구조체로 형성될 수 있다. 각각의 메모리 디바이스(100)는 도 1b 및 도 1c를 참조로 전술한 바와 같은 저항성 메모리 디바이스들의 어레이(95)의 개별 메모리 소자(예를 들어, 메모리 셀)를 형성할 수 있다.
도 22는 본 개시 내용의 다른 실시예에 따른 저항성 메모리 디바이스(200)의 수직 단면도이다. 도 22에 도시된 저항성 메모리 디바이스(200)는 도 21을 참조로 전술한 저항성 메모리 디바이스(100)와 유사할 수 있으며, 하부 금속 피처(103) 위의 장벽층(109), 장벽층(109) 위의 하부 전극(111), 하부 전극(111) 위의 스위칭 층(113), 스위칭 층(113) 위의 상부 전극(117) 및 상부 전극(117) 위의 하드 마스크(119)를 갖는 제2 층 스택(127)을 포함할 수 있다. 제2 층 스택(127)은 또한 스위칭 층(113), 상부 전극(117) 및 하드 마스크(119)의 상부 표면 위에 적어도 하나의 스페이서(123)를 포함할 수 있다. 제2 유전체 재료층(105)은 제2 층 스택(127)의 일부 아래로 연장될 수 있다. 도전성 비아(137)는 제4 유전체 재료층(133), 버퍼층(131), 제3 유전체 재료층(123), 및 하드 마스크(119)를 통해 연장될 수 있고, 상부 전극(117)의 상부 표면과 접촉할 수 있다.
도 22에 도시된 저항성 메모리 디바이스(200)는 선택적 캐핑층(115)이 제2 층 스택(127)으로부터 생략될 수 있다는 점에서 도 21에 도시된 저항성 메모리 디바이스(100)와 상이할 수 있다. 도 22에 도시된 저항성 메모리 디바이스(200)는 하부 전극(111)이 평탄한 상부 표면을 가질 수 있다는 점에서 도 21에 도시된 저항성 메모리 디바이스(100)와 상이할 수도 있다. 따라서, 제2 층 스택(127)에서 하부 전극(111) 위에 위치되는 스위칭 층(113), 상부 전극(117) 및 하드 마스크(119)도 역시 평탄한 상부 표면을 가질 수 있고, 리세싱된 중앙 부분을 포함하지 않을 수 있다.
도 22의 실시예의 저항성 메모리 디바이스(200)는 하부 금속 피처(103)와 하부 전극(111) 사이에 위치된 장벽층(109)을 포함할 수 있다. 장벽층(109)은 6 nm 이하, 예컨대, 약 1 nm 내지 약 4.5 nm를 포함하여 약 0.3 nm 내지 약 6 nm의 두께를 가질 수 있다. 장벽층(109)은 제2 유전체 재료층(105)의 상부 표면 위에서 수평방향으로 연장되는 외부 부분(134)과, 외부 부분(134)에 대해 수직으로 리세싱되고 하부 금속 피처(103)의 상부 표면 위에서 수평 방향으로 연장되는 중앙 부분(136)을 포함할 수 있다. 장벽층(109)은 외부 부분(134)과 장벽층(109)의 리세싱된 중앙 부분(136) 사이에서 수직 방향으로 연장되는 적어도 하나의 수직 부분(139)을 추가로 포함할 수 있다. 적어도 하나의 수직 부분(139)은 하부 전극(111)의 하부 부분을 측방향으로 둘러쌀 수 있고, 하부 전극(111)의 하부 부분과 제2 유전체 재료층(105) 사이에 위치될 수 있다.
도 23은 본 개시 내용의 또 다른 실시예에 따른 저항성 메모리 디바이스(300)의 수직 단면도이다. 도 23에 도시된 저항성 메모리 디바이스(300)는 도 21을 참조로 전술한 저항성 메모리 디바이스(100)와 유사할 수 있고, 장벽층(109), 장벽층(109) 위의 하부 전극(111), 하부 전극(111) 위의 스위칭 층(113), 스위칭 층(113) 위의 상부 전극(117), 및 상부 전극(117) 위의 하드 마스크를 포함하는 제2 층 스택(127)을 포함할 수 있다. 제2 유전체 재료층(105)은 제2 층 스택(127)의 일부 아래로 연장될 수 있다. 도전성 비아(137)가 제4 유전체 재료층(133), 버퍼층(131), 제3 유전체 재료층(123), 및 하드 마스크(119)를 통해 연장될 수 있고, 상부 전극(117)의 상부 표면과 접촉할 수 있다.
도 23에 도시된 저항성 메모리 디바이스(300)는 선택적 캐핑층(115)이 제2 층 스택(127)으로부터 생략될 수 있다는 점에서 도 21에 도시된 저항성 메모리 디바이스(100)와 상이할 수 있다. 도 23에 도시된 저항성 메모리 디바이스(300)는 또한 제2 층 스택(127)이 제2 유전체 재료층(105)의 상부 표면 위와 하부 전극(111), 스위칭 층(113), 상부 전극(117) 및 하드 마스크(119)의 측면 표면 위에 적어도 하나의 스페이서(123)를 포함할 수 있다는 점에서 도 21의 저항성 메모리 디바이스(100)와 상이할 수 있다.
도 23의 저항성 메모리 디바이스(300)는 또한 장벽층(109)이 하부 금속 피처(103) 위에서 수평 방향으로 연장되는 중앙 부분(136) 및 장벽층의 중앙 부분(136)과 하부 전극(111)의 하부 표면 사이에서 수직 방향으로 연장되는 적어도 하나의 수직 부분(139)을 포함할 수 있다는 점에서 도 21에 도시된 저항성 메모리 디바이스(100)와 상이할 수 있다. 도 23의 실시예에서 장벽층(109)은 제2 유전체 재료층(105)의 상부 표면 위에서 수평 방향으로 연장되는 외부 부분을 포함하지 않을 수 있다. 장벽층(109 )은 6 nm 이하, 예를 들어, 약 1 nm 내지 약 4.5 nm를 포함하여 약 0.3 nm 내지 약 6 nm의 두께를 가질 수 있다.
또한, 도 23의 실시예의 저항성 메모리 디바이스(300)는 장벽층(109)의 중앙 부분(136) 위에 위치될 수 있는 연장된 전극(140)을 포함할 수 있고, 장벽층(109)의 적어도 하나의 수직 부분(139)에 의해 측방향으로 둘러싸일 수 있다. 장벽층(109)의 중앙 부분(136)은 연장된 전극(140)의 하부 표면과 하부 금속 피처(103)의 상부 표면 사이에서 수평 방향으로 연장될 수 있다. 장벽층(109)의 적어도 하나의 수직 부분(139)은 연장된 전극(140)과 제2 유전체 재료층(105)의 측면 표면(들) 사이에서 연장될 수 있다. 연장된 전극(140)의 상부 표면은 하부 전극(111)의 하부 표면과 전기적으로 접촉할 수 있다. 연장된 전극(140)은 전술한 바와 같은 적절한 금속 재료를 포함할 수 있다. 일부 실시예에서, 연장된 전극(140)은 하부 전극(111)과 동일한 금속 재료로 구성될 수 있다. 대안적으로, 연장된 전극(140)은 하부 전극(111)과 다른 금속 재료로 구성될 수 있다.
도 24는 본 개시 내용의 또 다른 실시예에 따른 저항성 메모리 디바이스(400)의 수직 단면도이다. 도 24를 참조하면, 저항성 메모리 디바이스(400)는 장벽층(109), 장벽층(109) 위의 하부 전극(111), 하부 전극(111) 위의 스위칭 층(113), 및 스위칭 층(113) 위의 상부 전극(117)을 포함하는 층 스택(142)을 포함할 수 있다. 도 24에 도시된 저항성 메모리 디바이스(400)에서, 하부 전극(111)은 제1 수평 방향(hd1)에 평행한 평면을 따른 단면에서 볼 때 'U'자와 유사한 형상을 가질 수 있다. 특히, 하부 전극(111)은 하부 금속 피처(103) 위에서 수평 방향으로 연장되는 중앙 부분(144) 및 하부 전극(111)의 중앙 부분(144)의 양측으로부터 수직 상방으로 연장되는 한 쌍의 수직 부분(143, 145)을 가질 수 있다. 한 쌍의 수직 부분(143, 145)은 제2 유전체 재료층(105)의 상부 표면을 포함하는 평면 위로 연장될 수 있다. 스위칭 층(113)은 스위칭 층(113)이 하부 전극(111)의 수직 부분(143, 145) 각각의 측면 및 상부 표면 위에서 그리고 하부 전극(111)의 중앙 부분(144) 위에서 수평으로 연장되도록 제2 유전체 재료층(105)의 상부 표면 위에서 수평으로 그리고 "U"형 하부 전극(111) 위에서 컨포멀하게 연장될 수 있다. 상부 전극(117)은 스위칭 층(113) 위에서 컨포멀하게 연장될 수 있다. 도 24에 도시된 실시예의 층 스택(142)은 캐핑층(115), 하드 마스크(119) 또는 스페이서(129)를 포함하지 않는다. 또한, 도 24에 도시된 실시예는 층 스택(142) 위에 제3 유전체 재료층(123) 또는 버퍼층(131)을 포함하지 않는다.
도 24의 저항성 메모리 디바이스(400)는 장벽층(109)을 포함하고, 장벽층은 하부 금속 피처(103) 위에서 수평 방향으로 연장되는 중앙 부분(136) 및 장벽층의 중앙 부분(136)과 하부 전극(111)의 하부 표면 사이에서 수직 방향으로 연장되는 적어도 하나의 수직 부분(139)을 포함한다. 장벽층(109)의 중앙 부분(136)은 하부 금속 피처(103)와 하부 전극(111)의 중앙 부분(144) 사이에 위치될 수 있고, 장벽층(109)의 수직 부분은 하부 전극(111)의 각각의 수직 부분(143)과 제2 유전체 재료층(105)의 측면 부분 사이에 위치될 수 있다. 장벽층(109)은 6 nm 이하, 예를 들어, 약 1 nm 내지 약 4.5 nm를 포함하여 약 0.3 nm 내지 약 6 nm의 두께를 가질 수 있다.
장벽층(109) 및 하부 전극(111)은 제2 유전체 재료층(105)을 관통하는 개구부 내에 위치될 수 있고, 제2 유전체 재료층(105)의 상부 표면 위에서 수평으로 연장되지 않을 수 있다. 따라서, 제2 유전체 재료층(105)의 상부 표면 위의 층 스택(142)은 제2 유전체 재료층(105) 위의 스위칭 층(113), 및 스위칭 층(113) 위의 상부 전극(117)을 포함할 수 있다.
다시 도 24를 참조하면, 저항성 메모리 디바이스(400)는 금속 라인(135) 및 금속 라인(135)으로부터 제4 유전체 재료층(133)을 통해 연장되고 상부 전극(117)의 상부 표면과 접촉하는 도전성 비아(137)를 추가로 포함할 수 있다. 그러나, 도 24에 도시된 저항성 메모리 디바이스(400)의 실시예에서, 금속 라인(135) 및 도전성 비아(137)는 하부 금속 피처(103), 하부 전극(111), 및 장벽층(109)에 대해 측방향으로 오프셋될 수 있다.
도 25는 본 개시 내용의 다른 실시예에 따른 저항성 메모리 디바이스(500)의 수직 단면도이다. 도 25에 도시된 저항성 메모리 디바이스(500)는 도 21을 참조로 전술한 저항성 메모리 디바이스(100)와 유사할 수 있으며, 하부 금속 피처(103) 위의 장벽층(109), 장벽층(109) 위의 하부 전극(111), 하부 전극(111) 위의 스위칭 층(113), 스위칭 층(113) 위의 상부 전극(117) 및 상부 전극(117) 위의 하드 마스크(119)를 갖는 제2 층 스택(127)을 포함할 수 있다. 적어도 하나의 스페이서(123)가 제2 유전체 재료층(105)의 상부 표면 위에 그리고 장벽층(109), 하부 전극(111), 스위칭 층(113), 상부 전극(117), 및 하드 마스크(119)의 측면 표면 위에 위치될 수 있다. 선택적 캐핑층(115)은 저항성 메모리 디바이스(500)의 제2 층 스택(127)에 존재하지 않는다.
도 25의 실시예의 저항성 메모리 디바이스(500)는 하부 금속 피처(103)와 하부 전극(111) 사이에 위치된 장벽층(109)을 포함할 수 있다. 장벽층(109)은 6 nm 이하, 예를 들어, 약 1 nm 내지 약 4.5 nm를 포함하여 약 0.3 nm 내지 약 6 nm의 두께를 가질 수 있다. 장벽층(109)은 제2 유전체 재료층(105)의 상부 표면 위에서 수평방향으로 연장되는 외부 부분(134) 및 외부 부분(134)에 대해 수직으로 리세싱되고 하부 금속 피처(103)의 상부 표면 위에서 수평 방향으로 연장되는 중앙 부분(136)를 포함할 수 있다. 장벽층(109)은 외부 부분(134)과 장벽층(109)의 리세싱된 중앙 부분(136) 사이에서 수직 방향으로 연장되는 적어도 하나의 수직 부분(139)을 추가로 포함할 수 있다. 적어도 하나의 수직 부분(139)은 하부 전극(111)의 하부 부분을 측방향으로 둘러쌀 수 있고, 하부 전극(111)의 하부 부분과 제2 유전체 재료층(105) 사이에 위치될 수 있다. 하부 전극(111), 스위칭 층(113) 및 상부 전극(117)은 장벽층(109)과 유사한 형상을 가질 수 있고, 장벽층(109)의 외부 부분(134) 위에서 수평 방향으로 연장되는 외부 부분 및 장벽층(109)의 리세싱된 중앙 부분(134) 위에 위치된 외부 부분에 대해 수직으로 리세싱된 중앙 부분을 각각 포함할 수 있다.
다시 도 25를 참조하면, 저항성 메모리 디바이스(500)는 금속 라인(135) 및 금속 라인(135)으로부터 제4 유전체 재료층(133), 버퍼층(131), 제3 유전체 재료층(129), 및 하드 마스크(119)를 통해 연장되고 상부 전극(117)의 상부 표면과 접촉하는 도전성 비아(137)를 추가로 포함할 수 있다. 도 25에 도시된 저항성 메모리 디바이스(500) 실시예에서, 금속 라인(135) 및 도전성 비아(137)는 하부 금속 피처(103)에 대해 측방향으로 오프셋될 수 있다. 도전성 비아(137)는 수평 방향으로 연장되는 상부 전극(117)의 외부 부분 상의 상부 전극(117)과 접촉할 수 있다.
도 26은 본 개시 내용의 다양한 실시예에 따른 기판(8) 상의 저항성 메모리 디바이스(100) 및 액세스 트랜지스터(102)의 수직 단면도이다. 도 26을 참조하면, 전술한 저항성 메모리 디바이스(100)는 각각의 저항성 메모리 디바이스(100)(저항성 메모리 소자 또는 셀로도 지칭될 수 있음)가 하나의 액세스 트랜지스터(102)에 연결된 1 트랜지스터 - 1 저항(1T1R) 구성으로 배열될 수 있다. 다양한 실시예에서, 메모리 셀(100) 및 대응하는 액세스 트랜지스터(102)의 2차원 어레이는 도 1a-1c를 참조로 전술한 바와 같은 반도체 기판과 같은 기판(8) 상에 위치될 수 있다.
액세스 트랜지스터(102)는 저항성 메모리 셀(100)을 동작시키는 데 필요한 기능을 제공할 수 있다. 구체적으로, 액세스 트랜지스터(102)는 저항성 메모리 셀(100)의 프로그래밍 동작, 소거 동작, 및 감지(판독) 동작을 제어하도록 구성될 수 있다. 일부 실시예에서, 감지 회로 및/또는 상부 전극 바이어스 회로는 기판(8) 상에 위치될 수 있다. 일부 실시예에서, 액세스 트랜지스터(102)는 전계효과 트랜지스터(FET)일 수 있고, 상보적 금속-산화물-반도체(CMOS) 트랜지스터를 포함할 수 있다. 도 26에 도시된 실시예는 CMOS 트랜지스터(102)를 예시하고 있지만, finFET, 박막 트랜지스터(TFT) 등과 같은 다른 트랜지스터도 사용될 수 있다.
금속 상호접속 구조체(예를 들어, 41V, 41L, 42V, 42L, 43V, 103, 135, 137, 153, 155)는 각각의 저항성 메모리 셀(100)을 액세스 트랜지스터(102)에 연결하고 액세스 트랜지스터(102)를 대응하는 신호 라인에 연결하도록 구성될 수 있다. 예를 들어, 액세스 트랜지스터(102)의 제1 활성 영역(14)(예를 들어, 드레인 영역)이 예컨대, 금속 상호접속 구조체들의 서브세트를 통해 메모리 셀(100)의 하부 전극에 전기적으로 연결될 수 있다. 액세스 트랜지스터(102)의 게이트 구조체(20)는 (금속 라인(155)과 같은) 금속 상호접속 구조체로서 구현될 수 있는 워드 라인에 전기적으로 연결될 수 있다. 메모리 셀(100)의 상부 전극은 (금속 라인(135)과 같은) 금속 상호접속 구조체로서 구현될 수 있는 비트 라인에 전기적으로 연결될 수 있다. 액세스 트랜지스터(102)의 제2 활성 영역(14)(예를 들어, 소스 영역)은 금속 상호접속 구조체(예를 들어, 금속 라인(153))로서 구현될 수 있는 소스 라인에 전기적으로 연결될 수 있다. 4개의 레벨의 금속 라인만이 도 26에 도시되어 있지만, 도 26에 도시된 레벨보다 더 많은 금속 라인 레벨이 형성될 수 있다는 것이 이해된다. 또한, 소스 라인, 워드 라인, 및 비트 라인이 위치되는 레벨, 및 이들 라인의 상대적인 배향은 설계 파라미터에 기초하여 선택될 수 있음을 이해해야 한다.
도 27은 본 개시 내용의 일 실시예에 따른 저항성 메모리 디바이스(100, 200, 300, 400, 500)를 제조하는 방법(301)을 예시하는 흐름도이다. 도 3 및 도 27을 참조하면, 방법(301)의 단계(302)에서 유전체 재료층(105)이 금속 피처(103) 위에 형성될 수 있다. 도 4, 5 및 27을 참조하면, 방법(301)의 단계(304)에서 유전체 재료층(105)이 에칭되어 유전체 재료층(105)을 통해 개구부(108)를 형성함으로써 개구부(108)의 바닥에서 금속 피처(103)의 표면을 노출시킬 수 있다. 도 6 및 도 27을 참조하면, 방법(301)의 단계(306)에서, 개구부(108)의 바닥에 노출된 금속 피처(103)의 표면 위에 장벽층(109)이 형성될 수 있으며, 여기서 장벽층(109)은 6 nm 이하인 두께(T1)를 갖는다. 일부 실시예에서, 장벽층(109)은 원자층 성막(ALD)에 의해 형성될 수 있다.
도 7 및 도 27을 참조하면, 방법(301)의 단계(308)에서, 하부 전극(111)이 장벽층(109) 위에 형성될 수 있다. 도 8 및 도 27을 참조하면, 방법(301)의 단계(310)에서, 스위칭 층(113)이 하부 전극(111) 위에 형성될 수 있다. 도 19 및 도 27을 참조하면, 방법(301)의 단계(312)에서, 상부 전극(117)이 스위칭 층(113) 위에 형성될 수 있다. 도 21 및 27을 참조하면, 방법(301)의 단계(314)에서, 상부 전극(117)과 접촉하도록 도전성 비아(137)가 형성될 수 있다.
모든 도면을 참조하고 본 개시 내용의 다양한 실시예에 따르면, 저항성 메모리 디바이스(100, 200, 300, 400, 500)는 금속 피처(103), 금속 피처(103) 위에 6 nm 이하의 두께(T1)를 갖는 장벽층(109), 장벽층(109) 위의 하부 전극(111), 하부 전극(111) 위의 스위칭 층(113), 스위칭 층(113) 위의 상부 전극(117), 및 상부 전극(117)과 접촉하는 도전성 비아(137)를 포함한다.
일 실시예에서, 장벽층(109)은 금속 피처(103)의 재료가 하부 전극(111)으로 확산되는 것을 방지하도록 구성된 전도성 산화물, 질화물 및/또는 산질화물 재료를 포함한다.
다른 실시예에서, 스위칭 층(113)은 고 저항 상태(HRS)와 저 저항 상태(LRS) 사이에서 스위칭 가능한 고체 상태 유전체 재료를 포함한다.
다른 실시예에서, 저항성 메모리 디바이스는 금속 피처(103)를 측방향으로 둘러싸는 제1 유전체 재료층(101), 제1 유전체 재료층(101) 위의 제2 유전체 재료층(105)을 더 포함하며, 제2 유전체 재료층(105)을 통해 개구부(108)가 구비되며, 장벽층(109)은 제2 유전체 재료층(105)을 통해 개구부(108)의 바닥에서 금속 피처(103) 위에서 연장되는 부분(136)을 포함한다.
다른 실시예에서, 장벽층(109)은 제2 유전체 재료층(105)을 통해 개구부(108)의 측벽을 따라 연장되는 적어도 하나의 수직 부분(139)을 더 포함한다.
다른 실시예에서, 하부 전극(111)은 제2 유전체 재료층(105)을 통해 개구부(108) 내에서 수평 방향으로 연장되는 중앙 부분(144) 및 하부 전극(111)의 중앙 부분(144)의 양측으로부터 수직 상방으로 연장되고 제2 유전체 재료층(105)의 상부 표면을 포함하는 평면 위로 연장하는 한 쌍의 수직 부분(143, 145)을 포함하는 U-형 단면 형상을 가지며, 스위칭 층(113)은 하부 전극(111)의 각 수직 부분(143, 145)의 측면 표면 및 상부 표면 위에 그리고 하부 전극(111)의 중앙 부분(144) 위에 컨포멀하게 연장되며, 상부 전극(117)은 스위칭 층(113) 위에서 컨포멀하게 연장된다.
다른 실시예에서, 저항성 메모리 디바이스는 제2 유전체 재료층(105)을 통해 개구부(108) 내에 위치되고 장벽층(109)에 의해 바닥 및 측면 표면 상에서 둘러싸인 연장된 전극(140)을 더 포함하며, 하부 전극(111)은 연장된 전극(140)의 상부 표면 위에 위치된다.
다른 실시예에서, 장벽층(109)은 제2 유전체 재료층(105)의 상부 표면 위에서 연장되는 외부 부분(134)을 더 포함하고, 여기서 개구부(108)의 바닥에서 금속 피처(103) 위에서 제2 유전체 재료층(105)을 통해 연장되는 장벽층(109)의 부분(136)은 장벽층(109)의 외부 부분(134)에 대해 수직으로 리세싱된 장벽층(109)의 중앙 부분(136)이다.
다른 실시예에서, 저항성 메모리 디바이스는 제2 유전체 재료층(105)의 제1 부분과 제2 유전체 재료층(105)을 관통하는 개구부(108) 위에 층 스택(127)을 포함하며, 층 스택(127)은 장벽층(109), 하부 전극(111), 스위칭 층(113), 상부 전극(117), 및 상부 전극(117) 위의 하드 마스크(119)를 포함하며, 도전성 비아(137)는 하드 마스크(119)를 통해 연장되고 상부 전극(117)과 접촉한다.
다른 실시예에서, 층 스택(127)은 스위칭 층(113)의 상 변화를 용이하게 하는 산소 저장 기능을 제공하도록 구성된, 스위칭 층(113)과 상부 전극(117) 사이의 캐핑층(115), 및 캐핑층(115)의 측면, 상부 전극(117) 및 하드 마스크(119) 위에 위치된 적어도 하나의 스페이서(123)를 더 포함한다.
다른 실시예에서, 저항성 메모리 디바이스는 제2 유전체 재료층(105)의 상부 표면 및 층 스택(127)의 측면 표면 및 상부 표면 위의 제3 유전체 재료층(129), 제3 유전체 재료층(129) 위의 버퍼층(131), 및 버퍼층(131) 위의 제4 유전체 재료층(133)을 더 포함하고, 여기서 도전성 비아(137)는 제4 유전체 재료층(133), 버퍼층(131), 제3 유전체 재료층(129) 및 하드 마스크(119)를 통해 연장되어 상부 전극(117)과 접촉한다.
다른 실시예에서, 제2 유전체 재료층(105)의 제2 부분은 층 스택(127)을 측방향으로 둘러싸고, 제2 유전체 재료층(105)의 제2 부분의 두께(T2)는 9% 미만의 절반 범위 균일성 백분율을 갖는다.
다른 실시예에서, 도전성 비아(137)는 금속 피처(103)에 대해 측방향으로 오프셋된다.
다른 실시예는 유전체 재료층(105), 유전체 재료층(105)의 제1 부분 위의 층 스택(127)을 포함하는 저항성 메모리 디바이스(100, 200, 300, 400, 500)에 관한 것이며, 여기서 층 스택(127)은 장벽층(109), 장벽층(109) 위의 하부 전극(111), 하부 전극(111) 위의 스위칭 층(113), 및 스위칭 층(113) 위의 상부 전극(117)을 포함하며, 여기서 유전체 재료층(105)의 제2 부분은 층 스택(127)을 측방향으로 둘러싸고, 유전체 재료층(105)의 제2 부분의 상부 표면(138)과 층 스택(127)의 상부 전극(117)의 상부 표면 사이의 최대 단차 높이(H)는 80 nm 미만이다.
일 실시예에서, 유전체 재료층(105)은 에칭 정지층이고, 장벽층(109)의 적어도 일부는 에칭 정지층(105)을 통해 개구부(108) 내에 위치되고 층 스택(127) 아래에 있는 금속 피처(103)와 전기적으로 접촉하고, 저항성 메모리 디바이스는 상부 전극(117)과 접촉하는 도전성 비아(137)를 더 포함한다.
다른 실시예에서, 저항성 메모리 디바이스는 복수의 층 스택(127)을 포함하고, 각 층 스택(127)은 장벽층(109), 장벽층(109) 위의 하부 전극(111), 하부 전극(111) 위의 스위칭 층(113), 및 스위칭 층(113) 위의 상부 전극(117)을 포함하고, 각 층 스택(127)은 저항성 메모리 소자들의 어레이의 개별 저항성 메모리 소자를 형성하며, 여기서 에칭 정지층(105)은 각 층 스택(127) 사이에서 연속적으로 연장되며, 에칭 정지층(105)의 상부 표면과 각 층 스택(127)에서 상부 전극(117)의 상부 표면 사이의 최대 단차 높이는 80 nm 미만이다.
다른 실시예는 저항성 메모리 디바이스(100, 200, 300, 400, 500)를 제조하는 방법에 관한 것으로, 해당 방법은 금속 피처(103) 위에 유전체 재료층(105)을 형성하는 단계, 유전체 재료층(105)을 에칭하여 유전체 재료층(105)을 통해 개구부(108)를 형성함으로써 개구부(108)의 바닥에서 금속 피처(103)의 표면을 노출시키는 단계, 개구부(108)의 바닥에서 노출되는 금속 피처(103)의 표면 위에 장벽 층(109)을 형성하는 단계 - 여기서 장벽층(109)은 6 nm 이하의 두께(T1)를 가짐 -, 장벽층(109) 위에 하부 전극(111)을 형성하는 단계, 하부 전극(111) 위에 스위칭 층(113)을 형성하는 단계, 스위칭 층(113) 위에 상부 전극(117)을 형성하는 단계, 상부 전극(117)과 접촉하는 도전성 비아(137)를 형성하는 단계를 포함한다.
일 실시예에서, 장벽층(109)은 원자층 성막(ALD)에 의해 형성된다.
다른 실시예에서, 장벽층(109)을 형성하는 단계는 유전체 재료층(105)의 상부 표면(138) 위에 그리고 유전체 재료층(105)을 통해 개구부(108) 내에 연속적인 장벽층(109L)을 형성하는 단계, 및 패터닝된 마스크(125)를 통해 연속적인 장벽층(109L)을 에칭하여 연속 장벽층(109L)의 일부를 제거하고 유전체 재료층(105)의 상부 표면(138)을 노출시키는 단계를 포함하고, 여기서 연속 장벽층(109L)의 에칭 후에, 제2 유전체 재료층(105)의 두께(T2)는 9% 미만의 절반 범위 균일성 백분율을 가진다.
이상의 설명은 당업자가 본 개시 내용의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 균등적인 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
(실시예 1)
저항성 메모리 디바이스로서:
금속 피처;
상기 금속 피처 위에 있고 6 nm 이하의 두께를 갖는 장벽층;
상기 장벽층 위의 하부 전극;
상기 하부 전극 위의 스위칭 층;
상기 스위칭 층 위의 상부 전극; 및
상기 상부 전극과 접촉하는 도전성 비아
를 포함하는, 저항성 메모리 디바이스.
(실시예 2)
실시예 1에 있어서, 상기 장벽층은 상기 금속 피처의 재료가 상기 하부 전극으로 확산되는 것을 방지하도록 구성된 전도성 산화물, 질화물 및 산질화물 재료 중 적어도 하나를 포함하는, 저항성 메모리 디바이스.
(실시예 3)
실시예 2에 있어서, 상기 스위칭 층은 고 저항 상태(HRS; High Resistance State)와 저 저항 상태(LRS; Low Resistance State) 사이에서 스위칭 가능한 고체 상태(solid-state) 유전체 재료를 포함하는, 저항성 메모리 디바이스.
(실시예 4)
실시예 3에 있어서,
상기 금속 피처를 측방향으로 둘러싸는 제1 유전체 재료층; 및
상기 제1 유전체 재료층 위의 제2 유전체 재료층 - 상기 제2 유전체 재료층은 상기 제2 유전체 재료층을 관통하는 개구부를 포함하고, 상기 장벽층은 상기 제2 유전체 재료층을 관통하는 상기 개구부의 바닥에서 상기 금속 피처 위에서 연장되는 부분을 포함함 -
을 더 포함하는, 저항성 메모리 디바이스.
(실시예 5)
실시예 4에 있어서, 상기 장벽층은 상기 제2 유전체 재료층을 관통하는 상기 개구부의 측벽을 따라 연장되는 적어도 하나의 수직 부분을 더 포함하는, 저항성 메모리 디바이스.
(실시예 6)
실시예 5에 있어서,
상기 하부 전극은, 상기 제2 유전체 재료층을 관통하는 상기 개구부 내에서 수평 방향으로 연장되는 중앙 부분과, 상기 하부 전극의 상기 중앙 부분의 양측으로부터 수직 상방으로 연장되고 상기 제2 유전체 재료층의 상부 표면을 포함하는 평면 위로 연장되는 한 쌍의 수직 부분을 포함하는 U-형 단면 형상을 가지며;
상기 스위칭 층은 상기 하부 전극의 상기 한 쌍의 수직 부분 각각의 측면 표면 및 상부 표면 위와 상기 하부 전극의 상기 중앙 부분 위에서 컨포멀하게 연장되고; 그리고
상기 상부 전극은 상기 스위칭 층 위에서 컨포멀하게 연장되는, 저항성 메모리 디바이스.
(실시예 7)
실시예 5에 있어서,
상기 제2 유전체 재료층을 관통하는 상기 개구부 내에 위치되고 상기 장벽층에 의해 바닥 및 측면측 표면들 상에 둘러싸이는 연장된 전극을 더 포함하고, 상기 하부 전극은 상기 연장된 전극의 상부 표면 위에 위치되는, 저항성 메모리 디바이스.
(실시예 8)
실시예 5에 있어서, 상기 장벽층은 상기 제2 유전체 재료층의 상부 표면 위에서 연장되는 외부 부분을 더 포함하고, 상기 제2 유전체 재료층을 관통하는 상기 개구부의 바닥에서 상기 금속 피처 위에서 연장되는 상기 장벽층의 상기 부분은 상기 장벽층의 상기 외부 부분에 대해 수직으로 리세싱된 상기 장벽층의 중앙 부분을 포함하는 것인, 저항성 메모리 디바이스.
(실시예 9)
실시예 6에 있어서, 상기 저항성 메모리 디바이스는 상기 제2 유전체 층의 제1 부분과 상기 제2 유전체 층을 관통하는 상기 개구부 위에 층 스택을 포함하고, 상기 층 스택은 상기 장벽층, 상기 하부 전극, 상기 스위칭 층, 상기 상부 전극, 및 상기 상부 전극 위의 하드 마스크를 포함하고, 상기 도전성 비아는 상기 하드 마스크를 관통해 연장되고 상기 상부 전극과 접촉하는, 저항성 메모리 디바이스.
(실시예 10)
실시예 9에 있어서, 상기 층 스택은:
상기 스위칭 층과 상기 상부 전극 사이에 제공되고, 상기 스위칭 층에 있어서의 상변화를 용이하게 하는 산소 저장 기능을 제공하도록 구성된 캐핑층; 및
상기 캐핑층, 상기 상부 전극 및 상기 하드 마스크의 측면 표면 위에 위치되는 적어도 하나의 스페이서
를 더 포함하는, 저항성 메모리 디바이스.
(실시예 11)
실시예 10에 있어서,
상기 제2 유전체 재료층의 상기 상부 표면 위와 상기 층 스택의 측면 표면 및 상부 표면 위의 제3 유전체 재료층;
상기 제3 유전체 재료층 위의 버퍼층; 및
상기 버퍼층 위의 제4 유전체 재료층 - 상기 도전성 비아는 상기 제4 유전체 재료층, 상기 버퍼층, 상기 제3 유전체 재료층 및 상기 하드 마스크를 관통해 연장되며 상기 상부 전극과 접촉함 -
을 더 포함하는, 저항성 메모리 디바이스.
(실시예 12)
실시예 9에 있어서, 상기 제2 유전체 재료층의 제2 부분은 상기 층 스택을 측방향으로 둘러싸고, 상기 제2 유전체 재료층의 상기 제2 부분의 두께는 9% 미만의 절반 범위 균일성 백분율(half-range uniformity percentage)을 가지는, 저항성 메모리 디바이스.
(실시예 13)
실시예 1에 있어서, 상기 도전성 비아는 상기 금속 피처에 대해 측방향으로 오프셋되는, 저항성 메모리 디바이스.
(실시예 14)
저항성 메모리 디바이스로서:
유전체 재료층;
상기 유전체 재료층의 제1 부분 위의 층 스택
을 포함하고, 상기 층 스택은:
장벽층;
상기 장벽층 위의 하부 전극;
상기 하부 전극 위의 스위칭 층; 및
상기 스위칭 층 위의 상부 전극
을 포함하고,
상기 유전체 재료층의 제2 부분은 상기 층 스택을 측방향으로 둘러싸고, 상기 유전체 재료층의 상부 표면과 상기 층 스택의 상기 상부 전극의 상부 표면 사이의 최대 단차 높이는 80 nm 미만인, 저항성 메모리 디바이스.
(실시예 15)
실시예 14에 있어서, 상기 유전체 재료층은 에칭 정지층을 포함하고, 상기 장벽층의 적어도 일부는 상기 에칭 정지층을 관통하는 개구부 내에 위치되며, 상기 층 스택 아래에 있는 금속 피처와 전기적으로 접촉하고, 상기 저항성 메모리 디바이스는 상기 상부 전극과 접촉하는 도전성 비아를 더 포함하는, 저항성 메모리 디바이스.
(실시예 16)
실시예 15에 있어서, 복수의 층 스택을 더 포함하고, 각각의 층 스택은 장벽층, 상기 장벽층 위의 하부 전극, 상기 하부 전극 위의 스위칭 층, 및 상기 스위칭 층 위의 상부 전극을 포함하고, 각각의 층 스택은 저항성 메모리 소자들의 어레이의 개별 저항성 메모리 소자를 형성하고, 상기 에칭 정지층은 각각의 층 스택 사이에서 연속으로 연장되며, 각각의 층 스택에 있어서 상기 상부 전극의 상부 표면과 상기 에칭 정지층의 상부 표면 사이의 최대 단차 높이는 80 nm 미만인, 저항성 메모리 디바이스.
(실시예 17)
실시예 15에 있어서, 상기 에칭 정지층은 실리콘 카바이드를 포함하는, 저항성 메모리 디바이스.
(실시예 18)
저항성 메모리 디바이스를 제조하는 방법으로서:
금속 피처 위에 유전체 재료층을 형성하는 단계;
상기 유전체 재료층을 관통하는 개구부를 형성하여 상기 개구부의 바닥에 상기 금속 피처의 표면을 노출시키도록 상기 유전체 재료층을 에칭하는 단계;
상기 개구부의 바닥에서 노출된 상기 금속 피처의 상기 표면 위에 장벽층을 형성하는 단계 - 상기 장벽층은 6 nm 이하인 두께를 가짐 -;
상기 장벽층 위에 하부 전극을 형성하는 단계;
상기 하부 전극 위에 스위칭 층을 형성하는 단계;
상기 스위칭 층 위에 상부 전극을 형성하는 단계; 및
상기 상부 전극과 접촉하는 도전성 비아를 형성하는 단계
를 포함하는, 저항성 메모리 디바이스를 제조하는 방법.
(실시예 19)
실시예 18에 있어서, 상기 장벽층은 원자층 성막(ALD)에 의해 형성되는, 저항성 메모리 디바이스를 제조하는 방법.
(실시예 20)
실시예 18에 있어서, 상기 장벽층을 형성하는 단계는:
상기 유전체 재료층의 상부 표면 위에 그리고 상기 유전체 재료층을 관통하는 상기 개구부 내에 연속적인 장벽층을 형성하는 단계; 및
상기 연속적인 장벽층의 일부를 제거하고 상기 유전체 재료층의 상기 상부 표면을 노출시키도록 패터닝된 마스크를 통해 상기 연속적인 장벽층을 에칭하는 단계 - 상기 연속적인 장벽층의 에칭 후에, 제2 유전체 재료층의 두께는 9% 미만의 절반 범위 균일성 백분율을 가짐 -
를 포함하는, 저항성 메모리 디바이스를 제조하는 방법.

Claims (10)

  1. 저항성 메모리 디바이스로서:
    금속 피처;
    상기 금속 피처 위에 있고 6 nm 이하의 두께를 갖는 장벽층;
    상기 장벽층 위의 하부 전극;
    상기 하부 전극 위의 스위칭 층;
    상기 스위칭 층 위의 상부 전극; 및
    상기 상부 전극과 접촉하는 도전성 비아
    를 포함하는, 저항성 메모리 디바이스.
  2. 제1항에 있어서, 상기 장벽층은 상기 금속 피처의 재료가 상기 하부 전극으로 확산되는 것을 방지하도록 구성된 전도성 산화물, 질화물 및 산질화물 재료 중 적어도 하나를 포함하는, 저항성 메모리 디바이스.
  3. 제2항에 있어서, 상기 스위칭 층은 고 저항 상태(HRS; High Resistance State)와 저 저항 상태(LRS; Low Resistance State) 사이에서 스위칭 가능한 고체 상태(solid-state) 유전체 재료를 포함하는, 저항성 메모리 디바이스.
  4. 제3항에 있어서,
    상기 금속 피처를 측방향으로 둘러싸는 제1 유전체 재료층; 및
    상기 제1 유전체 재료층 위의 제2 유전체 재료층 - 상기 제2 유전체 재료층은 상기 제2 유전체 재료층을 관통하는 개구부를 포함하고, 상기 장벽층은 상기 제2 유전체 재료층을 관통하는 상기 개구부의 바닥에서 상기 금속 피처 위에서 연장되는 부분을 포함함 -
    을 더 포함하는, 저항성 메모리 디바이스.
  5. 제4항에 있어서, 상기 장벽층은 상기 제2 유전체 재료층을 관통하는 상기 개구부의 측벽을 따라 연장되는 적어도 하나의 수직 부분을 더 포함하는, 저항성 메모리 디바이스.
  6. 제5항에 있어서,
    상기 하부 전극은, 상기 제2 유전체 재료층을 관통하는 상기 개구부 내에서 수평 방향으로 연장되는 중앙 부분과, 상기 하부 전극의 상기 중앙 부분의 양측으로부터 수직 상방으로 연장되고 상기 제2 유전체 재료층의 상부 표면을 포함하는 평면 위로 연장되는 한 쌍의 수직 부분을 포함하는 U-형 단면 형상을 가지며;
    상기 스위칭 층은 상기 하부 전극의 상기 한 쌍의 수직 부분 각각의 측면 표면 및 상부 표면 위와 상기 하부 전극의 상기 중앙 부분 위에서 컨포멀하게 연장되고; 그리고
    상기 상부 전극은 상기 스위칭 층 위에서 컨포멀하게 연장되는, 저항성 메모리 디바이스.
  7. 제5항에 있어서,
    상기 제2 유전체 재료층을 관통하는 상기 개구부 내에 위치되고 상기 장벽층에 의해 바닥 및 측면측 표면들 상에 둘러싸이는 연장된 전극을 더 포함하고, 상기 하부 전극은 상기 연장된 전극의 상부 표면 위에 위치되는, 저항성 메모리 디바이스.
  8. 제5항에 있어서, 상기 장벽층은 상기 제2 유전체 재료층의 상부 표면 위에서 연장되는 외부 부분을 더 포함하고, 상기 제2 유전체 재료층을 관통하는 상기 개구부의 바닥에서 상기 금속 피처 위에서 연장되는 상기 장벽층의 상기 부분은 상기 장벽층의 상기 외부 부분에 대해 수직으로 리세싱된 상기 장벽층의 중앙 부분을 포함하는 것인, 저항성 메모리 디바이스.
  9. 저항성 메모리 디바이스로서:
    유전체 재료층;
    상기 유전체 재료층의 제1 부분 위의 층 스택
    을 포함하고, 상기 층 스택은:
    장벽층;
    상기 장벽층 위의 하부 전극;
    상기 하부 전극 위의 스위칭 층; 및
    상기 스위칭 층 위의 상부 전극
    을 포함하고,
    상기 유전체 재료층의 제2 부분은 상기 층 스택을 측방향으로 둘러싸고, 상기 유전체 재료층의 상부 표면과 상기 층 스택의 상기 상부 전극의 상부 표면 사이의 최대 단차 높이는 80 nm 미만인, 저항성 메모리 디바이스.
  10. 저항성 메모리 디바이스를 제조하는 방법으로서:
    금속 피처 위에 유전체 재료층을 형성하는 단계;
    상기 유전체 재료층을 관통하는 개구부를 형성하여 상기 개구부의 바닥에 상기 금속 피처의 표면을 노출시키도록 상기 유전체 재료층을 에칭하는 단계;
    상기 개구부의 바닥에서 노출된 상기 금속 피처의 상기 표면 위에 장벽층을 형성하는 단계 - 상기 장벽층은 6 nm 이하인 두께를 가짐 -;
    상기 장벽층 위에 하부 전극을 형성하는 단계;
    상기 하부 전극 위에 스위칭 층을 형성하는 단계;
    상기 스위칭 층 위에 상부 전극을 형성하는 단계; 및
    상기 상부 전극과 접촉하는 도전성 비아를 형성하는 단계
    를 포함하는, 저항성 메모리 디바이스를 제조하는 방법.
KR1020230028592A 2022-03-04 2023-03-03 초박막 장벽층을 갖는 저항성 메모리 디바이스 및 그 형성 방법 KR20230131150A (ko)

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