TW201914069A - 記憶體電路及形成記憶體電路的方法 - Google Patents

記憶體電路及形成記憶體電路的方法 Download PDF

Info

Publication number
TW201914069A
TW201914069A TW107130273A TW107130273A TW201914069A TW 201914069 A TW201914069 A TW 201914069A TW 107130273 A TW107130273 A TW 107130273A TW 107130273 A TW107130273 A TW 107130273A TW 201914069 A TW201914069 A TW 201914069A
Authority
TW
Taiwan
Prior art keywords
electrode
layer
data storage
random access
access memory
Prior art date
Application number
TW107130273A
Other languages
English (en)
Other versions
TWI678823B (zh
Inventor
楊晉杰
張至揚
朱文定
廖鈺文
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201914069A publication Critical patent/TW201914069A/zh
Application granted granted Critical
Publication of TWI678823B publication Critical patent/TWI678823B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/82—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays the switching components having a common active material layer
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0009—RRAM elements whose operation depends upon chemical change
    • G11C13/0011—RRAM elements whose operation depends upon chemical change comprising conductive bridging RAM [CBRAM] or programming metallization cells [PMCs]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8836—Complex metal oxides, e.g. perovskites, spinels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

本發明實施例是有關於一種記憶體電路，所述記憶體電路具有第一電阻式隨機存取記憶體（RRAM）元件及第二電阻式隨機存取記憶體元件，所述第一電阻式隨機存取記憶體元件及第二電阻式隨機存取記憶體元件安排於基底之上的介電結構內。第一電阻式隨機存取記憶體元件具有被第一資料儲存層隔開的第一相連電極與第一不相連電極。第二電阻式隨機存取記憶體元件具有被第二資料儲存層隔開的第二相連電極與第二不相連電極。控制裝置設置於基底內且具有耦合至第一相連電極及第二相連電極的第一端子以及耦合至字元線的第二端子。

Description

記憶體電路及形成記憶體電路的方法
諸多現代電子裝置含有用以儲存資料的電子記憶體。電子記憶體可為揮發性記憶體或非揮發性記憶體（non-volatile memory，NVM）。揮發性記憶體會在接通電源時儲存資料，而非揮發性記憶體（NVM）則能夠在電源被移除時儲存資料。電阻式隨機存取記憶體（resistive random access memory，RRAM）由於結構簡單且能夠與互補金屬氧化物半導體（complementary metal oxide semiconductor，CMOS）邏輯製程相容而被視為一種有前景的下一代非揮發性記憶體候選人。
以下揭露內容提供用於實作所提供主題的不同特徵的諸多不同的實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露內容。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可包括其中第一特徵及第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本揭露內容可能在各種實例中重複參考編號及/或字母。此種重複是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「之下（beneath）」、「下面（below）」、「下部的（lower）」、「上方（above）」、「上部的（upper）」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向（旋轉90度或處於其他定向）且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
電阻式隨機存取記憶體（RRAM）胞元通常包括高介電常數介電材料（high-k dielectric material）層，高介電常數介電材料層安排於在後段製程（back-end-of-the-line，BEOL）堆疊內設置的導電電極之間。電阻式隨機存取記憶體胞元被配置成基於各電阻狀態之間的可逆切換過程來運作。此種可逆切換是藉由選擇性地形成穿過高介電常數介電材料層的導電絲而達成。舉例而言，正常情況下為絕緣的高介電常數介電材料層亦可能藉由在導電電極兩端施加電壓以形成穿過所述高介電常數介電材料層延伸的導電絲進而導電。具有第一（例如，高）電阻的高介電常數介電材料層對應於第一資料狀態（例如，邏輯‘0’），而具有第二（例如，低）電阻的高介電常數介電材料層對應於第二資料狀態（例如，邏輯‘1’）。
高介電常數介電材料層的電阻是基於導電絲的大小。舉例而言，具有第一大小（例如，寬度）的導電絲將為電阻式隨機存取記憶體胞元提供與具有不同的第二大小的導電絲的電阻不同的電阻。導電絲的大小可基於用於在高介電常數介電材料層內形成初始導電絲的電壓及/或電流。然而，由於用於形成初始導電絲的電壓及/或電流是有限的，因此所述絲對電阻式隨機存取記憶體胞元的電阻提供有限的減小，所述有限的減小可能導致效能劣化。舉例而言，電阻的有限減小會使得電阻式隨機存取記憶體胞元具有高電阻性資料狀態，所述高電阻性資料狀態會限制可用於讀取所述電阻式隨機存取記憶體胞元的電流。限制可用於讀取電阻式隨機存取記憶體胞元的電流會使得第一資料狀態（例如，‘0’）與第二資料狀態（例如，‘1’）之間的讀取電流（即，讀取電流窗口）僅有微小差異。所述讀取電流的微小差異讓準確地自電阻式隨機存取記憶體胞元讀取資料狀態變得困難。
在各種實施例中，本發明的實施例是有關於一種具有包括分別用以形成導電絲的多個電阻式隨機存取記憶體元件的電阻式隨機存取記憶體胞元的記憶體電路。所述記憶體電路具有第一電阻式隨機存取記憶體元件，所述電阻式隨機存取記憶體元件安排於基底之上的介電結構內且具有被第一資料儲存層隔開的第一相連電極與第一不相連電極。第二電阻式隨機存取記憶體元件安排於介電結構內且具有被第二資料儲存層隔開的第二相連電極與第二不相連電極。第一相連電極電性耦合至第二相連電極。將第一電阻式隨機存取記憶體元件與第二電阻式隨機存取記憶體元件電性耦合使得闡述單個資料狀態的讀取電流能夠由所述第一電阻式隨機存取記憶體元件與第二電阻式隨機存取記憶體元件二者產生。藉由對讀取電流進行組合以闡述單個資料狀態，記憶體胞元的總讀取電流增大且因為單個導電絲的有限電阻而導致的效能劣化會減輕。
圖1是具有包括多個電阻式隨機存取記憶體（RRAM）元件的電阻式隨機存取記憶體胞元的記憶體電路100的一些實施例的示意圖。
記憶體電路100包括電阻式隨機存取記憶體胞元102，電阻式隨機存取記憶體胞元102被配置成使用耦合至控制裝置112的單獨的電阻式隨機存取記憶體元件104a至104b來儲存單個資料狀態（例如，邏輯‘0’或‘1’）。電阻式隨機存取記憶體胞元102包括第一電阻式隨機存取記憶體元件104a及第二電阻式隨機存取記憶體元件104b。第一電阻式隨機存取記憶體元件104a耦合於控制裝置112的第一端子與第一位元線BL1 之間，且第二電阻式隨機存取記憶體元件104b耦合於控制裝置112的第一端子與第二位元線BL2 之間。控制裝置112更包括耦合至源極線SL 的第二端子及耦合至字元線WL 的第三端子。在一些其他實施例中，電阻式隨機存取記憶體胞元102可具有一或多個其他電阻式隨機存取記憶體元件（例如，使電阻式隨機存取記憶體胞元102具有三個或更多個電阻式隨機存取記憶體元件），所述一或多個其他電阻式隨機存取記憶體元件連接於控制裝置112的第一端子與一或多個其他位元線之間。
第一電阻式隨機存取記憶體元件104a包括耦合至控制裝置112的第一端子的第一相連電極106a及耦合至第一位元線BL1 的第一不相連電極110a。第一相連電極106a與第一不相連電極110a被第一資料儲存層108a隔開。第二電阻式隨機存取記憶體元件104b包括耦合至控制裝置112的第一端子的第二相連電極106b及耦合至第二位元線BL2 的第二不相連電極110b。第二相連電極106b與第二不相連電極110b被第二資料儲存層108b隔開。第一位元線BL1 與第二位元線BL2進一步耦合至感測元件114（例如，感測放大器），感測元件114被配置成自第一位元線BL1 及第二位元線BL2 讀取電阻式隨機存取記憶體胞元102的單個資料狀態（即，單個資料位元）。
在操作期間，導電絲分別形成於單獨的電阻式隨機存取記憶體元件104a至104b中的每一者內，以使電阻式隨機存取記憶體胞元102包括多個導電絲。舉例而言，在第一資料儲存層108a中形成有第一導電絲且在第二資料儲存層108b內形成有第二導電絲。由於第一電阻式隨機存取記憶體元件104a及第二電阻式隨機存取記憶體元件104b二者均連接至控制裝置112，因此第一電阻式隨機存取記憶體元件104a及第二電阻式隨機存取記憶體元件104b能夠產生單獨的讀取電流，在讀取操作期間，所述單獨的讀取電流共同闡述儲存於電阻式隨機存取記憶體胞元102中的單個資料狀態。
舉例而言，施加至源極線SL 的電壓VSL 將使第一電阻式隨機存取記憶體元件104a及第二電阻式隨機存取記憶體元件104b產生單獨的讀取電流Ir1 及Ir2 ，所述單獨的讀取電流Ir1 及Ir2 分別與電壓VSL 成正比（例如，Irn =VSL /Rn ），其中R1 是第一電阻式隨機存取記憶體元件104a的電阻，R2 是第二電阻式隨機存取記憶體元件104b的電阻。單獨的讀取電流Ir1 及Ir2 分別闡述電阻式隨機存取記憶體胞元102的資料狀態，以使自電阻式隨機存取記憶體胞元102輸出的共同讀取電流等於由第一電阻式隨機存取記憶體元件104a或第二電阻式隨機存取記憶體元件104b產生的讀取電流的約二倍（即，2VSL /R1 ）。因此，電阻式隨機存取記憶體胞元102被配置成產生較所述單獨的讀取電流大的共同讀取電流以賦予電阻式隨機存取記憶體胞元102更好的讀取電流窗口。
圖2是具有包括多個電阻式隨機存取記憶體元件的電阻式隨機存取記憶體胞元的記憶體電路200的一些實施例的剖視圖。
記憶體電路200包括安排於基底202內的控制裝置112。在各種實施例中，控制裝置112可包括金屬氧化物半導體場效電晶體（metal-oxide-semiconductor field effect transistor，MOSFET）、雙極接面電晶體（bi-polar junction transistor，BJT）、高電子遷移率電晶體（high electron mobility transistor，HEMT）、或相似的裝置。在一些實施例中，其中控制裝置112包括金屬氧化物半導體場效電晶體，控制裝置112具有第一端子、第二端子、及第三端子，第一端子可包括汲極區204a，第二端子可包括源極區204b，且第三端子可包括藉由閘極介電質204c而與基底202隔開的閘極電極204d。在一些實施例中，控制裝置112可設置於基底202內的隔離區206（例如，淺溝渠隔離區（shallow trench isolation region））之間。
介電結構208位於基底202之上。在一些實施例中，介電結構208包括下部層間介電（inter-level dielectric，ILD）層210及位於下部層間介電層210之上的上部層間介電層218。下部層間介電層210環繞下部內連線層212，下部內連線層212位於被上部層間介電層218環繞的電阻式隨機存取記憶體胞元102之下。在一些實施例中，下部內連線層212可包括藉由包括導電導線、導通孔、及/或導電觸點的一或多個其他下部內連線層而與基底202隔開的金屬導線。在此種實施例中，通孔在相對於金屬導線的外邊緣凹陷的位置處接觸所述金屬導線的底部。在一些實施例中，下部內連線層212可包含銅、鎢、鋁、或類似物。
電阻式隨機存取記憶體胞元102包括第一電阻式隨機存取記憶體元件104a及第二電阻式隨機存取記憶體元件104b。第一電阻式隨機存取記憶體元件104a包括被第一資料儲存層108a隔開的第一相連電極106a與第一不相連電極110a。第一不相連電極110a進一步耦合至第一上部通孔216a。第二電阻式隨機存取記憶體元件104b包括被第二資料儲存層108b隔開的第二相連電極106b與第二不相連電極110b。第二不相連電極110b進一步耦合至第二上部通孔216b。第一資料儲存層108a以一非零距離與第二資料儲存層108b隔開。在一些實施例中，第一上部通孔216a及第二上部通孔216b可包含銅、鎢、鋁、或類似物。
下部內連線層212被配置成對第一電阻式隨機存取記憶體元件104a的第一相連電極106a與第二電阻式隨機存取記憶體元件104b的第二相連電極106b進行電性連接。在一些實施例中，下部內連線層212可自第一電阻式隨機存取記憶體元件104a正下方連續地延伸至第二電阻式隨機存取記憶體元件104b正下方。
在操作期間，第一導電絲214a可在第一資料儲存層108a內選擇性地形成且第二導電絲214b可在第二資料儲存層108b內選擇性地形成。第一導電絲214a使第一資料儲存層108a具有界定電阻式隨機存取記憶體胞元102的資料狀態（例如，邏輯‘1’）的電阻。相似地，第二導電絲214b使第二資料儲存層108b亦具有界定電阻式隨機存取記憶體胞元102的相同資料狀態（例如，邏輯‘1’）的電阻。由於第一電阻式隨機存取記憶體元件104a與第二電阻式隨機存取記憶體元件104b是藉由下部內連線層212連接，因此第一電阻式隨機存取記憶體元件104a及第二電阻式隨機存取記憶體元件104b能夠分別輸出讀取電流以共同闡述儲存於電阻式隨機存取記憶體胞元102中的資料狀態，藉此賦予電阻式隨機存取記憶體胞元102更好的讀取電流窗口。
儘管圖2是電阻式隨機存取記憶體胞元102，電阻式隨機存取記憶體胞元102具有藉由下部內連線層212耦合至第二電阻式隨機存取記憶體元件104b的第一電阻式隨機存取記憶體元件104a，應知，所揭露記憶體胞元並非僅限於此種配置。確切而言，第一電阻式隨機存取記憶體元件104a可藉由在第一資料儲存層108a與第二資料儲存層108b之間形成電性路徑的任意導電元件而耦合至第二電阻式隨機存取記憶體元件104b。舉例而言，在以下在圖3中示出的一些替代性實施例中，所揭露記憶體電路300可具有藉由包括共用電極的導電元件而耦合至第二資料儲存層108b的第一資料儲存層108a。
記憶體電路300包括具有第一電阻式隨機存取記憶體元件104a及第二電阻式隨機存取記憶體元件104b的電阻式隨機存取記憶體胞元102。第一電阻式隨機存取記憶體元件104a包括安排於共用電極310與第一不相連電極110a之間的第一資料儲存層108a。第一不相連電極110a進一步耦合至第一上部通孔216a。第二電阻式隨機存取記憶體元件104b包括安排於共用電極310與第二不相連電極110b之間的第二資料儲存層108b。第二不相連電極110b進一步耦合至第二上部通孔216b。
共用電極310在垂直方向上在下部內連線層212與第一資料儲存層108a及第二資料儲存層108b之間連續地延伸。共用電極310亦在水平方向上在第一資料儲存層108a與第二資料儲存層108b之間連續地延伸。在一些實施例中，第一資料儲存層108a及第二資料儲存層108b可直接接觸共用電極310的上表面。在一些實施例中，共用電極310可包括下部區310a及在橫向方向上延伸超過下部區310a的兩相對側壁的上部區310b。
在一些實施例中，共用電極310可為與下伏下部內連線層212不同的材料組成物。舉例而言，共用電極310可包含鈦及/或鉭，而下部內連線層212可包含銅及/或鋁。在一些實施例（圖中未示出）中，共用電極310可藉由下部層間介電層210在橫向上與通孔隔開，以使共用電極310及所述通孔被與基底202的上表面平行的水平面橫切。
圖4是具有邏輯區及包括具有多個電阻式隨機存取記憶體元件的電阻式隨機存取記憶體胞元的嵌式記憶體區的積體晶片400的一些其他實施例的剖視圖。
積體晶片400包括基底202，基底202包括邏輯區402及嵌式記憶體區404。在基底202之上安排有介電結構208。介電結構208包括被蝕刻終止層408隔開的多個經堆疊層間介電層406。在一些實施例中，所述多個經堆疊層間介電層406可包括氧化物層、低介電常數介電層、超低介電常數介電層（ultra low-k dielectric layer）、或類似物中的一或多者。在一些實施例中，蝕刻終止層408可包含氮化物（例如，氮化矽）、碳化物（例如，碳化矽）、或類似物。
邏輯區402包括安排於基底202內的電晶體裝置410。電晶體裝置410包括源極區410a、藉由通道區而與源極區410a隔開的汲極區410b、及位於所述通道區之上的閘極結構410g。在一些實施例中，電晶體裝置410可包括高介電常數金屬閘極（high-k metal gate，HKMG）電晶體。源極區410a耦合至被介電結構208環繞的第一多個內連線層。所述第一多個內連線層包括導電觸點412、導電導線414、及導通孔416。在一些實施例中，所述第一多個內連線層可包含銅、鎢、鋁、或類似物。
嵌式記憶體區404包括安排於基底202內的控制裝置112。控制裝置112藉由第二多個內連線層耦合至電阻式隨機存取記憶體胞元102。電阻式隨機存取記憶體胞元102包括第一電阻式隨機存取記憶體元件104a及第二電阻式隨機存取記憶體元件104b。所述第二多個內連線層包括電性耦合至第一電阻式隨機存取記憶體元件104a及第二電阻式隨機存取記憶體元件104b的下部內連線層212。第一電阻式隨機存取記憶體元件104a及第二電阻式隨機存取記憶體元件104b沿橫切所述第一多個內連線層的導通孔416中的一者的水平面排列。
圖5是具有包括多個電阻式隨機存取記憶體元件的電阻式隨機存取記憶體胞元的積體晶片500的一些其他實施例的剖視圖。
積體晶片500包括安排於下部層間介電層210內的下部內連線層212之上的電阻式隨機存取記憶體胞元102。電阻式隨機存取記憶體胞元102包括第一電阻式隨機存取記憶體元件104a及第二電阻式隨機存取記憶體元件104b。第一電阻式隨機存取記憶體元件104a具有被第一資料儲存層108a隔開的第一相連電極502a與第一不相連電極110a，第一資料儲存層108a的電阻可改變。在一些實施例中，第一相連電極502a可包括障壁層502a1 （例如，氮化鈦、氮化鉭、或類似物）及金屬層502a2 （例如，鈦、鉭、或類似物）。在一些實施例中，第一電阻式隨機存取記憶體元件104a可更包括位於第一資料儲存層108a與第一不相連電極110a之間的第一頂蓋層504a、及/或位於第一不相連電極110a之上的第一硬罩幕層506a。
第二電阻式隨機存取記憶體元件104b具有被第二資料儲存層108b隔開的第二相連電極502b與第二不相連電極110b，第二資料儲存層108b的電阻可改變。在一些實施例中，第二相連電極502b可包括障壁層502b1 （例如，氮化鈦、氮化鉭、或類似物）及金屬層502b2 。在一些實施例中，第二電阻式隨機存取記憶體元件104b可更包括位於第二資料儲存層108b與第二不相連電極110b之間的第二頂蓋層504b、及/或位於第二不相連電極110b之上的第二硬罩幕層506b。在一些實施例中，在第一不相連電極110a及第二不相連電極110b的相對兩側上可安排有側壁間隔物510。
在一些實施例中，在下部層間介電層210與下部內連線層212之上安排有下部絕緣層508。在一些實施例中，第一相連電極502a及第二相連電極502b分別包括在水平方向上延伸的下表面及突出部（protrusion），所述在水平方向上延伸的下表面安排於下部絕緣層508之上，所述突出部自所述在水平方向上延伸的下表面朝外突出且穿過下部絕緣層508延伸至下部內連線層212。
在一些實施例中，第一相連電極502a、第一不相連電極110a、第二相連電極502b、及第二不相連電極110b可包含金屬，例如鉭（Ta）、鈦（Ti）、或類似物。在一些實施例中，第一資料儲存層108a及第二資料儲存層108b可包含一或多種高介電常數介電材料，例如氧化鈦鋁、氧化鉿鉭、氧化鋯鑭、或類似物。在一些實施例中，第一頂蓋層504a及第二頂蓋層504b可包含金屬（例如，比如鈦（Ti）、鉿（Hf）、鉑（Pt）、鋁（Al）、或類似物）或金屬氧化物（例如，比如氧化鈦（TiO）、氧化鉿（HfO）、氧化鋯（ZrO）、氧化鍺（GeO）、氧化銫（CeO）、或類似物）。在一些實施例中，第一硬罩幕層506a及第二硬罩幕層506b可包含氮氧化矽（SiON）、二氧化矽（SiO2 ）、或電漿增強氮化矽（plasma enhanced-SiN，PE-SiN）、或類似物。在一些實施例中，側壁間隔物510可包含氮化物（例如，氮化矽或氮氧化矽）、氧化物（例如，二氧化矽）、或類似物。
在第一電阻式隨機存取記憶體元件104a及第二電阻式隨機存取記憶體元件104b之上設置有上部層間介電層218。上部層間介電層218環繞被設置至第一不相連電極110a上的第一上部內連線結構514a及被設置至第二不相連電極110b上的第二上部內連線結構514b。上部內連線結構514a及514b分別包括上部通孔216a及216b、以及上部導線516a及516b。在一些實施例中，上部層間介電層218與第一電阻式隨機存取記憶體元件104a及第二電阻式隨機存取記憶體元件104b可被上部絕緣層512隔開。在一些實施例中，上部絕緣層512可包含氮化矽、氧化矽、或類似物。
圖6是包括包含多個電阻式隨機存取記憶體元件的電阻式隨機存取記憶體胞元的積體晶片600的一些實施例的剖視圖。
積體晶片600包括安排於基底202內的控制裝置112。控制裝置112包括被通道區隔開的汲極區204a與源極區204b。閘極電極204d與通道區被閘極介電質204c隔開。
在基底202之上安排有下部層間介電結構602。包括導電觸點412、導電導線414、及導通孔416的多個內連線層被下部層間介電結構602環繞。導電導線414包括源極線SL ，源極線SL 包括電性耦合至源極區204b的第一內連導線。在一些實施例中，源極線SL 可安排於第二金屬導線層中，所述第二金屬導線層藉由觸點、第一金屬導線層、及第一金屬通孔層連接至源極區204b。導電導線414更包括字元線WL ，字元線WL 包括電性耦合至閘極電極204d的第二內連導線。在一些實施例中，字元線WL 可安排於第一金屬導線層中，所述第一金屬導線層藉由觸點連接至閘極電極204d。
在下部層間介電結構602之上安排有電阻式隨機存取記憶體胞元102。電阻式隨機存取記憶體胞元102包括第一電阻式隨機存取記憶體元件104a及第二電阻式隨機存取記憶體元件104b。第一電阻式隨機存取記憶體元件104a及第二電阻式隨機存取記憶體元件104b藉由所述多個內連線層直接連接至汲極區204a。第一電阻式隨機存取記憶體元件104a藉由第一上部內連線結構514a而進一步耦合至第一位元線BL1 且第二電阻式隨機存取記憶體元件104b藉由第二上部內連線結構514b而進一步耦合至第二位元線BL2 。
儘管積體晶片600示出字元線WL 、源極線SL 、第一位元線BL1 、第二位元線BL2 、及電阻式隨機存取記憶體胞元102位於後段製程堆疊內的特定層階處，然而應知，該些元件的位置並不限於該些所示位置。確切而言，所述元件可位於後段製程堆疊內的不同位置處。舉例而言，在一些替代性實施例中，電阻式隨機存取記憶體胞元102可位於第二金屬內連導線與第三金屬內連導線之間。
圖7是具有分別包括多個電阻式隨機存取記憶體元件的多個電阻式隨機存取記憶體胞元的記憶體電路700的一些實施例的示意圖。
記憶體電路700包括具有多個電阻式隨機存取記憶體胞元102的記憶體陣列702。所述多個電阻式隨機存取記憶體胞元102以列及/或行的形式安排於記憶體陣列702內。列內的所述多個電阻式隨機存取記憶體胞元102能夠操作地耦合至字元線WL1 至WLm 。行內的所述多個電阻式隨機存取記憶體胞元102能夠操作地耦合至兩個或更多個位元線BL1 至BL2n 以及源極線SL1 至SLn 。
包括存取電晶體的控制裝置112耦合至所述多個電阻式隨機存取記憶體胞元102中的相應一者內的第一電阻式隨機存取記憶體元件104a及第二電阻式隨機存取記憶體元件104b。在一些實施例中，第一電阻式隨機存取記憶體元件104a具有耦合至控制裝置112的第一相連電極及耦合至第一位元線BL2n-1 的第一不相連電極，而第二電阻式隨機存取記憶體元件104b具有耦合至控制裝置112的第二相連電極及耦合至第二位元線BL2n 的第二不相連電極。控制裝置112更具有耦合至字元線WL1 至WLm 的閘極及耦合至源極線SL1 至SLn 的源極。
記憶體陣列702耦合至支援電路系統，所述支援電路系統被配置成自多個電阻式隨機存取記憶體胞元102讀取資料及/或向所述多個電阻式隨機存取記憶體胞元102寫入資料。在一些實施例中，支援電路系統包括字元線解碼器704、位元線解碼器706、包括一或多個感測放大器的感測電路系統708、源極線解碼器710、及/或控制單元712。字元線解碼器704被配置成基於自控制單元712接收的位址ADDR 對字元線WL1 至WLm 中的一者選擇性地施加訊號（例如，電流及/或電壓），位元線解碼器706被配置成基於自控制單元712接收的位址ADDR 對所述多個位元線BL1 至BL2n 中的一或多者選擇性地施加訊號，且源極線解碼器710被配置成基於自控制單元712接收的位址ADDR 對所述多個源極線SL1 至SLn 中的一或多者選擇性地施加訊號。藉由對字元線WL1 至WLm 、位元線BL1 至BL2n 、及/或源極線SL1 至SLn 選擇性地施加訊號，所述支援電路系統能夠對多個電阻式隨機存取記憶體胞元102中的所選擇的一者實行形成操作、設定操作、重設操作、及讀取操作。
圖8A至圖8B是包括具有分別用以形成導電絲的多個電阻式隨機存取記憶體元件的電阻式隨機存取記憶體胞元的記憶體電路（例如，記憶體電路100）的操作條件的一些實施例。
圖8A是電阻式隨機存取記憶體胞元102的示意圖800，電阻式隨機存取記憶體胞元102具有多個電阻式隨機存取記憶體元件104a及104b，所述多個電阻式隨機存取記憶體元件104a及104b耦合至包括電晶體裝置的控制裝置112的汲極端子D 。如示意圖800中所示，在電阻式隨機存取記憶體胞元102的操作期間，可對耦合至第一電阻式隨機存取記憶體元件104a的第一位元線BL1 施加第一位元線電壓VBL1 且可對耦合至第二電阻式隨機存取記憶體元件104b的第二位元線BL2 施加第二位元線電壓VBL2 。可對控制裝置112的閘極端子G 施加字元線電壓VWL 且可對控制裝置112的源極端子S 施加源極線電壓VSL 。
圖8B示出表802，其示出可對示意圖800中所示電阻式隨機存取記憶體胞元102施加的示例性偏置電壓值以實行形成操作、設定操作、重設操作、及讀取操作。表802具有針對所選擇電阻式隨機存取記憶體胞元及未被選擇的電阻式隨機存取記憶體胞元的單獨的行。儘管表802中示出具體電壓值，然而應知，表802中所述操作並不限於該些電壓值，而是可在一些替代性實施例中使用不同的電壓值來實行。
表802中的列804至806闡述可用於對示意圖800中所示電阻式隨機存取記憶體胞元102的第一電阻式隨機存取記憶體元件104a及第二電阻式隨機存取記憶體元件104b實行形成操作的一些示例性偏置電壓值。
如表802中的列804中所示，為實行第一形成操作以在第一電阻式隨機存取記憶體元件104a內形成第一初始導電絲，對控制裝置112的閘極端子G 施加具有非零值（例如，介於約0.8伏特（V）與約1.4伏特之間）的字元線電壓VWL 。對第一位元線BL1 施加具有非零值（例如，介於約2.8伏特與約3.6伏特之間）的第一位元線電壓VBL1 且對第二位元線BL2 同時施加具有實質上為零的值的第二位元線電壓VBL2 。對控制裝置112的源極端子S 施加具有實質上為零的值的源極線電壓VSL 。列804所示偏置條件在第一電阻式隨機存取記憶體元件104a兩端形成大到足以形成第一初始導電絲的電位差。
如表802中的列806中所示，為實行第二形成操作以在第二電阻式隨機存取記憶體元件104b內形成第二初始導電絲，對控制裝置112的閘極端子G 施加具有非零值（例如，介於約0.8伏特與約1.4伏特之間）的字元線電壓VWL 。對第一位元線BL1 施加具有實質上為零的值的第一位元線電壓VBL1 且對第二位元線BL2 同時施加具有非零值（例如，介於約2.8伏特與約3.6伏特之間）的第二位元線電壓VBL2 。對控制裝置112的源極端子S 施加具有實質上為零的值的源極線電壓VSL 。列806所示偏置條件在第二電阻式隨機存取記憶體元件104b兩端形成大到足以形成第二初始導電絲的電位差。
列808闡述可用於對示意圖800中所示電阻式隨機存取記憶體胞元102的第一電阻式隨機存取記憶體元件104a及第二電阻式隨機存取記憶體元件104b實行設定操作的一些示例性偏置電壓值。在設定操作期間，偏置電壓值使得在第一電阻式隨機存取記憶體元件104a及第二電阻式隨機存取記憶體元件104b內形成導電路徑/絲（例如，氧空缺鏈（chain of oxygen vacancies））以在電阻式隨機存取記憶體胞元102內形成低電阻狀態。
如表802中的列808中所示，為實行設定操作，對控制裝置112的閘極端子G 施加具有非零值（例如，介於約1.6伏特與約2.4伏特之間）的字元線電壓。對第一位元線BL1 及第二位元線BL2 同時施加具有非零值（例如，介於約1.6伏特與約2.0伏特之間）的第一位元線電壓VBL1 及第二位元線電壓VBL2 。對控制裝置112的源極端子S 施加具有實質上為零的值的源極線電壓。列808所示偏置條件使氧空缺在第一電阻式隨機存取記憶體元件104a及第二電阻式隨機存取記憶體元件104b各自的資料儲存層內累積。氧空缺的累積在資料儲存層內形成單獨的導電絲，使得低電阻狀態被寫入至電阻式隨機存取記憶體胞元102。
列810闡述可用於對示意圖800中所示電阻式隨機存取記憶體胞元102的第一電阻式隨機存取記憶體元件104a及第二電阻式隨機存取記憶體元件104b實行重設操作的一些示例性偏置電壓值。在重設操作期間，偏置電壓值斷開第一電阻式隨機存取記憶體元件104a及第二電阻式隨機存取記憶體元件104b內的導電路徑/絲以在電阻式隨機存取記憶體胞元102內形成高電阻狀態。
如表802中的列810中所示，為實行重設操作，對控制裝置112的閘極端子G 施加具有非零值（例如，介於約1.8伏特與約3.0伏特之間）的字元線電壓。對第一位元線BL1 及第二位元線BL2 同時施加具有實質上為零的值的第一位元線電壓VBL1 及第二位元線電壓VBL2 。對控制裝置112的源極端子S 施加具有非零值（例如，介於約1.6伏特與約2.0伏特之間）的源極線電壓VSL 。列810所示偏置條件將氧空缺自第一電阻式隨機存取記憶體元件104a及第二電阻式隨機存取記憶體元件104b各自的資料儲存層內驅逐出。將氧空缺自資料儲存層驅逐出會斷開資料儲存層內的單獨的導電絲，使得高電阻狀態被寫入至電阻式隨機存取記憶體胞元102。
如表802中的列812中所示，為實行讀取操作，對控制裝置112的閘極端子G 施加具有非零值（例如，介於約0.9伏特與約1.3伏特之間）的字元線電壓。對第一位元線BL1 及第二位元線BL2 同時施加具有實質上為零的值的第一位元線電壓VBL1 及第二位元線電壓VBL2 。對控制裝置112的源極端子S 施加具有非零值（例如，介於約0.2伏特與約0.4伏特之間）的源極線電壓VSL 。列812所示偏置條件使單獨的讀取電流分別相依於第一電阻式隨機存取記憶體元件104a及第二電阻式隨機存取記憶體元件104b的電阻狀態，而自第一電阻式隨機存取記憶體元件104a及第二電阻式隨機存取記憶體元件104b輸出。
圖9至圖17是形成包括具有擁有多個電阻式隨機存取記憶體元件的電阻式隨機存取記憶體記憶胞的記憶體電路的積體晶片的方法的一些實施例的剖視圖900至1700。儘管圖9至圖17是結合一種方法來闡述，然而應知，圖9至圖17中所揭露結構並不僅限於此種方法，而是可作為獨立於所述方法之外的單獨結構。
如圖9所示剖視圖900中所示，在基底202之上的下部層間介電（ILD）層210內形成下部內連線層212。在各種實施例中，基底202可為例如半導體晶圓及/或一或多個晶圓上晶粒（die on a wafer）等任何類型的半導體主體（例如，矽、SiGe、矽晶絕緣體（silicon-on-insulator，SOI）、或類似物）以及與其相關聯的任何其他類型的半導體及/或磊晶層。在一些實施例中，可藉由選擇性地蝕刻下部層間介電層210（例如，氧化物、低介電常數介電質、超低介電常數介電質、或類似物）以在下部層間介電層210內界定開口來形成下部內連線層212。接著沈積金屬（例如，銅、鋁等）以填充開口，且實行平坦化製程（例如，化學機械平坦化製程（chemical mechanical planarization process））以移除過量金屬。
在一些實施例中，基底202可包括邏輯區402及嵌式記憶體區404。在一些此種實施例中，可在嵌式記憶體區404內形成包括下部內連線層212的導電導線的同時在邏輯區402內的下部層間介電層210中形成導電導線414。
如圖10所示剖視圖1000中所示，將下部絕緣層508形成至下部內連線層212及下部層間介電層210上。在一些實施例中，下部絕緣層508可包含氮化矽（SiN）、碳化矽（SiC）、或相似的複合介電膜。在一些實施例中，可藉由沈積技術（例如，物理氣相沈積（physical vapor deposition，PVD）、化學氣相沈積（chemical vapor deposition，CVD）、電漿增強型化學氣相沈積（plasma enhanced-chemical vapor deposition，PE-CVD）、原子層沈積（atomic layer deposition，ALD）、濺鍍（sputtering）、或類似技術）將下部絕緣層508形成至範圍介於約200埃與約300埃之間的厚度。在其他實施例中，可藉由沈積技術將下部絕緣層508形成至更小或更大的厚度。
在被沈積之後，下部絕緣層508被選擇性地暴露至第一蝕刻劑1002（例如，乾蝕刻劑及/或濕蝕刻劑）而在下部絕緣層508內形成界定多個開口1004的側壁。所述多個開口1004穿過下部絕緣層508延伸至下部內連線層212。在一些實施例中，可根據形成於下部絕緣層508之上的第一遮罩層（first masking layer）（圖中未示出）來將下部絕緣層508選擇性地暴露至第一蝕刻劑1002。在一些實施例中，第一蝕刻劑1002不在邏輯區402內的下部絕緣層508內形成開口。
如圖11所示剖視圖1100中所示，在下部內連線層212及下部層間介電層210之上形成相連電極結構1102。相連電極結構1102自所述多個開口1004內延伸至上覆於下部絕緣層508上的位置。在一些實施例中，藉由實行單獨的沈積以形成第一相連電極膜且隨後在所述第一相連電極膜之上形成第二相連電極膜來形成相連電極結構1102。在一些實施例中，第一相連電極膜可包括障壁層，例如氮化鉭（TaN）、氮化鈦（TiN）、或類似物。在一些實施例中，第二相連電極膜可包含金屬，例如鉭（Ta）、鈦（Ti）、或類似物。
如圖12所示剖視圖1200中所示，對相連電極結構1102實行平坦化製程（沿線1204）。平坦化製程移除相連電極結構1102的一部分且形成具有背朝基底202的平面上表面1202u的相連電極結構1202。在一些實施例中，平坦化製程可包括化學機械平坦化（chemical mechanical planarization，CMP）製程。在一些實施例中，平坦化製程使得在下部絕緣層508之上形成具有範圍介於約100埃與約500埃之間的厚度的相連電極結構1202。
如圖13所示剖視圖1300中所示，在相連電極結構1202之上形成資料儲存膜1302，在資料儲存膜1302之上形成頂蓋層膜1304，且在頂蓋層膜1304之上形成不相連電極結構1306。在一些實施例中，資料儲存膜1302可包含電阻可改變的高介電常數介電材料。舉例而言，在一些實施例中，資料儲存膜1302可包含氧化鉿（HfOX ）、氧化鋯（ZrOX ）、氧化鋁（AlOX ）、氧化鎳（NiOX ）、氧化鉭（TaOX ）、氧化鈦（TiOX ）、或類似物。在一些實施例中，可將資料儲存膜1302形成至範圍介於約25埃與約75埃之間的厚度。在一些實施例中，頂蓋層膜1304可包含金屬（例如，比如鈦（Ti）、鉿（Hf）、鉑（Pt）、鋁（Al）、或類似物）或金屬氧化物（例如，比如氧化鈦（TiOx ）、氧化鉿（HfOx ）、氧化鋯（ZrOx ）、氧化鍺（GeOx ）、氧化銫（CeOx ）、或類似物）。在一些實施例中，不相連電極結構1306可包含金屬，例如鈦（Ti）、鉭（Ta）、或類似物。在一些實施例中，可藉由沈積技術（例如，物理氣相沈積、化學氣相沈積、電漿增強型化學氣相沈積、濺鍍、原子層沈積、或類似物）來形成不相連電極結構1306。在一些實施例中，不相連電極結構1306可具有範圍介於約100埃與約400埃之間的厚度。
如在圖14所示剖視圖1400中所示，實行第一圖案化製程。第一圖案化製程自邏輯區402移除頂蓋層膜（圖13所示1304）及不相連電極結構（圖13所示1306）。第一圖案化製程亦自嵌式記憶體區404選擇性地移除頂蓋層膜（圖13所示1304）及不相連電極結構（圖13所示1306）以界定第一不相連電極110a及第二不相連電極110b。在一些實施例中，相連電極結構1202在第一不相連電極110a及第二不相連電極110b下方連續地延伸。在一些實施例中，第一圖案化製程包括在不相連電極結構（圖13所示1306）之上形成第一硬罩幕層506a及第二硬罩幕層506b。接著根據第一硬罩幕層506a及第二硬罩幕層506b將不相連電極結構暴露至第一蝕刻劑（例如，乾蝕刻劑及/或濕蝕刻劑）以移除頂蓋層膜（圖13所示1304）的未被遮罩部分及不相連電極結構（圖13所示1306）的未被遮罩部分。在各種實施例中，第一硬罩幕層506a及第二硬罩幕層506b可包含氧化矽（SiO2 ）、氮氧化矽（SiON）、氮化矽（SiN）、碳化矽（SiC）、或類似物。
在一些實施例中，可在第一不相連電極110a及第二不相連電極110b的相對兩側上形成側壁間隔物510。可藉由在資料儲存膜1302、第一不相連電極110a、第二不相連電極110b、第一硬罩幕層506a、及第二硬罩幕層506b上沈積間隔物層來形成側壁間隔物510。在一些實施例中，可藉由沈積技術（例如，物理氣相沈積、化學氣相沈積、電漿增強型化學氣相沈積、原子層沈積、濺鍍等）將間隔物層形成至範圍介於約400埃與約600埃之間的厚度。隨後蝕刻間隔物層以自水平表面移除間隔物層，進而留下沿著不相連電極110a及110b的相對兩側的間隔物層，以作為側壁間隔物510。在各種實施例中，間隔物層可包含氮化矽、二氧化矽（SiO2 ）、氮氧化矽（例如，SiON）、或類似物。
如在圖15所示剖視圖1500中所示，實行第二圖案化製程。第二圖案化製程自邏輯區402移除資料儲存膜（圖14所示1302）及相連電極結構（圖14所示1202）。第二圖案化製程亦自嵌式記憶體區404選擇性地移除資料儲存膜（圖14所示1302）及相連電極結構（圖14所示1202）以在第一相連電極106a之上界定第一資料儲存層108a且在第二相連電極106b之上界定第二資料儲存層108b。在一些實施例中，第二圖案化製程根據包括第一硬罩幕層506a、第二硬罩幕層506b、及側壁間隔物510的罩幕將資料儲存膜（圖14所示1302）及相連電極結構（圖14所示1202）選擇性地暴露至第二蝕刻劑。
如圖16所示剖視圖1600中所示，在第一電阻式隨機存取記憶體元件104a及第二電阻式隨機存取記憶體元件104b之上形成上部絕緣層512。隨後在上部絕緣層512之上形成上部層間介電（ILD）層218。上部絕緣層512具有面對基底202的第一側及貼靠上部層間介電層218的第二側。
如圖17所示剖視圖1700中所示，在第一電阻式隨機存取記憶體元件104a及第二電阻式隨機存取記憶體元件104b之上形成上部內連線結構514a及514b。在一些實施例中，上部內連線結構514a及514b分別包括上部通孔216a及216b、以及上部導線516a及516b。在一些實施例中，可藉由以下方式來形成上部內連線結構514a及514b：蝕刻上部層間介電層218以形成第一開口及第二開口，所述第一開口穿過上部層間介電層218及第一硬罩幕層506a延伸至第一不相連電極110a，所述第二開口穿過上部層間介電層218及第二硬罩幕層506b延伸至第二不相連電極110b。接著以金屬（例如，銅及/或鋁）填充所述開口以形成上部通孔216a及216b、以及上部導線516a及516b。
在一些實施例中，可在形成上部內連線結構514a及514b的同時在邏輯區402內形成導通孔416及導電導線414。導通孔416穿過上部層間介電層218、上部絕緣層512、及下部絕緣層508延伸至導電導線414。
圖18是形成包括具有擁有多個電阻式隨機存取記憶體元件的電阻式隨機存取記憶體胞元的記憶體電路的積體晶片的方法1800的一些實施例的流程圖。
儘管以下將方法1800示出及闡述為一系列動作或事件，然而應知，所示出的此類動作或事件的次序不應被解釋為具有限制意義。舉例而言，一些動作可以不同次序及/或與除本文所示及/或所述的動作或事件外的其他動作或事件同時發生。另外，可能並不需要所有所示動作來實作本文中的說明的一或多個態樣或實施例。此外，本文所繪示動作中的一或多者可在一或多個單獨動作及/或階段中施行。
在1802處，在基底之上的下部層間介電層內形成下部內連線層。將下部內連線層耦合至基底內的控制裝置。圖9是與動作1802對應的一些實施例的剖視圖900。
在1804處，在下部內連線層及下部層間介電層之上形成下部絕緣層。圖10是與動作1804對應的一些實施例的剖視圖1000。
在1806處，將下部絕緣層圖案化以界定用於暴露出下部內連線層的多個開口。圖10是與動作1806對應的一些實施例的剖視圖1000。
在1808處，在下部絕緣層之上及所述多個開口內形成相連電極結構。圖11是與動作1808對應的一些實施例的剖視圖1100。
在1810處，在相連電極結構之上形成資料儲存膜。圖13是與動作1810對應的一些實施例的剖視圖1300。
在1812處，在資料儲存膜之上形成頂蓋層膜。圖13是與動作1812對應的一些實施例的剖視圖1300。
在1814處，在頂蓋層膜之上形成不相連電極結構。圖13是與動作1814對應的一些實施例的剖視圖1300。
在1816處，使用第一圖案化製程將不相連電極結構選擇性地圖案化以界定多個不相連電極。在一些實施例中，第一圖案化製程可進一步界定多個頂蓋層。圖14是與動作1816對應的剖視圖1400的一些實施例。
在1818處，在資料儲存膜之上及在所述多個不相連電極的相對兩側上形成側壁間隔物。圖14是與動作1818對應的剖視圖1400的一些實施例。
在1820處，使用第二圖案化製程將資料儲存膜及相連電極結構選擇性地圖案化以界定資料儲存層及多個相連電極。圖15是與動作1820對應的剖視圖1500的一些實施例。
在1822處，在下部層間介電（ILD）層之上形成上部層間介電層。圖16是與動作1822對應的剖視圖1600的一些實施例。
在1824處，將上部內連線結構形成至所述多個不相連電極上。圖17是與動作1824對應的剖視圖1700的一些實施例。
因此，本發明的實施例是有關於具有包括分別用以形成導電絲的多個電阻式隨機存取記憶體元件的電阻式隨機存取記憶體胞元的電阻式隨機存取記憶體電路。藉由使用多個電阻式隨機存取記憶體元件來形成單獨的導電絲，所述電阻式隨機存取記憶體胞元能夠克服由於單個導電絲的有限電阻而造成的效能劣化。
在一些實施例中，本發明的實施例是有關於一種記憶體電路。所述記憶體電路包括：第一電阻式隨機存取記憶體（RRAM）元件，安排於基底之上的介電結構內，且具有被第一資料儲存層隔開的第一相連電極與第一不相連電極；第二電阻式隨機存取記憶體元件，安排於所述介電結構內且具有被第二資料儲存層隔開的第二相連電極與第二不相連電極；以及控制裝置，設置於所述基底內且具有耦合至所述第一相連電極及所述第二相連電極的第一端子以及耦合至字元線的第二端子。在一些實施例中，所述第一資料儲存層及所述第二資料儲存層被配置成共同儲存單個資料狀態。在一些實施例中，所述第一相連電極與所述第二相連電極是自所述第一資料儲存層正下方連續地延伸至所述第二資料儲存層正下方的共用電極。在一些實施例中，所述第一相連電極藉由下部內連線層耦合至所述第二相連電極，所述下部內連線層設置於所述介電結構內位於所述第一相連電極與所述控制裝置之間的位置處。在一些實施例中，所述第一相連電極藉由下部內連線層耦合至所述第二相連電極，所述下部內連線層自所述第一資料儲存層正下方連續地延伸至所述第二資料儲存層正下方。在一些實施例中，所述第一相連電極與所述第二相連電極耦合至同一源極線。在一些實施例中，所述第一不相連電極耦合至第一位元線且所述第二不相連電極耦合至與所述第一位元線不同的第二位元線。在一些實施例中，所述控制裝置包括電晶體裝置，所述電晶體裝置具有耦合至源極線的源極區、耦合至所述字元線的閘極電極、及電性耦合至所述第一相連電極及所述第二相連電極的汲極區。在一些實施例中，所述第一資料儲存層及所述第二資料儲存層的電阻可改變。
在其他實施例中，本發明的實施例是有關於一種記憶體電路。所述記憶體電路包括：第一電阻式隨機存取記憶體（RRAM）元件，安排於基底之上的介電結構內，且具有被第一資料儲存層隔開的第一相連電極與第一不相連電極；第二電阻式隨機存取記憶體元件，安排於所述介電結構內，且具有被第二資料儲存層隔開的第二相連電極與第二不相連電極；以及導電元件，自所述第一資料儲存層正下方連續地延伸至所述第二資料儲存層正下方，其中所述導電元件被配置成將所述第一相連電極電性耦合至所述第二相連電極。在一些實施例中，所述第一資料儲存層具有與所述第二資料儲存層的第二最外側壁隔開非零距離的第一最外側壁。在一些實施例中，所述第一資料儲存層與所述第二資料儲存層被配置成共同儲存單個資料狀態。在一些實施例中，所述第一相連電極與所述第二相連電極包含第一材料；且所述導電元件包含與所述第一材料不同的第二材料。在一些實施例中，所述記憶體電路更包括：電晶體裝置，設置於所述基底內且具有汲極區，所述汲極區電性耦合至所述第一相連電極及所述第二相連電極。在一些實施例中，所述第一相連電極藉由位於所述第一相連電極與所述電晶體裝置之間的下部內連線層耦合至所述第二相連電極。在一些實施例中，所述第一不相連電極耦合至第一位元線且所述第二不相連電極耦合至與所述第一位元線不同的第二位元線。在一些實施例中，所述記憶體電路更包括：側壁間隔物，安排於所述第一不相連電極與所述第二不相連電極之間。
在又一些其他實施例中，本發明的實施例是有關於一種形成記憶體電路的方法。所述方法包括：在基底之上的下部層間介電（ILD）層內形成下部內連線層；在所述下部內連線層之上形成相連電極結構；在所述相連電極結構之上形成資料儲存膜；在所述資料儲存膜之上形成不相連電極結構；以及將所述資料儲存膜、所述不相連電極結構及所述相連電極結構圖案化，以在所述下部內連線層與第一不相連電極之間形成第一資料儲存層以及在所述下部內連線層與第二不相連電極之間形成第二資料儲存層。在一些實施例中，所述不相連電極結構藉由第一圖案化製程被圖案化，且所述資料儲存膜及所述相連電極結構藉由在所述第一圖案化製程之後進行的第二圖案化製程被圖案化。在一些實施例中，所述方法更包括：在所述下部層間介電層之上形成下部絕緣層；將所述下部絕緣層圖案化，以形成暴露出所述下部內連線層的多個開口；以及將所述相連電極結構形成為填充所述開口且在所述下部絕緣層之上延伸。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本發明的實施例的各個態樣。熟習此項技術者應知，其可容易地使用本發明的實施例作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。舉例而言，儘管本發明的實施例將氧障壁層闡述為位於多層式不相連電極內，然而應知，所述氧障壁層並不限於所述不相連電極。確切而言，氧障壁層亦可或作為另一選擇存在於多層式相連電極中。
熟習此項技術者亦應認識到，該些等效構造並不背離本發明的實施例的精神及範圍，而且他們可在不背離本發明的實施例的精神及範圍的條件下對其作出各種改變、代替、及變更。
100、200、300、700‧‧‧記憶體電路
102‧‧‧電阻式隨機存取記憶體胞元
104a‧‧‧電阻式隨機存取記憶體元件/第一電阻式隨機存取記憶體元件
104b‧‧‧電阻式隨機存取記憶體元件/第二電阻式隨機存取記憶體元件
106a、502a‧‧‧第一相連電極
106b、502b‧‧‧第二相連電極
108a‧‧‧第一資料儲存層
108b‧‧‧第二資料儲存層
110a‧‧‧不相連電極/第一不相連電極
110b‧‧‧不相連電極/第二不相連電極
112‧‧‧控制裝置
114‧‧‧感測元件
202‧‧‧基底
204a、410b‧‧‧汲極區
204b、410a‧‧‧源極區
204c‧‧‧閘極介電質
204d‧‧‧閘極電極
206‧‧‧隔離區
208‧‧‧介電結構
210‧‧‧下部層間介電層
212‧‧‧下部內連線層
214a‧‧‧第一導電絲
214b‧‧‧第二導電絲
216a‧‧‧上部通孔/第一上部通孔
216b‧‧‧上部通孔/第二上部通孔
218‧‧‧上部層間介電層
310‧‧‧共用電極
310a‧‧‧下部區
310b‧‧‧上部區
400、500、600‧‧‧積體晶片
402‧‧‧邏輯區
404‧‧‧嵌式記憶體區
406‧‧‧經堆疊層間介電層
408‧‧‧蝕刻終止層
410‧‧‧電晶體裝置
410g‧‧‧閘極結構
412‧‧‧導電觸點
414‧‧‧導電導線
416‧‧‧導通孔
502a1 、502b1 ‧‧‧障壁層
502a2 、502b2 ‧‧‧金屬層
504a‧‧‧第一頂蓋層
504b‧‧‧第二頂蓋層
506a‧‧‧第一硬罩幕層
506b‧‧‧第二硬罩幕層
508‧‧‧下部絕緣層
510‧‧‧側壁間隔物
512‧‧‧上部絕緣層
514a‧‧‧上部內連線結構/第一上部內連線結構
514b‧‧‧上部內連線結構/第二上部內連線結構
516a、516b‧‧‧上部導線
602‧‧‧下部層間介電結構
702‧‧‧記憶體陣列
704‧‧‧字元線解碼器
706‧‧‧位元線解碼器
708‧‧‧感測電路系統
710‧‧‧源極線解碼器
712‧‧‧控制單元
800‧‧‧示意圖
802‧‧‧表
804、806、808、810、812‧‧‧列
900、1000、1100、1200、1300、1400、1500、1600、1700‧‧‧剖視圖
1002‧‧‧第一蝕刻劑
1004‧‧‧開口
1102、1202‧‧‧相連電極結構
1202u‧‧‧平面上表面
1204‧‧‧線
1302‧‧‧資料儲存膜
1304‧‧‧頂蓋層膜
1306‧‧‧不相連電極結構
1800‧‧‧方法
1802、1804、1806、1808、1810、1812、1814、1816、1818、1820、1822、1824‧‧‧動作
ADDR‧‧‧位址
BL1 、BL2n-1 ‧‧‧位元線/第一位元線
BL2 、BL2n ‧‧‧位元線/第二位元線
D‧‧‧汲極端子
G‧‧‧閘極端子
Ir1 、Ir2 ‧‧‧讀取電流
R1 ‧‧‧第一電阻式隨機存取記憶體元件的電阻
R2 ‧‧‧第二電阻式隨機存取記憶體元件的電阻
S‧‧‧源極端子
SL、SL1 、SLn ‧‧‧源極線
VBL1 ‧‧‧第一位元線電壓
VBL2 ‧‧‧第二位元線電壓
VSL ‧‧‧電壓/源極線電壓
VWL ‧‧‧字元線電壓
WL、WL1 、WL2 、WLm ‧‧‧字元線
結合附圖閱讀以下詳細說明，會最佳地理解本發明的實施例的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1是具有擁有多個電阻式隨機存取記憶體（RRAM）元件的電阻式隨機存取記憶體胞元的記憶體電路的一些實施例的示意圖。 圖2是包括具有擁有分別用以形成導電絲（conductive filament）的多個電阻式隨機存取記憶體元件的電阻式隨機存取記憶體胞元的記憶體電路的積體晶片的一些實施例的剖視圖。 圖3是包括具有擁有多個電阻式隨機存取記憶體元件的電阻式隨機存取記憶體胞元的記憶體電路的積體晶片的一些其他實施例的剖視圖。 圖4是具有邏輯區及包括具有多個電阻式隨機存取記憶體元件的電阻式隨機存取記憶體胞元的嵌式記憶體區的積體晶片的一些其他實施例的剖視圖。 圖5是包括具有擁有多個電阻式隨機存取記憶體元件的電阻式隨機存取記憶體胞元的記憶體電路的積體晶片的一些其他實施例的剖視圖。 圖6是包括具有擁有多個電阻式隨機存取記憶體元件的電阻式隨機存取記憶體胞元的記憶體電路的積體晶片的一些其他實施例的剖視圖。 圖7是具有分別包括多個電阻式隨機存取記憶體元件的電阻式隨機存取記憶體胞元的記憶體陣列的一些實施例的示意圖。 圖8A至圖8B是具有擁有多個電阻式隨機存取記憶體元件的電阻式隨機存取記憶體胞元的記憶體電路的操作條件的一些實施例。 圖9至圖17是形成包括具有擁有多個電阻式隨機存取記憶體元件的電阻式隨機存取記憶體胞元的記憶體電路的積體晶片的方法的一些實施例的剖視圖。 圖18是形成包括具有擁有多個電阻式隨機存取記憶體元件的電阻式隨機存取記憶體胞元的記憶體電路的積體晶片的方法的一些實施例的流程圖。

Claims (20)

  1. 一種記憶體電路，包括： 第一電阻式隨機存取記憶體元件，安排於基底之上的介電結構內，且具有被第一資料儲存層隔開的第一相連電極與第一不相連電極； 第二電阻式隨機存取記憶體元件，安排於所述介電結構內且具有被第二資料儲存層隔開的第二相連電極與第二不相連電極；以及 控制裝置，設置於所述基底內且具有耦合至所述第一相連電極及所述第二相連電極的第一端子以及耦合至字元線的第二端子。
  2. 如申請專利範圍第1項所述的記憶體電路，其中所述第一資料儲存層及所述第二資料儲存層被配置成共同儲存單個資料狀態。
  3. 如申請專利範圍第1項所述的記憶體電路，其中所述第一相連電極與所述第二相連電極是自所述第一資料儲存層正下方連續地延伸至所述第二資料儲存層正下方的共用電極。
  4. 如申請專利範圍第1項所述的記憶體電路，其中所述第一相連電極藉由下部內連線層耦合至所述第二相連電極，所述下部內連線層設置於所述介電結構內位於所述第一相連電極與所述控制裝置之間的位置處。
  5. 如申請專利範圍第1項所述的記憶體電路，其中所述第一相連電極藉由下部內連線層耦合至所述第二相連電極，所述下部內連線層自所述第一資料儲存層正下方連續地延伸至所述第二資料儲存層正下方。
  6. 如申請專利範圍第5項所述的記憶體電路，其中所述第一相連電極與所述第二相連電極耦合至同一源極線。
  7. 如申請專利範圍第1項所述的記憶體電路，其中所述第一不相連電極耦合至第一位元線且所述第二不相連電極耦合至與所述第一位元線不同的第二位元線。
  8. 如申請專利範圍第1項所述的記憶體電路，其中所述控制裝置包括電晶體裝置，所述電晶體裝置具有耦合至源極線的源極區、耦合至所述字元線的閘極電極、及電性耦合至所述第一相連電極及所述第二相連電極的汲極區。
  9. 如申請專利範圍第1項所述的記憶體電路，其中所述第一資料儲存層及所述第二資料儲存層的電阻可改變。
  10. 一種記憶體電路，包括： 第一電阻式隨機存取記憶體元件，安排於基底之上的介電結構內，且具有被第一資料儲存層隔開的第一相連電極與第一不相連電極； 第二電阻式隨機存取記憶體元件，安排於所述介電結構內，且具有被第二資料儲存層隔開的第二相連電極與第二不相連電極；以及 導電元件，自所述第一資料儲存層正下方連續地延伸至所述第二資料儲存層正下方，其中所述導電元件被配置成將所述第一相連電極電性耦合至所述第二相連電極。
  11. 如申請專利範圍第10項所述的記憶體電路，其中所述第一資料儲存層具有與所述第二資料儲存層的第二最外側壁隔開非零距離的第一最外側壁。
  12. 如申請專利範圍第10項所述的記憶體電路，其中所述第一資料儲存層與所述第二資料儲存層被配置成共同儲存單個資料狀態。
  13. 如申請專利範圍第10項所述的記憶體電路， 其中所述第一相連電極與所述第二相連電極包含第一材料；且 其中所述導電元件包含與所述第一材料不同的第二材料。
  14. 如申請專利範圍第10項所述的記憶體電路，更包括： 電晶體裝置，設置於所述基底內且具有汲極區，所述汲極區電性耦合至所述第一相連電極及所述第二相連電極。
  15. 如申請專利範圍第14項所述的記憶體電路，其中所述第一相連電極藉由位於所述第一相連電極與所述電晶體裝置之間的下部內連線層耦合至所述第二相連電極。
  16. 如申請專利範圍第10項所述的記憶體電路，其中所述第一不相連電極耦合至第一位元線且所述第二不相連電極耦合至與所述第一位元線不同的第二位元線。
  17. 如申請專利範圍第10項所述的記憶體電路，更包括： 側壁間隔物，安排於所述第一不相連電極與所述第二不相連電極之間。
  18. 一種形成記憶體電路的方法，包括： 在基底之上的下部層間介電層內形成下部內連線層； 在所述下部內連線層之上形成相連電極結構； 在所述相連電極結構之上形成資料儲存膜； 在所述資料儲存膜之上形成不相連電極結構；以及 將所述資料儲存膜、所述不相連電極結構及所述相連電極結構圖案化，以在所述下部內連線層與第一不相連電極之間形成第一資料儲存層以及在所述下部內連線層與第二不相連電極之間形成第二資料儲存層。
  19. 如申請專利範圍第18項所述的方法，其中所述不相連電極結構藉由第一圖案化製程被圖案化，且所述資料儲存膜及所述相連電極結構藉由在所述第一圖案化製程之後進行的第二圖案化製程被圖案化。
  20. 如申請專利範圍第18項所述的方法，更包括： 在所述下部層間介電層之上形成下部絕緣層； 將所述下部絕緣層圖案化，以形成暴露出所述下部內連線層的多個開口；以及 將所述相連電極結構形成為填充所述開口且在所述下部絕緣層之上延伸。
TW107130273A 2017-08-30 2018-08-30 記憶體電路及形成記憶體電路的方法 TWI678823B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762552078P 2017-08-30 2017-08-30
US62/552,078 2017-08-30
US15/904,963 2018-02-26
US15/904,963 US10504963B2 (en) 2017-08-30 2018-02-26 RRAM memory cell with multiple filaments

Publications (2)

Publication Number Publication Date
TW201914069A true TW201914069A (zh) 2019-04-01
TWI678823B TWI678823B (zh) 2019-12-01

Family

ID=65437575

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107130273A TWI678823B (zh) 2017-08-30 2018-08-30 記憶體電路及形成記憶體電路的方法

Country Status (4)

Country Link
US (2) US10504963B2 (zh)
KR (1) KR102149802B1 (zh)
CN (1) CN109427841B (zh)
TW (1) TWI678823B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI806287B (zh) * 2021-04-16 2023-06-21 南韓商三星電子股份有限公司 包含邊緣絕緣層的半導體裝置

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102018107724B4 (de) * 2017-08-30 2021-08-12 Taiwan Semiconductor Manufacturing Co. Ltd. RRAM-Speicherzelle mit mehreren Filamenten
US10276794B1 (en) 2017-10-31 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and fabrication method thereof
US10644231B2 (en) * 2017-11-30 2020-05-05 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and fabrication method thereof
US10734447B2 (en) * 2018-10-22 2020-08-04 International Business Machines Corporation Field-effect transistor unit cells for neural networks with differential weights
US10714536B2 (en) 2018-10-23 2020-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Method to form memory cells separated by a void-free dielectric structure
US10903272B2 (en) * 2018-11-30 2021-01-26 Globalfoundries Singapore Pte. Ltd. Memory device and a method for forming the memory device
US11367750B2 (en) * 2019-06-12 2022-06-21 Globalfoundries U.S. Inc. Vertical memory devices
US10879308B1 (en) * 2019-09-19 2020-12-29 International Business Machines Corporation Stacked nanosheet 4T2R unit cell for neuromorphic computing
US11107982B2 (en) * 2019-10-15 2021-08-31 Taiwan Semiconductor Manufacturing Company, Ltd. RRAM structure
US11594678B2 (en) 2020-03-03 2023-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Diffusion barrier layer in programmable metallization cell
US11785860B2 (en) * 2020-04-13 2023-10-10 Globalfoundries U.S. Inc. Top electrode for a memory device and methods of making such a memory device
US11469373B2 (en) 2020-09-10 2022-10-11 Rockwell Collins, Inc. System and device including memristor material
US11456418B2 (en) * 2020-09-10 2022-09-27 Rockwell Collins, Inc. System and device including memristor materials in parallel
US11462267B2 (en) 2020-12-07 2022-10-04 Rockwell Collins, Inc. System and device including memristor material
US11631808B2 (en) 2020-12-07 2023-04-18 Rockwell Collins, Inc. System and device including memristor material
TWI744165B (zh) * 2021-01-06 2021-10-21 華邦電子股份有限公司 電阻式隨機存取記憶體及其製造方法
US11856876B2 (en) 2021-03-26 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices with a double sided word line structure and methods of manufacture
US11545202B2 (en) * 2021-04-30 2023-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit design and layout with high embedded memory density
TWI792764B (zh) * 2021-12-13 2023-02-11 華邦電子股份有限公司 記憶體陣列及其操作方法
CN114242748A (zh) * 2021-12-20 2022-03-25 厦门半导体工业技术研发有限公司 一种存储单元组及其制造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7663134B2 (en) * 2007-07-10 2010-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Memory array with a selector connected to multiple resistive cells
CN101350360B (zh) * 2008-08-29 2011-06-01 中国科学院上海微系统与信息技术研究所 一种三维堆叠非相变所致电阻转换存储装置及其制造方法
WO2010050094A1 (ja) * 2008-10-30 2010-05-06 パナソニック株式会社 不揮発性半導体記憶装置及びその製造方法
US8023299B1 (en) * 2009-04-09 2011-09-20 Netlogic Microsystems, Inc. Content addressable memory device having spin torque transfer memory cells
US8320178B2 (en) * 2009-07-02 2012-11-27 Actel Corporation Push-pull programmable logic device cell
US9153672B2 (en) * 2012-12-21 2015-10-06 Taiwan Semiconductor Manufacturing Co., Ltd. Vertical BJT for high density memory
JP6315484B2 (ja) * 2013-09-20 2018-04-25 国立大学法人東北大学 メモリセル及び記憶装置
US9178144B1 (en) 2014-04-14 2015-11-03 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM cell with bottom electrode
US9847481B2 (en) * 2015-10-27 2017-12-19 Taiwan Semiconductor Manufacturing Co., Ltd. Metal landing on top electrode of RRAM
US9461245B1 (en) * 2015-11-13 2016-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Bottom electrode for RRAM structure

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI806287B (zh) * 2021-04-16 2023-06-21 南韓商三星電子股份有限公司 包含邊緣絕緣層的半導體裝置
US11770926B2 (en) 2021-04-16 2023-09-26 Samsung Electronics Co., Ltd. Semiconductor devices including an edge insulating layer

Also Published As

Publication number Publication date
KR20190024629A (ko) 2019-03-08
US10504963B2 (en) 2019-12-10
TWI678823B (zh) 2019-12-01
US20190067373A1 (en) 2019-02-28
US20190109178A1 (en) 2019-04-11
CN109427841A (zh) 2019-03-05
CN109427841B (zh) 2023-08-04
KR102149802B1 (ko) 2020-09-01
US10680038B2 (en) 2020-06-09

Similar Documents

Publication Publication Date Title
TWI678823B (zh) 記憶體電路及形成記憶體電路的方法
US11889705B2 (en) Interconnect landing method for RRAM technology
US11856797B2 (en) Resistive switching random access memory with asymmetric source and drain
US10109793B2 (en) Bottom electrode for RRAM structure
TWI656528B (zh) 記憶體電路及其形成方法
US20200075857A1 (en) Top electrode last scheme for memory cell to prevent metal redeposit
US12075634B2 (en) RRAM memory cell with multiple filaments
TWI770662B (zh) 積體晶片、記憶體元件及其形成方法
CN113140588A (zh) 存储器件及其制造方法
US20210399141A1 (en) Dual-layer channel transistor and methods of forming same
KR102688379B1 (ko) 전도성 브리징 ram(cbram)의 직접 단락 누출을 완화하기 위한 확산 배리어
US20230157187A1 (en) Resistive memory device with enhanced local electric field and methods of forming the same
TW202236279A (zh) 半導體記憶體元件及其製作方法