TW202236279A - 半導體記憶體元件及其製作方法 - Google Patents
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Abstract
一種半導體記憶體元件，包含一基底；一介電層，位於該基底上；一接觸插塞，位於該介電層中，其中，該接觸插塞的一上部從該介電層的一頂面突出，其中，該接觸插塞的該上部作為一第一電極；一緩衝層，位於該介電層上且位於該接觸插塞旁邊；一電阻切換層，位於該緩衝層旁邊；以及一第二電極，位於該電阻切換層旁邊。
Description
本發明係有關於半導體技術領域，特別是有關於一種電阻隨機存取記憶體元件及其製作方法。
電阻隨機存取記憶體（RRAM）是可設定在低電阻或高電阻狀態的可重編程裝置的通用名稱。RRAM通常由設置在兩個電極之間的介電層組成。某些類型的RRAM通過在介電質的局限區域中形成不同的細絲來導通。其它類型的RRAM可以通過在整個介電區域改變其特性來進行傳導。
RRAM通過使用介於兩個電極之間的介電層的可變電阻特性來存儲資訊。這種作為電阻層的介電層通常是絕緣的，但是可以通過在施加足夠高的電壓之後形成的細絲或導電路徑（即，通過形成過程）使其導電。傳導路徑的形成可能來自不同的機制，包括缺陷、金屬遷移等。細絲一旦形成，仍可通過施加適當電壓將其重置（即斷裂，導致高電阻）或設定（即重新形成，導致低電阻）。
目前的RRAM結構通常是單電晶體單電阻的垂直式組態，由於需要大的電流，故其記憶體單元的尺寸會受到電晶體的影響。此外，目前的RRAM結構，在記憶體區域內需要先製作底電極、電阻切換層和上電極，因此相對於周邊電路區域，在記憶體區域內有額外的金屬層間介電層的厚度，並且會遇到低介電常數層填隙問題。
本發明的主要目的在提供一種半導體記憶體元件及其製作方法，以解決上述現有技術的不足和缺點。
本發明一方面提供一種半導體記憶體元件，包含一基底；一介電層，位於該基底上；一接觸插塞，位於該介電層中，其中，該接觸插塞的一上部從該介電層的一頂面突出，其中，該接觸插塞的該上部作為一第一電極；一緩衝層，位於該介電層上且位於該接觸插塞旁邊；一電阻切換層，位於該緩衝層旁邊；以及一第二電極，位於該電阻切換層旁邊。
根據本發明實施例，該接觸插塞電連接到所述基底上的一電晶體的一汲極摻雜區，其中，該電晶體包含一閘極、一源極摻雜區和該汲極摻雜區。
根據本發明實施例，該第二電極電連接到沿著一第一方向延伸的一位元線，該源極摻雜區電連接到位於該基底中的一源極線，其中該源極線沿著一第二方向延伸。
根據本發明實施例，該第一方向與該第二方向正交。
根據本發明實施例，該接觸插塞的該上部的一頂面與該緩衝層的一頂面、該電阻切換層的一頂面以及該第二電極的一頂面共面。
根據本發明實施例，該緩衝層是圍繞該接觸插塞的該上部的一側壁子緩衝層。
根據本發明實施例，該電阻切換層具有一垂直部分，位於該緩衝層上，以及一水平部分，位於該介電層上。
根據本發明實施例，該接觸插塞包含鎢。
根據本發明實施例，該緩衝層包含一金屬或一導電過渡金屬氧化物。
根據本發明實施例，該金屬包含鋁、鈦、鉭、金、銀、鉑、鎢、鎳、銥或銅。
根據本發明實施例，該導電過渡金屬氧化物包含氧化鎳、氧化鉭、氧化鈦、氧化鉿、氧化鎢、氧化鋯、氧化鋁、鈦酸鍶、氧化鈮或氧化釔。
根據本發明實施例，該電阻切換層包含氧化鎳、氧化鉭、氧化鈦、氧化鉿、氧化鎢、氧化鋯、氧化鋁、鈦酸鍶、氧化鈮或氧化釔。
根據本發明實施例，該第二電極包含氮化鈦或氮化鉭。
本發明另一方面揭露一種記憶體佈局，包含一電晶體，包含一源極摻雜區和一汲極摻雜區；一接觸插塞，位於該汲極摻雜區上，其中該接觸插塞作為一第一電極；一緩衝層，圍繞該接觸插塞；一電阻切換層，圍繞該緩衝層；以及一第二電極，位於該電阻切換層旁邊。
根據本發明實施例，該緩衝層是一側壁子緩衝層，圍繞該接觸插塞的一上部。
根據本發明實施例，該第二電極電連接到沿著一第一方向延伸的一位元線，該源極摻雜區電連接到一源極線，其中該源極線沿著一第二方向延伸。
根據本發明實施例，該第一方向與該第二方向正交。
本發明又另一方面揭露一種形成半導體記憶體元件的方法。提供一基底；在該基底上形成一介電層；在該介電層中形成一接觸插塞，其中，該接觸插塞的一上部從該介電層的一頂面突出，其中，該接觸插塞的該上部作為一第一電極；在該介電層上和該接觸插塞的該上部旁邊形成一緩衝層；在該緩衝層旁邊形成一電阻切換層；以及在該電阻切換層旁邊形成一第二電極。
根據本發明實施例，該接觸插塞包含鎢。
根據本發明實施例，該緩衝層包含一金屬或一導電過渡金屬氧化物。
在下文中，將參照附圖說明細節，該些附圖中之內容亦構成說明書細節描述的一部份，並且以可實行該實施例之特例描述方式來繪示。下文實施例已描述足夠的細節俾使該領域之一般技藝人士得以具以實施。
當然，亦可採行其他的實施例，或是在不悖離文中所述實施例的前提下作出任何結構性、邏輯性、及電性上的改變。因此，下文之細節描述不應被視為是限制，反之，其中所包含的實施例將由隨附的申請專利範圍來加以界定。
在以下詳細說明中，以Mn表示金屬內連線結構中的不同金屬層，其中n為正整數，例如，M1代表金屬內連線結構中的第一層金屬層，M2代表金屬內連線結構中的第二層金屬層，以此類推，並以Vn表示金屬內連線結構中的不同導通孔，例如，V1代表連接M1至M2的導通孔，V2代表連接M2至M3的導通孔，以此類推。
本發明披露一種高密度半導體記憶體元件結構和佈局，特別是一種高密度電阻隨機存取記憶體元件結構和佈局，其具體技術特徵在於：以電連接至電晶體的汲極摻雜區的接觸插塞（contact plug）的突出上部作為記憶體存儲結構的第一電極，並將電阻切換層（resistive-switching layer）和第二電極設置在所述接觸插塞的突出上部的旁邊的凹陷區域中，如此使得第一電極、電阻切換層和第二電極構成一水平配置。
請參閱第1圖和第2圖，其中第1圖為依據本發明實施例所繪示的單電晶體雙電阻（1T2R）記憶體佈局示意圖，第2圖為沿著第1圖中的切線I-I’所示的剖面示意圖。如第1圖和第2圖所示，記憶體佈局M由複數個1T2R記憶體單元MC所構成。根據本發明實施例，記憶體佈局M包含複數個棋盤狀排列的接觸插塞CT，其中包括複數個電連接至電晶體T的汲極摻雜區103的接觸插塞CT
D，以及複數個和接觸插塞CT
D交錯設置的接觸插塞CT
G。根據本發明實施例，電晶體T包含閘極101、源極摻雜區102和汲極摻雜區103。根據本發明實施例，電連接至汲極摻雜區103的接觸插塞CT
D係作為記憶體存儲結構的一第一電極。
根據本發明實施例，記憶體佈局M另包含複數條沿著一第一方向D1延伸的奇數列位元線BL_odd（圖中僅例示性的顯示三條）和偶數列位元線BL_even（圖中僅例示性的顯示兩條）。根據本發明實施例，奇數列位元線BL_odd和偶數列位元線BL_even可以設置在不同層的金屬內連線層中。根據本發明實施例，例如，奇數列位元線BL_odd可以設置在M3金屬層中，而偶數列位元線BL_even可以設置在M2金屬層中。根據本發明實施例，奇數列位元線BL_odd和偶數列位元線BL_even可以分別電連接至相對記憶體存儲結構的第二電極230。
根據本發明實施例，記憶體佈局M另包含複數條沿著一第二方向D2延伸的字元線WL1和WL2（圖中僅例示性的顯示兩條），以及複數條沿著第二方向D2延伸並且電連接電晶體T的源極摻雜區102的源極線SL1和SL2（圖中僅例示性的顯示兩條）。根據本發明實施例，字元線WL1和WL2可以是多晶矽字元線，但不限於此。根據本發明實施例，源極線SL1和SL2可以是設置在基底100中的重摻雜區，例如，N
＋摻雜區。根據本發明實施例，第一方向D1與第二方向D2正交。
根據本發明實施例，記憶體佈局M另包含一緩衝層210，圍繞各個接觸插塞CT的突出上部WP。根據本發明實施例，記憶體佈局M另包含一電阻切換層220，圍繞緩衝層210。根據本發明實施例，第二電極230位於電阻切換層220旁邊。根據本發明實施例，第二電極230包含氮化鈦或氮化鉭。
從第2圖可看出本發明記憶體單元MC包含基底100，例如，矽基底。電晶體T的源極摻雜區102和汲極摻雜區103係設置在基底100中。另外，在基底100中可以有絕緣結構SI，用來隔離鄰近的電晶體元件。記憶體單元MC另包含一介電層IL1，例如，矽氧層，位於基底100上。根據本發明實施例，接觸插塞CT係位於介電層IL1中，且接觸插塞CT的一上部WP從介電層IL1的一頂面S1突出。如前所述，接觸插塞CT的上部WP作為記憶體存儲結構的第一電極。根據本發明實施例，接觸插塞CT可以包含鎢，但不限於此。
根據本發明實施例，緩衝層210係位於介電層IL1上且位於接觸插塞CT旁邊，環繞著接觸插塞CT的上部WP。根據本發明實施例，緩衝層210是一側壁子（spacer）緩衝層。根據本發明實施例，緩衝層210可以包含一金屬或一導電過渡金屬氧化物。根據本發明實施例，前述金屬可以包含鋁、鈦、鉭、金、銀、鉑、鎢、鎳、銥或銅，但不限於此。根據本發明實施例，前述導電過渡金屬氧化物可以包含氧化鎳、氧化鉭、氧化鈦、氧化鉿、氧化鎢、氧化鋯、氧化鋁、鈦酸鍶、氧化鈮或氧化釔，但不限於此。
根據本發明實施例，接觸插塞CT的上部WP的一頂面S2與緩衝層210的一頂面S3、電阻切換層220的一頂面S4以及第二電極230的一頂面S5共面。根據本發明實施例，電阻切換層220具有一垂直部分220v，位於緩衝層210上，以及一水平部分220h，位於介電層IL1上。根據本發明實施例，垂直部分220v直接接觸緩衝層210，水平部分220h直接接觸介電層IL1。
根據本發明實施例，在介電層IL1上可以另設置有一介電層IL2，例如，低介電常數材料層，但不限於此。根據本發明實施例，在介電層IL2中可以形成有M1金屬層。根據本發明實施例，M1金屬層為複數個金屬接墊，分別設置在相對應的第二電極230上。根據本發明實施例，在介電層IL2上可以另設置有一介電層IL3，例如，低介電常數材料層，但不限於此。根據本發明實施例，在介電層IL3中可以形成有M2金屬層和V1導通孔。根據本發明實施例，在介電層IL3上可以另設置有一介電層IL4，例如，低介電常數材料層，但不限於此。根據本發明實施例，在介電層IL4中可以形成有M3金屬層和V2導通孔。根據本發明實施例，位於電晶體T的閘極101正上方的第二電極203係經由M1金屬層、V1導通孔、M2金屬層和V2導通孔電連接至位於M3金屬層的奇數列位元線BL_odd。根據本發明實施例，位於相鄰兩個電晶體T的汲極摻雜區103之間的第二電極230係經由M1金屬層和V1導通孔電連接至位於M2金屬層的偶數列位元線BL_even。
從第1圖中可看出，奇數列位元線BL_odd和偶數列位元線BL_even彼此不重疊，而偶數列位元線BL_even需要再經由一沿著第二方向D2延伸出去的延伸部BLE，才能電連接至位於相鄰兩個電晶體T的汲極摻雜區103之間的第二電極230。根據本發明實施例，在同一列上的第二電極230係分別電連接到沿著第一方向D1延伸的奇數列位元線BL_odd和偶數列位元線BL_even，而電晶體T的源極摻雜區102係分別電連接到位於基底100中沿著第二方向D2延伸的源極線SL1和SL2。
請參閱第3圖至第9圖，其為依據本發明實施例所繪示的形成半導體記憶體元件的方法的示意圖，其中，相同的區域、層或元件仍沿用相同的符號來表示。如第3圖所示，提供一基底100，例如，矽基底。基底100包含一邏輯電路區LR和一記憶陣列區CR。在基底100上形成有電晶體T，包括閘極101、源極摻雜區102和汲極摻雜區103。在基底100中可以有絕緣結構SI，用來隔離鄰近的電晶體元件。在基底100上另形成有一介電層IL1，例如，矽氧層，但不限於此。在介電層IL1中，形成有複數個接觸插塞CT。此時，介電層IL1的頂面S0與接觸插塞CT的頂面S2是齊平的。接著，在介電層IL1上形成一光阻圖案PR，其中，光阻圖案PR覆蓋住邏輯電路區LR，但是顯露出記憶陣列區CR。
如第4圖所示，接著，進行一蝕刻製程，例如，乾蝕刻製程，利用光阻圖案PR做為一蝕刻抵擋遮罩，蝕刻掉記憶陣列區CR內的被顯露出來的介電層IL1的部分厚度，如此形成一凹陷區域R1。接著，去除剩餘的光阻圖案PR。此時，記憶陣列區CR內的介電層IL1的頂面S1低於接觸插塞CT的頂面S2，也低於邏輯電路區LR的介電層IL1的頂面S0，因此在邏輯電路區LR和記憶陣列區CR的界面處形成一階梯落差SH。在記憶陣列區CR內，接觸插塞CT的上部WP突出於介電層IL1的頂面S1。如前所述，接觸插塞CT的上部WP係作為一第一電極。後續，可以進行一清潔製程，以去除可能的氧化物。
如第5圖所示，接著全面沉積一緩衝層210L，使緩衝層210L順形的覆蓋在邏輯電路區LR和記憶陣列區CR上。根據本發明實施例，沉積緩衝層210L的方法可以包括，但不限於，原子層沉積法、化學氣相沉積法或物理氣相沉積法。由於在記憶陣列區CR內，接觸插塞CT的上部WP突出於介電層IL1的頂面S1，因此，緩衝層210L順形的覆蓋在接觸插塞CT的上部WP，在記憶陣列區CR內形成突起結構。根據本發明實施例，緩衝層210L可以包含一金屬或一導電過渡金屬氧化物。例如，金屬可以包含鋁、鈦、鉭、金、銀、鉑、鎢、鎳、銥或銅。導電過渡金屬氧化物可以包含氧化鎳、氧化鉭、氧化鈦、氧化鉿、氧化鎢、氧化鋯、氧化鋁、鈦酸鍶、氧化鈮或氧化釔。
如第6圖所示，在沉積緩衝層210L之後，接著對緩衝層210L進行一回蝕刻製程，例如，乾蝕刻或離子束削切（ion milling）等方法，如此在接觸插塞CT的上部WP的側壁上形成側壁子緩衝層210。根據本發明實施例，在邏輯電路區LR和記憶陣列區CR的界面處的階梯落差SH上，會形成側壁子緩衝層210S。此時，在側壁子緩衝層210和介電層IL1的頂面S1之間形成凹陷區域R2。
如第7圖所示，接著全面沉積一電阻切換層220L，使電阻切換層220L順形的覆蓋在邏輯電路區LR和記憶陣列區CR上。根據本發明實施例，沉積電阻切換層220L的方法可以包括，但不限於，原子層沉積法、化學氣相沉積法或物理氣相沉積法。根據本發明實施例，電阻切換層220L可以包含氧化鎳、氧化鉭、氧化鈦、氧化鉿、氧化鎢、氧化鋯、氧化鋁、鈦酸鍶、氧化鈮或氧化釔。根據本發明實施例，電阻切換層220L可以具有一垂直部分220v，位於緩衝層210上，以及一水平部分220h，位於介電層IL1上。根據本發明實施例，電阻切換層220L順形的沉積在凹陷區域R2內，在電阻切換層220L的表面上構成凹陷區域R3。
如第8圖所示，接著在邏輯電路區LR和記憶陣列區CR的電阻切換層220L上沉積一第二電極層230L。根據本發明實施例，第二電極層230L可以填滿電阻切換層220L的表面上的凹陷區域R3。根據本發明實施例，例如，第二電極層230L可以包含氮化鈦或氮化鉭。根據本發明實施例，第二電極層230L的方法可以包括，但不限於，原子層沉積法、化學氣相沉積法或物理氣相沉積法。
如第9圖所示，進行一平坦化製程，例如，化學機械研磨（CMP）製程，研磨掉部分厚度的第二電極層230L和電阻切換層220L，如此形成記憶體單元MC。後續的製程步驟包括介電層沉積和金屬內連線結構（包括位元線）的製作，屬於本領域技術人員所熟知的技術，因此不另贅述。本發明記憶體單元MC包含基底100；介電層IL1，位於基底100上；接觸插塞CT，位於介電層IL1中，其中，接觸插塞CT的上部WP從介電層IL1的頂面S1突出，其中，接觸插塞CT的上部WP作為第一電極；緩衝層210，位於介電層IL1上且位於接觸插塞CT旁邊；電阻切換層220，位於緩衝層210旁邊；以及第二電極230，位於電阻切換層220旁邊。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:基底
101:閘極
102:源極摻雜區
103:汲極摻雜區
210:緩衝層
210S:側壁子緩衝層
220:電阻切換層
220L:電阻切換層
220h:水平部分
220v:垂直部分
230:第二電極
230L:第二電極層
BL_odd:奇數列位元線
BL_even:偶數列位元線
BLE:延伸部
CT、CT
D、CT
G:接觸插塞
CR:記憶陣列區
D1:第一方向
D2:第二方向
IL1、IL2、IL3、IL4:介電層
LR:邏輯電路區
M:記憶體佈局
MC:記憶體單元
M1、M2、M3:金屬層
PR:光阻圖案
R1、R2、R3:凹陷區域
S0、S1、S2、S3、S4、S5:頂面
SH:階梯落差
SI:絕緣結構
SL1、SL2:源極線
T:電晶體
V1、V2:導通孔
WL1、WL2:字元線
WP:上部
第1圖為依據本發明實施例所繪示的記憶體佈局示意圖。
第2圖為沿著第1圖中的切線I-I’所示的剖面示意圖。
第3圖至第9圖為依據本發明實施例所繪示的形成半導體記憶體元件的方法的示意圖。
210:緩衝層
220:電阻切換層
230:第二電極
BL_odd:奇數列位元線
BL_even:偶數列位元線
BLE:延伸部
CT、CTD、CTG:接觸插塞
CR:記憶陣列區
D1:第一方向
D2:第二方向
M:記憶體佈局
MC:記憶體單元
M2、M3:金屬層
SL1、SL2:源極線
T:電晶體
WL1、WL2:字元線
Claims (20)
- 一種半導體記憶體元件，包含： 一基底； 一介電層，位於該基底上； 一接觸插塞，位於該介電層中，其中，該接觸插塞的一上部從該介電層的一頂面突出，其中，該接觸插塞的該上部作為一第一電極； 一緩衝層，位於該介電層上且位於該接觸插塞旁邊； 一電阻切換層，位於該緩衝層旁邊；以及 一第二電極，位於該電阻切換層旁邊。
- 如請求項1所述的半導體記憶體元件，其中，該接觸插塞電連接到所述基底上的一電晶體的一汲極摻雜區，其中，該電晶體包含一閘極、一源極摻雜區和該汲極摻雜區。
- 如請求項2所述的半導體記憶體元件，其中，該第二電極電連接到沿著一第一方向延伸的一位元線，該源極摻雜區電連接到位於該基底中的一源極線，其中該源極線沿著一第二方向延伸。
- 如請求項3所述的半導體記憶體元件，其中，該第一方向與該第二方向正交。
- 如請求項1所述的半導體記憶體元件，其中，該接觸插塞的該上部的一頂面與該緩衝層的一頂面、該電阻切換層的一頂面以及該第二電極的一頂面共面。
- 如請求項1所述的半導體記憶體元件，其中，該緩衝層是圍繞該接觸插塞的該上部的一側壁子緩衝層。
- 如請求項6所述的半導體記憶體元件，其中，該電阻切換層具有一垂直部分，位於該緩衝層上，以及一水平部分，位於該介電層上。
- 如請求項1所述的半導體記憶體元件，其中，該接觸插塞包含鎢。
- 如請求項1所述的半導體記憶體元件，其中，該緩衝層包含一金屬或一導電過渡金屬氧化物。
- 如請求項9所述的半導體記憶體元件，其中，該金屬包含鋁、鈦、鉭、金、銀、鉑、鎢、鎳、銥或銅。
- 如請求項9所述的半導體記憶體元件，其中，該導電過渡金屬氧化物包含氧化鎳、氧化鉭、氧化鈦、氧化鉿、氧化鎢、氧化鋯、氧化鋁、鈦酸鍶、氧化鈮或氧化釔。
- 如請求項1所述的半導體記憶體元件，其中，該電阻切換層包含氧化鎳、氧化鉭、氧化鈦、氧化鉿、氧化鎢、氧化鋯、氧化鋁、鈦酸鍶、氧化鈮或氧化釔。
- 如請求項1所述的半導體記憶體元件，其中，該第二電極包含氮化鈦或氮化鉭。
- 一種記憶體佈局，包含： 一電晶體，包含一源極摻雜區和一汲極摻雜區； 一接觸插塞，位於該汲極摻雜區上，其中該接觸插塞作為一第一電極； 一緩衝層，圍繞該接觸插塞； 一電阻切換層，圍繞該緩衝層；以及 一第二電極，位於該電阻切換層旁邊。
- 如請求項14所述的記憶體佈局，其中，該緩衝層是一側壁子緩衝層，圍繞該接觸插塞的一上部。
- 如請求項14所述的記憶體佈局，其中，該第二電極電連接到沿著一第一方向延伸的一位元線，該源極摻雜區電連接到一源極線，其中該源極線沿著一第二方向延伸。
- 如請求項16所述的記憶體佈局，其中，該第一方向與該第二方向正交。
- 一種形成半導體記憶體元件的方法，包含： 提供一基底； 在該基底上形成一介電層； 在該介電層中形成一接觸插塞，其中，該接觸插塞的一上部從該介電層的一頂面突出，其中，該接觸插塞的該上部作為一第一電極； 在該介電層上和該接觸插塞的該上部旁邊形成一緩衝層； 在該緩衝層旁邊形成一電阻切換層；以及 在該電阻切換層旁邊形成一第二電極。
- 如請求項18所述的方法，其中，該接觸插塞包含鎢。
- 如請求項18所述的方法，其中，該緩衝層包含一金屬或一導電過渡金屬氧化物。
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