CN109427841A - 具有多个细丝的rram存储器单元、存储器电路及其形成方法 - Google Patents

具有多个细丝的rram存储器单元、存储器电路及其形成方法 Download PDF

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Abstract

在一些实施例中，本发明涉及一种存储器电路，其中，存储器电路具有布置在衬底上方的介电结构内的第一电阻式随机存取存储器(RRAM)元件和第二RRAM元件。第一RRAM元件具有通过第一数据存储层分离的第一分离电极和第一结合电极。第二RRAM元件具有通过第二数据存储层分离的第二分离电极和第二结合电极。控制器件设置在衬底内并具有连接至第一结合电极和第二结合电极的第一端子以及连接至字线的第二端子。本发明的实施例还提供了具有多个细丝的RRAM存储器单元、存储器电路的形成方法。

Description

具有多个细丝的RRAM存储器单元、存储器电路及其形成方法
技术领域
本发明的实施例一般地涉及半导体技术领域，更具体地，涉及具有多个细丝的RRAM存储器单元、存储器电路及其形成方法。
背景技术
许多现代电子器件包括配置为存储数据的电子存储器。电子存储器可以是易失性存储器或非易失性存储器。易失性存储器在通电时存储数据，而非易失性存储器(NVM)能够在去除电源时存储数据。电阻式随机存取存储器(RRAM)由于其简单的结构和其与CMOS逻辑制造工艺的兼容性，而成为下一代非易失性存储器的有前途的候选者。
发明内容
根据本发明的一方面，提供了一种存储器电路，包括：第一电阻式随机存取存储器(RRAM)元件，布置在衬底上方的介电结构内并且具有通过第一数据存储层分离的第一分离电极和第一结合电极；第二电阻式随机存取存储器元件，布置在所述介电结构内并且具有通过第二数据存储层分离的第二分离电极和第二结合电极；以及控制器件，设置在所述衬底内并具有连接至所述第一结合电极和所述第二结合电极的第一端子和连接至字线的第二端子。
根据本发明的另一方面，提供了一种存储器电路，包括：第一电阻式随机存取存储器(RRAM)元件，布置在衬底上方的介电结构内并且具有通过第一数据存储层分离的第一分离电极和第一结合电极；第二电阻式随机存取存储器元件，布置在所述介电结构内并且具有通过第二数据存储层分离的第二分离电极和第二结合电极；以及导电元件，从所述第一数据存储层正下方连续延伸至所述第二数据存储层正下方，其中，所述导电元件配置为将所述第一结合电极电连接至所述第二结合电极。
根据本发明的又一方面，提供了一种形成存储器电路的方法，包括：在衬底上方的下部层间介电(ILD)层内形成下部互连层；在所述下部互连层上方形成结合电极结构；在所述结合电极结构上方形成数据存储膜；在所述数据存储膜上方形成分离电极结构；以及图案化所述数据存储膜、所述分离电极结构和所述结合电极结构，以在所述下部互连层和第一分离电极之间形成第一数据存储层，并在所述下部互连层和第二分离电极之间形成第二数据存储层。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1示出具有RRAM(电阻式随机存取存储器)单元的存储器电路的一些实施例的示意图，其中，RRAM单元具有多个RRAM元件。
图2示出包括具有RRAM单元的存储器电路的集成芯片的一些实施例的截面图，其中，RRAM单元具有分别配置为形成导电细丝的多个RRAM元件。
图3示出包括具有RRAM单元的存储器电路的集成芯片的一些额外的实施例的截面图，其中，RRAM单元具有多个RRAM元件。
图4示出具有逻辑区和嵌入式存储器区的集成芯片的一些额外的实施例的截面图，其中，嵌入式存储器区包括具有多个RRAM元件的RRAM单元。
图5示出包括具有RRAM单元的存储器电路的集成芯片的一些额外的实施例的截面图，其中，RRAM单元具有多个RRAM元件。
图6示出包括具有RRAM单元的存储器电路的集成芯片的一些额外的实施例的截面图，其中，RRAM单元具有多个RRAM元件。
图7示出具有RRAM单元的存储器阵列的一些实施例的示意图，其中，RRAM单元分别包括多个RRAM元件。
图8A-图8B示出具有RRAM单元的存储器电路的操作条件的一些实施例，其中，RRAM单元具有多个RRAM元件。
图9-图17示出形成包括具有RRAM单元的存储器电路的集成芯片的方法的一些实施例的截面图，其中，RRAM单元具有多个RRAM元件。
图18示出形成包括具有RRAM单元的存储器电路的集成芯片的方法的一些实施例的流程图，其中，RRAM单元具有多个RRAM元件。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括以直接接触的方式形成第一部件和第二部件的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
电阻式随机存取存储器(RRAM)单元典型地包括布置在导电电极之间的高k介电材料层，其中，导电电极设置在后段制程(BEOL)的堆叠件内。RRAM单元配置为基于电阻状态之间的可逆切换的工艺进行操作。通过选择性地形成穿过高k介电材料层的导电细丝来确保这种可逆切换。例如，通常为绝缘的高k介电材料层可以通过在导电电极上施加电压以形成延伸穿过高k介电材料层的导电细丝而进行导电。具有第一(例如，高)电阻的高k介电材料层对应于第一数据状态(例如，逻辑‘0’)，以及具有第二(例如，低)电阻的高k介电材料层对应于第二数据状态(例如，逻辑‘1’)。
高k介电材料层的电阻基于导电细丝的尺寸。例如，具有第一尺寸(例如，宽度)的导电细丝将为RRAM单元提供与具有不同的第二尺寸的导电细丝不同的电阻。导电细丝的尺寸可以基于用于在高k介电材料层内形成初始导电细丝的电压和/或电流。然而，由于用于形成初始导电细丝的电压和/或电流是有限的，所以细丝提供有限减小的RRAM单元的电阻，从而可能导致性能劣化。例如，电阻的有限减小导致RRAM单元具有高电阻数据状态，这限制了可用于读取RRAM单元的电流。可用于读取RRAM单元的有限电流导致第一数据状态(例如，‘0’)与第二数据状态(例如，‘1’)之间的读取电流(即，读取电流窗口)的小差值。读取电流的小差值使得难以准确地从RRAM单元读取数据状态。
在各个实施例中，本发明涉及具有RRAM单元的存储器电路，其中，RRAM单元包括分别配置为形成导电细丝的多个RRAM元件。存储器电路具有第一RRAM元件，其中，第一RRAM元件布置在位于衬底上方的介电结构内并且具有通过第一数据存储层间隔开的第一分离(disjunct)电极第一结合(conjunct)电极。第二RRAM元件布置在介电结构内并且具有通过第二数据存储层间隔开的第二分离电极和第二结合电极。第一结合电极电连接至第二结合电极。电连接第一RRAM元件和第二RRAM元件允许读取电流描述通过第一RRAM元件和第二RRAM元件产生的单个数据状态。通过组合描述单个数据状态的读取电流，存储器单元的整体读取电流增加，并且由于单个导电细丝的有限电阻而导致的性能劣化得到缓解。
图1示出具有包括多个RRAM元件的电阻式随机存取存储器(RRAM)单元的存储器电路100的一些实施例的示意图。
存储器电路100包括RRAM单元102，其中，RRAM单元102配置为使用连接至控制器件112的单独的RRAM元件104a-104b来存储单个数据状态(例如，逻辑‘0’或‘1’)。RRAM单元102包括第一RRAM元件104a和第二RRAM元件104b。第一RRAM元件104a连接在控制器件112的第一端子和第一位线BL1之间，并且第二RRAM元件104b连接在控制器件112的第一端子和第二位线BL2之间。控制器件112还包括连接至源极线SL的第二端子和连接至字线WL的第三端子。在一些额外的实施例中，RRAM单元102可具有连接在控制器件112的第一端子与一条或多条额外的位线之间的一个或多个额外的RRAM元件(例如，使得RRAM单元102具有三个或多个RRAM元件)。
第一RRAM元件104a包括连接至控制器件112的第一端子的第一结合电极106a和连接至第一位线BL1的第一分离电极110a。第一结合电极106a通过第一数据存储层108a与第一分离电极110a间隔开。第二RRAM元件104b包括连接至控制器件112的第一端子的第二结合电极106b和连接至第二位线BL2的第二分离电极110b。第二结合电极106b通过第二数据存储层108b与第二分离电极110b间隔开。第一位线BL1和第二位线BL2进一步连接至感测元件114(例如，感测放大器)，其中，该感测元件114配置为从第一位线BL1和第二位线BL2读取RRAM单元102的单个数据状态(即，单个数据位)。
在操作期间，导电细丝分别形成在每个单独的RRAM元件104a-104b内，从而使得RRAM单元102包括多个导电细丝。例如，在第一数据存储层108a中形成第一导电细丝，并且在第二数据存储层108b内形成第二导电细丝。由于第一RRAM元件104a和第二RRAM元件104b都连接至控制器件112，所以第一RRAM元件104a和第二RRAM元件104b能够在读取操作期间产生单独的读取电流，以共同地描述存储在RRAM单元102中的单个数据状态。
例如，施加至源极线SL的电压VSL将导致第一RRAM元件104a和第二RRAM元件104b产生分别与电压VSL成正比的单独的读取电流Ir1和Ir2(例如，Irn＝VSL/Rn，其中，Rn是第一RRAM元件104a或第二RRAM元件104b的电阻)。单独的读取电流Ir1和Ir2分别描述RRAM单元102的数据状态，从而使得从RRAM单元102输出的共同读取电流约等于由第一RRAM元件104a或第二RRAM元件104b产生的读取电流的两倍(即，2VSL/R1)。因此，RRAM单元102配置为产生比单独的读取电流更大的共同读取电流，以给RRAM单元102提供改善的读取电流窗口。
图2示出具有包括多个RRAM元件的RRAM单元的存储器电路200的一些实施例的截面图。
存储器电路200包括布置在衬底202内的控制器件112。在各个实施例中，控制器件112可以包括MOSFET、双极结型晶体管(BJT)、高电子迁移率晶体管(HEMT)或类似的器件。控制器件112具有第一端子、第二端子和第三端子。在其中控制器件112包括MOSFET的一些实施例中，第一端子可以包括漏极区204a，第二端子可以包括源极区204b，并且第三端子可以包括通过栅极电介质204c与衬底202分离的栅电极204d。在一些实施例中，控制器件112可以设置在衬底202内的隔离区206(例如，浅沟槽隔离区)之间。
介电结构208位于衬底202上方。在一些实施例中，介电结构208包括下部层间介电(ILD)层210和位于下部ILD层210上方的上部ILD层218。下部ILD层210围绕位于RRAM单元102下方的下部互连层212，其中，通过上部ILD层218围绕RRAM单元102。在一些实施例中，下部互连层212可以包括通过一个或多个额外的下部互连层与衬底202分离的金属线，其中，一个或多个额外的下部互连层包括导线、导电通孔和/或导电接触件。在这种实施例中，通孔在与金属线的外边缘拉开距离的位置处接触金属线的底部。在一些实施例中，下部互连层212可以包括铜、钨、铝等。
RRAM单元102包括第一RRAM元件104a和第二RRAM元件104b。第一RRAM元件104a包括通过第一数据存储层108a与第一分离电极110a间隔开的第一结合电极106a。第一分离电极110a进一步连接至第一上部通孔216a。第二RRAM元件104b包括通过第二数据存储层108b与第二分离电极110b分离的第二结合电极106b。第二分离电极110b进一步连接至第二上部通孔216b。第一数据存储层108a通过非零距离与第二数据存储层108b分离。在一些实施例中，第一上部通孔216a和第二上部通孔216b可以包括铜、钨、铝等。
下部互连层212配置为电连接第一RRAM元件104a的第一结合电极106a和第二RRAM元件104b的第二结合电极106b。在一些实施例中，下部互连层212可以从第一RRAM元件104a的正下方连续地延伸至第二RRAM元件104b的正下方。
在操作期间，可以在第一数据存储层108a内选择性地形成第一导电细丝214a，并且可以在第二数据存储层108b内选择性地形成第二导电细丝214b。第一导电细丝214a使第一数据存储层108a具有限定RRAM单元102的数据状态(例如，逻辑‘1’)的电阻。类似地，第二导电细丝214b使得第二数据存储层108b具有也限定RRAM单元102的相同数据状态(例如，逻辑‘1’)的电阻。因为通过下部互连层212连接第一RRAM元件104a和第二RRAM元件104b，所以第一RRAM元件104a和第二RRAM元件104b能够输出单独的读取电流，以共同地描述存储在RRAM单元102中的数据状态，从而为RRAM单元102提供改进的读取电流窗口。
尽管图2示出RRAM单元102具有通过下部互连层212连接的第二RRAM元件104b和第一RRAM元件104a，将会理解，但是应该理解，所公开的存储器单元不限于这种配置。而是，第一RRAM元件104a可以通过任何导电元件连接至第二RRAM元件104b，其中，该导电元件形成介于第一数据存储层108a和第二数据存储层108b之间的电路径。例如，在下面图3中示出的一些可选实施例中，所公开的存储器电路300可以具有通过包括共享电极的导电元件连接的第二数据存储层108b和第一数据存储层108a。
存储器电路300包括具有第一RRAM元件104a和第二RRAM元件104b的RRAM单元102。第一RRAM元件104a包括布置在共享电极310和第一分离电极110a之间的第一数据存储层108a。第一分离电极110a进一步连接至第一上部通孔216a。第二RRAM元件104b包括布置在共享电极310和第二分离电极110b之间的第二数据存储层108b。第二分离电极110b进一步连接至第二上部通孔216b。
共享电极310在下部互连层212与第一和第二数据存储层108a和108b之间的垂直方向上连续地延伸。共享电极310在第一数据存储层108a和第二数据存储层108b之间的水平方向上也连续地延伸。在一些实施例中，第一数据存储层108a和第二数据存储层108b可以与共享电极310的上表面直接接触。在一些实施例中，共享电极310可以包括下部区310a和横向延伸穿过下部区310a的相对侧壁的上部区310b。
在一些实施例中，共享电极310可以具有与下面的下部互连层212不同的材料组成。例如，共享电极310可以包括钛和/或钽，而下部互连层212可以包括铜和/或铝。在一些实施例中(未示出)，共享电极310可以通过下部ILD层210与通孔横向分离，从而使得共享电极310和通孔与平行于衬底202的上表面的水平面相交。
图4示出具有逻辑区和嵌入式存储器区的集成芯片400的一些额外的实施例的截面图，其中，嵌入式存储器区包括具有多个RRAM元件的RRAM单元。
集成芯片400包括具有逻辑区402和嵌入式存储区404的衬底202。在衬底202上方布置介电结构208。介电结构208包括通过蚀刻停止层408分离的多个堆叠的ILD层406。在一些实施例中，多个堆叠的ILD层406可以包括氧化物层、低k介电层、超低k介电层等中的一个或多个。在一些实施例中，蚀刻停止层408可以包括氮化物(例如，氮化硅)、碳化物(例如，碳化硅)等。
逻辑区402包括布置在衬底202内的晶体管器件410。晶体管器件410包括源极区410a、通过沟道区分离的源极区410a和漏极区410b以及位于沟道区上方的栅极结构410g。在一些实施例中，晶体管器件410可以包括高k金属栅极(HKMG)晶体管。源极区410a连接至由介电结构208围绕的多个第一互连层。多个第一互连层包括导电接触件412、导线414和导电通孔416。在一些实施例中，多个第一互连层可以包括铜、钨、铝等。
嵌入式存储器区404包括布置在衬底202内的控制器件112。控制器件112通过多个第二互连层连接至RRAM单元102。RRAM单元102包括第一RRAM元件104a和第二RRAM元件104b。多个第二互连层包括电连接至第一RRAM元件104a和第二RRAM元件104b的下部互连层212。第一RRAM元件104a和第二RRAM元件104b布置为沿着与多个第一互连层的导电通孔416中的一个相交的水平面。
图5示出具有包括多个RRAM元件的RRAM单元的集成芯片500的一些额外的实施例的截面图。
集成芯片500包括布置在位于下部ILD层210内的下部互连层212上方的RRAM单元102。RRAM单元102包括第一RRAM元件104a和第二RRAM元件104b。第一RRAM元件104a具有通过第一数据存储层108a分离的第一分离电极110a和第一结合电极502a，其中，第一数据存储层108a具有可变电阻。在一些实施例中，第一结合电极502a可以包括阻挡层502a1(例如，氮化钛、氮化钽等)和金属层502a2(例如，钛、钽等)。在一些实施例中，第一RRAM元件104a还可以包括位于第一数据存储层108a和第一分离电极110a之间的第一覆盖层504a，和/或位于第一分离电极110a上方的第一硬掩模层506a。
第二RRAM元件104b具有通过第二数据存储层108b分离的第二分离电极110b和第二结合电极502b，其中，第二数据存储层108b具有可变电阻。在一些实施例中，第二结合电极502b可以包括阻挡层502b1(例如，氮化钛、氮化钽等)和金属层502b2。在一些实施例中，第二RRAM元件104b还可以包括位于第二数据存储层108b和第二分离电极110b之间的第二覆盖层504b，和/或位于第二分离电极110b上方的第二硬掩模层506b。在一些实施例中，可以在第一分离电极110a和第二分离电极110b的相对侧上布置侧壁间隔件510。
在一些实施例中，在下部ILD层210和下部互连层212上方布置下部绝缘层508。在一些实施例中，第一结合电极502a和第二结合电极502b分别包括布置在下部绝缘层508上方的水平延伸的下表面和从水平延伸的下表面向外突出并且延伸穿过下部绝缘层508到达下部互连层212的突起。
在一些实施例中，第一结合电极502a、第一分离电极110a、第二结合电极502b和第二分离电极110b可以包括诸如钽(Ta)、钛(Ti)等的金属。在一些实施例中，第一数据存储层108a和第二数据存储层108b可以包括诸如钛铝氧化物、铪钽氧化物、锆镧氧化物等的一种或多种高k介电材料。在一些实施例中，第一覆盖层504a和第二覆盖层504b可以包括金属(例如，诸如钛(Ti)、铪(Hf)、铂(Pt)、铝(Al)等)或金属氧化物(例如，诸如氧化钛(TiO)、氧化铪(HfO)、氧化锆(ZrO)、氧化锗(GeO)、氧化铯(CeO)等)。在一些实施例中，第一硬掩模层506a和第二硬掩模层506b可以包括氮氧化硅(SiON)、二氧化硅(SiO2)或PE-SiN等。在一些实施例中，侧壁间隔件510可以包括氮化物(例如，氮化硅或氮氧化硅)、氧化物(例如，二氧化硅)等。
在第一RRAM元件104a和第二RRAM元件104b上方设置上部ILD层218。上部ILD层218围绕设置在第一分离电极110a上的第一上部互连结构514a和设置在第二分离电极110b上的第二上部互连结构514b。上部互连结构514a和514b分别包括上部通孔216a和216b以及上部引线516a和516b。在一些实施例中，上部ILD层218可以通过上部绝缘层512与第一RRAM元件104a和第二RRAM元件104b分离。在一些实施例中，上部绝缘层512可以包括氮化硅、氧化硅等
图6示出包括RRAM单元的集成芯片600的一些实施例的截面图，其中，RRAM单元包括多个RRAM元件。
集成芯片600包括布置在衬底202内的控制器件112。控制器件112包括通过沟道区分离的源极区204b和漏极区204a。栅电极204d通过栅极电介质204c与沟道区分离。
在衬底202上方布置下部ILD结构602。通过下部ILD结构602围绕包括导电接触件412、导线414和导电通孔416的多个互连层。导线414包括源极线SL，其中，源极线SL包括电连接至源极区204b的第一互连引线。在一些实施例中，源极线SL可以布置在第二金属引线层中，其中，第二金属引线层通过接触件、第一金属引线层和第一金属通孔层连接至源极区204b。导线414还包括字线WL，其中，字线WL包括电连接至栅电极204d的第二互连引线。在一些实施例中，字线WL可以布置在第一金属引线层中，其中，第一金属引线层通过接触件的方式连接至栅电极204d。
在下部ILD结构602上方布置RRAM单元102。RRAM单元102包括第一RRAM元件104a和第二RRAM元件104b。第一RRAM元件104a和第二RRAM元件104b通过多个互连层直接连接至漏极区204a。第一RRAM元件104a还通过第一上部互连结构514a连接至第一位线BL1，并且第二RRAM元件104b通过第二上部互连结构514b进一步连接至第二位线BL2。
尽管集成芯片600将字线WL、源极线SL、第一位线BL1、第二位线BL2以及RRAM单元102示出为位于BEOL堆叠件内的特定层级处，但是应当理解，这些元件的位置不限于那些示出的位置。相反，这些元件可能位于BEOL堆叠件中的不同位置处。例如，在一些可选实施例中，RRAM单元102可以位于第二金属互连引线和第三金属互连引线之间。
图7示出具有分别包括多个RRAM元件的多个RRAM单元的存储器电路700的一些实施例的示意图。
存储器电路700包括具有多个RRAM单元102的存储器阵列702。在存储器阵列702内的多个RRAM单元102布置为多行和/或多列。行内的多个RRAM单元102可操作地连接至字线WL1-WLm。列内的多个RRAM单元102可操作地连接至两条或多条位线BL1-BL2n和源极线SL1-SLn。
包括存取晶体管的控制器件112连接至多个RRAM单元102中的相应一个内的第一RRAM元件104a和第二RRAM元件104b。在一些实施例中，第一RRAM元件104a具有连接至控制器件112的第一结合电极和连接至第一位线BL2n-1的第一分离电极，而第二RRAM元件104b具有连接至控制器件112的第二结合电极和连接至第二位线BL2n的第二分离电极。控制器件112还具有连接至字线WL1-WLm的栅极和连接至源极线SL1-SLn的源极。
存储器阵列702连接至支持电路，其中，该支持电路配置为从多个RRAM单元102读取数据和/或将数据写入到多个RRAM单元102。在一些实施例中，支持电路包括字线解码器704、位线解码器706，包括一个或多个感测放大器的感测电路708，源极线解码器710和/或控制单元712。字线解码器704配置为选择性地将信号(例如，电流和/或电压)施加至字线WL1-WLm中的一条，位线解码器706配置为选择性地将信号施加至多条位线BL1-BL2n中的一条或多条，并且源极线解码器710配置为基于从控制单元712接收的地址ADDR来选择性地将信号施加至多条源极线SL1-SLn中的一条或多条。通过选择性地将信号施加至字线WL1-WLm、位线BL1-BL2n和/或源极线SL1-SLn，支持电路能够对多个RRAM单元102中的所选择的一些RRAM单元实施形成、设置、复位和读取操作。
图8A-图8B示出包括RRAM单元的存储器电路(例如，存储器电路100)的操作条件的一些实施例，其中，RRAM单元具有分别配置为形成导电细丝的多个RRAM元件。
图8A示出具有多个RRAM元件(104a和104b)的RRAM单元102的示意图800，其中，多个RRAM元件连接至控制器件112的漏极端子D，其中，控制器件112包括晶体管器件。如示意图800所示，在RRAM单元102的操作期间，第一位线电压VBL1可以施加至连接至第一RRAM元件104a的第一位线BL1，并且第二位线电压VBL2可以施加至连接至第二RRAM元件104b的第二位线BL2。字线电压VWL可以施加至控制器件112的栅极端子G并且源极线电压VSL可以施加至控制器件112的源极端子S。
图8B示出表格802，其中，该表格802示出可以施加至示意图800中所示的RRAM单元102的示例性偏置电压值，以实施形成、设置、复位和读取操作。表格802具有用于所选RRAM单元和未选RRAM单元的单独列。尽管在表格802中示出特定的电压值，但将会理解，表格802中描述的操作不限于那些电压值，而是可以在一些可选实施例中可以使用不同的电压值来执行这些操作。
表格802的行804-806描述了可用于对示意图800示出的RRAM单元102的第一RRAM元件104a和第二RRAM元件104b实施形成操作的一些示例性偏置电压值。
如表格802的行804所示，实施第一形成操作以在第一RRAM元件104a内形成第一初始导电细丝，将具有非零值(例如，在约0.8V与约1.4V之间)的字线电压VWL施加至控制器件112的栅极端子G。将具有非零值(例如，在约2.8V和约3.6V之间)的第一位线电压VBL1施加至第一位线BL1，并且同时将具有大致为零值的第二位线电压VBL2施加至第二位线BL2。将具有大致为零值的源极线电压VSL施加至控制器件112的源极端子S。行804的偏置条件在第一RRAM元件104a的两端形成足够大的电位差以形成第一初始导电细丝。
如表格802的行806所示，实施第二形成操作以在第二RRAM元件104b内形成第二初始导电细丝，将具有非零值(例如，在约0.8V与约1.4V之间)的字线电压VWL施加至控制器件112的栅极端子G。将具有大致为零值的第一位线电压VBL1施加至第一位线BL1，并且同时将具有非零值(例如，在约2.8V和约3.6V之间)的第二位线电压VBL2施加至第二位线BL2。将具有大致为零值的源极线电压VSL施加至控制器件112的源极端子S。行806的偏置条件在第二RRAM元件104b的两端形成足够大的电位差以形成第二初始导电细丝。
行808描述了可用于对示意图800所示的RRAM单元102的第一RRAM元件104a和第二RRAM元件104b实施设置操作的一些示例性偏置电压值。在设置操作期间，偏置电压值导致在第一RRAM元件104a和第二RRAM元件104b内形成导电路径/细丝(例如氧空位链)以在RRAM单元102内形成低电阻状态。
如表格802的行808所示，实施设置操作，其中，将具有非零值(例如，在约1.6V与约2.4V之间)的字线电压施加至控制器件112的栅极端子G。将具有非零值(例如，在约1.6V和约2.0V之间)的第一位线电压VBL1和第二位线电压VBL2同时施加至第一位线BL1和第二位线BL2。将具有大致为零值的源极线电压施加至控制器件112的源极端子S。行808的偏置条件导致氧空位在第一RRAM元件104a和第二RRAM元件104b的单独的数据存储层内累积。氧空位的累积在数据存储层内形成单独的导电细丝，导致要写入RRAM单元102的低电阻状态。
行810描述了可用于对示意图800所示的RRAM单元102的第一RRAM元件104a和第二RRAM元件104b实施复位操作的一些示例性偏置电压值。在复位操作期间，偏置电压值断开第一RRAM元件104a和第二RRAM元件104b内的导电路径/细丝以在RRAM单元102内形成高电阻状态。
如表格802的行810所示，实施复位操作，其中，将具有非零值(例如，在约1.8V与约3.0V之间)的字线电压施加至控制器件112的栅极端子G。将具有大致为零值的第一位线电压VBL1和第二位线电压VBL2同时施加至第一位线BL1和第二位线BL2。将具有非零值(例如，在约1.6V和约2.0V之间)的源极线电压VSL施加至控制器件112的源极端子S。行810的偏置条件将氧空位从第一RRAM元件104a和第二RRAM元件104b的单独的数据存储层内驱出。氧空位从数据存储层驱出使数据存储层内的单独的导电细丝断开，导致要写入RRAM单元102的高电阻状态。
如表格802的行812所示，实施读取操作，其中，将具有非零值(例如，在约0.9V与约1.3V之间)的字线电压施加至控制器件112的栅极端子G。将具有大致为零值的第一位线电压VBL1和第二位线电压VBL2同时施加至第一位线BL1和第二位线BL2。将具有非零值(例如，在约0.2V和约0.4V之间)的源极线电压VSL施加至控制器件112的源极端子S。行812的偏置条件导致从第一RRAM元件104a和第二RRAM元件104b输出单独的读取电流，其中，单独的读取电流分别取决于第一RRAM元件104a和第二RRAM元件104b的电阻状态。
图9-图17示出形成包括具有RRAM存储器单元的存储器电路的集成芯片的方法的一些实施例的截面图，其中，RRAM存储器单元具有多个RRAM元件。尽管关于方法300描述了图9-图17，但是应当理解，图9-图17中公开的结构不限于这种方法，并且可以作为独立于该方法的结构而单独存在。
如图9的截面图900所示，在衬底202上方的下部层间介电(ILD)层210内形成下部互连层212。在各个实施例中，衬底202可以是诸如半导体晶圆的任何类型的半导体主体(例如，硅、SiGe、SOI等)和/或晶圆上的一个或多个管芯，以及与其相关的任何其他类型的半导体和/或外延层。在一些实施例中，可以通过选择性蚀刻下部ILD层210(例如，氧化物、低k电介质或超低k电介质等)以在下部ILD层210内限定开口来形成下部互连层212。然后沉积金属(例如铜，铝等)以填充开口，并且实施平坦化工艺(例如，化学机械平坦化工艺)以去除多余的金属。
在一些实施例中，衬底202可以包括逻辑区402和嵌入式存储区404。在一些这种实施例中，可以在嵌入式存储器区404内形成包括下部互连层212的导电引线的同时，在位于逻辑区402内的下部ILD层210中形成导电引线414。
如图10的截面图1000所示，在下部互连层212和下部ILD层210上形成下部绝缘层508。在一些实施例中，下部绝缘层508可以包括氮化硅(SiN)、碳化硅(SiC)或类似的复合介电膜。在一些实施例中，可通过沉积技术(例如，物理汽相沉积(PVD)、化学汽相沉积(CVD)、PE-CVD、原子层沉积(ALD)、溅射等)将下部绝缘层508形成为在约200埃和约300埃之间的范围内的厚度。在其他实施例中，可以通过沉积技术来将下部绝缘层508形成为更小或更大的厚度。
在沉积之后，下部绝缘层508选择性地暴露于第一蚀刻剂1002(例如，干蚀刻剂和/或湿蚀刻剂)，从而形成限定下部绝缘层508内的多个开口1004的侧壁。多个开口1004延伸穿过下部绝缘层508至下部互连层212。在一些实施例中，根据形成在下部绝缘层508上方的第一掩模层(未示出)，下部绝缘层508可以选择性地暴露于第一蚀刻剂1002。在一些实施例中，第一蚀刻剂1002在逻辑区402内没有形成位于下部绝缘层508内的开口。
如图11的截面图1100所示，在下部互连层212和下部ILD层210上方形成结合电极结构1102。结合电极结构1102从多个开口1004延伸至位于下部绝缘层508上方的位置。在一些实施例中，通过以下步骤来形成合并极结构1102：实施单独的沉积以形成第一结合电极膜并随后在第一结合电极膜上方形成第二结合电极膜。在一些实施例中，第一结合电极膜可以包括诸如氮化钽(TaN)、氮化钛(TiN)等的阻挡层。在一些实施例中，第二结合电极膜可以包括诸如钽(Ta)、钛(Ti)等的金属。
如图12的截面图1200所示，对结合电极结构1102(沿线1204)实施平坦化工艺。平坦化工艺去除结合电极结构1102的部分并且导致结合电极结构1202具有远离衬底202的平坦的上表面1202u。在一些实施例中，平坦化工艺可包括化学机械平坦化(CMP)工艺。在一些实施例中，平坦化工艺导致下部绝缘层508上方的结合电极结构1202具有介于约100埃与约500埃之间的范围内的厚度。
如图13的截面图1300所示，在合成电极结构1202上方形成数据存储膜1302，在数据存储膜1302上方形成覆盖层膜1304，并且在覆盖层膜1304上方形成分离电极结构1306。在一些实施例中，数据存储膜1302可以包括具有可变电阻的高k介电材料。例如，在一些实施例中，数据存储膜1302可以包括氧化铪(HfOX)、氧化锆(ZrOX)、氧化铝(AlOX)、氧化镍(NiOX)、氧化钽(TaOX)、氧化钛(TiOX)等。在一些实施例中，数据存储膜1302可以形成为在约25埃和约75埃之间的范围内的厚度。在一些实施例中，覆盖层膜1304可以包括金属(例如，诸如钛(Ti)、铪(Hf)、铂(Pt)、铝(Al)等)或金属氧化物(例如，诸如氧化钛(TiOX)、氧化铪(HfOX)、氧化锆(ZrOX)、氧化锗(GeOX)、氧化铯(CeOX)等)。在一些实施例中，分离电极结构1306可以包括诸如钛(Ti)、钽(Ta)等的金属。在一些实施例中，可以通过沉积技术(例如，PVD、CVD、PE-CVD、溅射、ALD等)形成分离电极结构1306。在一些实施例中，分离电极结构1306的厚度可以在约100埃和约400埃之间的范围内。
如图14的截面图1400所示，实施第一图案化工艺。第一图案化工艺从逻辑区402去除覆盖层膜(图13的1304)和分离电极结构(图13的1306)。第一图案化工艺还从嵌入式存储器区404选择性地去除覆盖层膜(图13的1304)和分离电极结构(图13的1306)以限定第一分离电极110a和第二分离电极110b。在一些实施例中，合电极结构1202在第一分离电极110a和第二分离电极110b下面连续地延伸。在一些实施例中，第一图案化工艺包括在分离电极结构(图13的1306)上方形成第一硬掩模层506a和第二硬掩模层506b。然后根据第一硬掩模层506a和第二硬掩模层506b将分离电极结构暴露于第一蚀刻剂(例如，干蚀刻剂和/或湿蚀刻剂)以去除覆盖层膜(图13的1304)和分离电极结构(图13的1306)的未掩蔽部分。在各个实施例中，第一硬掩模层506a和第二硬掩模层506b可以包括氧化硅(SiO2)、氮氧化硅(SiON)、氮化硅(SiN)、碳化硅(SiC)等。
在一些实施例中，可以在第一分离电极110a和第二分离电极110b的相对侧上形成侧壁间隔件510。可以通过在数据存储膜1302、第一分离电极110a、第二分离电极110b、第一硬掩模层506a和第二硬掩模层506b上沉积间隔件层来形成侧壁间隔件510。在一些实施例中，可通过沉积技术(例如，PVD、CVD、PE-CVD、ALD、溅射等)将间隔件层沉积为在约400埃和约600埃之间的范围内的厚度。随后蚀刻间隔件层以从水平表面去除间隔件层，从而留下沿着分离电极110ba、110b的相对侧的间隔件层作为侧壁间隔件510。在各个实施例中，间隔件层可以包括氮化硅、二氧化硅(SiO2)、氮氧化硅(例如，SiON)等。
如图15的截面图1500所示，实施第二图案化工艺。第二图案化工艺从逻辑区402去除数据存储膜(图14的1302)和结合电极结构(图14的1202)。第二图案化工艺还从嵌入式存储区404选择性地去除数据存储膜(图14的1302)和结合电极结构(图14的1202)，以限定位于第一结合电极106a上方的第一数据存储层108a和位于第二结合电极106b上方的第二数据存储层108b。在一些实施例中，第二图案化工艺根据包括第一硬掩模层506a、第二硬掩模层506b的掩模和侧壁间隔件510，选择性地将数据存储膜(图14的1302)和结合电极结构(图14的1202)暴露于第二蚀刻剂。
如图16的截面图1600所示，在第一RRAM元件104a和第二RRAM元件104b上方形成上部绝缘层512。随后在上部绝缘层512上方形成上部层间介电(ILD)层218。上部绝缘层512具有面向衬底202的第一侧和邻接上部ILD层218的第二侧。
如图17的截面图1700所示，在第一RRAM元件104a和第二RRAM元件104b上方形成上部互连结构514a和514b。在一些实施例中，上部互连结构514a和514b分别包括上部通孔216a和216b以及上部引线516a和516b。在一些实施例中，可以通过以下步骤来形成上部互连结构514a和514b：蚀刻上部ILD层218以形成延伸穿过上部ILD层218和第一硬掩模层506a至第一分离电极110a的第一开口以及形成延伸穿过上部ILD层218和第二硬掩模层506b至第二分离电极110b的第二开口。然后用金属(例如铜和/或铝)填充开口以形成上部通孔216a和216b以及上部金属线516a和516b。
在一些实施例中，在形成上部互连结构514a和514b的同时，可以在逻辑区402内形成导电通孔416和导电引线414。导电通孔416穿过上部ILD层218、上部绝缘层512和下部绝缘层508延伸至导电引线414。
图18示出形成包括具有RRAM单元的存储器电路的集成芯片的方法1800的一些实施例的流程图，其中，RRAM单元具有多个RRAM元件。
虽然方法1800在下文中示出和描述为一系列的步骤或事件，但是将理解，这些步骤或事件的示出的顺序不应解释为限制意义。例如，一些步骤可以以不同的顺序发生和/或与除了本文描述和示出之外的其他步骤或事件同时发生。另外，并不要求所有示出的步骤都用来实施本文所描述的一个或多个方面或实施例。此外，可在一个或多个单独的步骤和/或阶段中执行本文所述步骤的一个或多个步骤。
在步骤1802处，在位于衬底上方的下部ILD层内形成下部互连层。下部互连层连接至位于衬底内的控制器件。图9示出与步骤1802相对应的一些实施例的截面图900。
在步骤1804处，在下部互连层和下部ILD层上方形成下部绝缘层。图10示出与步骤1804相对应的一些实施例的截面图1000。
在步骤1806处，图案化下部绝缘层以限定暴露下部互连层的多个开口。图10示出与步骤1806相对应的一些实施例的截面图1000。
在步骤1808处，在下部绝缘层上方并在多个开口内形成结合电极结构。图11示出与步骤1808相对应的一些实施例的截面图1100。
在步骤1810处，在结合电极结构上方形成数据存储膜。图13示出与步骤1810相对应的一些实施例的截面图1300。
在步骤1812处，在数据存储膜上方形成覆盖层膜。图13示出与步骤1812相对应的一些实施例的截面图1300。
在步骤1814处，在覆盖层膜上方形成分离电极结构。图13示出与步骤1814相对应的一些实施例的截面图1300。
在步骤1816处，使用第一图案化工艺选择性地图案化分离电极结构以限定多个分离电极。在一些实施例中，第一图案化工艺可以进一步限定多个覆盖层。图14示出对应于步骤1816的截面图1400的一些实施例。
在步骤1818处，在数据存储膜上方并在多个分离电极的相对侧上形成侧壁间隔件。图14示出对应于步骤1818的截面图1400的一些实施例。
在步骤1820处，使用第二图案化工艺选择性地图案化数据存储膜和结合电极结构以限定数据存储层和多个结合电极。图15示出对应于步骤1820的截面图1500的一些实施例。
在步骤1822处，在下部ILD层上方形成上部层间介电(ILD)层。图16示出对应于步骤1822的截面图1600的一些实施例。
在步骤1824处，在多个分离电极上形成上部互连结构。图17示出对应于步骤1824的截面图1700的一些实施例。
因此，本发明涉及具有RRAM单元的RRAM电路，其中，RRAM单元包括分别配置为形成导电细丝的多个RRAM元件。通过使用多个RRAM元件形成单独的导电细丝，RRAM单元能够克服由于单个导电细丝的有限电阻而导致的性能劣化。
在一些实施例中，本发明涉及一种存储器电路。存储器电路包括：第一电阻式随机存取存储器(RRAM)元件，布置在衬底上方的介电结构内并具有通过第一数据存储层分离的的第一分离电极和第一结合电极；第二RRAM元件，布置在介电结构内并且具有通过第二数据存储层分离的第二分离电极和第二结合电极；以及控制器件，设置在衬底内并具有连接至第一结合电极和第二结合电极的第一端子以及连接至字线的第二端子。在一些实施例中，第一数据存储层和第二数据存储层配置为共同存储单个数据状态。在一些实施例中，第一结合电极和第二结合电极是从第一数据存储层的正下方连续延伸至第二数据存储层的正下方的共享电极。在一些实施例中，第一结合电极通过下部互连层连接至第二结合电极，其中，下部互连层在第一结合电极和控制器件之间的位置处设置在介电结构内。在一些实施例中，第一结合电极通过下部互连层连接至第二结合电极，其中，下部互连层从第一数据存储层正下方连续延伸至第二数据存储层正下方。在一些实施例中，第一结合电极和第二结合电极连接至相同的源极线。在一些实施例中，第一分离电极连接至第一位线并且第二分离电极连接至与第一位线不同的第二位线。在一些实施例中，控制器件包括晶体管器件，其中，晶体管器件具有连接至源极线的源极区、连接至字线的栅电极、以及电连接至第一结合电极和第二结合电极的漏极区。在一些实施例中，第一数据存储层和第二数据存储层具有可变电阻。
在实施例中，所述第一数据存储层和所述第二数据存储层配置为共同地存储单个数据状态。
在实施例中，所述第一结合电极和所述第二结合电极是从所述第一数据存储层正下方连续延伸至所述第二数据存储层正下方的共享电极。
在实施例中，所述第一结合电极通过下部互连层连接至所述第二结合电极，其中，所述下部互连层设置所述第一结合电极和所述控制器件之间的位置处的所述介电结构内。
在实施例中，所述第一结合电极通过从所述第一数据存储层正下方连续延伸至所述第二数据存储层正下方的下部互连层连接至所述第二结合电极。
在实施例中，所述第一结合电极和所述第二结合电极连接至相同的源极线。
在实施例中，所述第一分离电极连接至第一位线并且所述第二分离电极连接至与所述第一位线不同的第二位线。
在实施例中，所述控制器件包括晶体管器件，其中，所述晶体管器件具有连接至源极线的源极区、连接至所述字线的栅电极以及电连接至所述第一结合电极和所述第二结合电极的漏极区。
在实施例中，所述第一数据存储层和所述第二数据存储层具有可变电阻。在其他实施例中，本发明涉及一种存储器电路。存储器电路包括：第一电阻式随机存取存储器(RRAM)元件，布置在衬底上方的介电结构内并具有通过第一数据存储层分离的第一分离电极和第一结合电极；第二RRAM元件，布置在介电结构内并且具有通过第二数据存储层分离的第二分离电极和第二结合电极；以及导电元件，从第一数据存储层的正下方连续地延伸至第二数据存储层的正下方，其中，导电元件配置为将第一结合电极电连接至第二结合电极。在一些实施例中，第一数据存储层具有第一最外侧壁，其中，第一最外侧壁通过非零距离与第二数据存储层的第二最外侧壁分离。在一些实施例中，第一数据存储层和第二数据存储层配置为共同存储单个数据状态。在一些实施例中，第一结合电极和第二结合电极包括第一材料；并且导电元件包括与第一材料不同的第二材料。在一些实施例中，存储器电路还包括晶体管器件，设置在衬底内并且具有电连接至第一结合电极和第二结合电极的漏极区。在一些实施例中，第一结合电极通过位于第一结合电极和晶体管器件之间的下部互连层连接至第二结合电极。在一些实施例中，第一分离电极连接至第一位线并且第二分离电极连接至与第一位线不同的第二位线。在一些实施例中，存储器电路还包括布置在第一分离电极和第二分离电极之间的侧壁间隔件。
在实施例中，所述第一数据存储层的第一最外侧壁以非零距离与所述第二数据存储层的第二最外侧壁分离。
在实施例中，所述第一数据存储层和所述第二数据存储层配置为共同地存储单个数据状态。
在实施例中，所述第一结合电极和所述第二结合电极包括第一材料；以及其中，所述导电元件包括与所述第一材料不同的第二材料。
在实施例中，存储器电路还包括：晶体管器件，设置在所述衬底内并且具有电连接至所述第一结合电极和所述第二结合电极的漏极区。
在实施例中，所述第一结合电极通过位于所述第一结合电极和所述控制器件之间的下部互连层连接至所述第二结合电极。
在实施例中，所述第一分离电极连接至第一位线并且所述第二分离电极连接至与所述第一位线不同的第二位线。
在实施例中，存储器电路还包括：侧壁间隔件，设置在所述第一分离电极和所述第二分离电极之间。
在其他实施例中，本发明涉及一种形成存储器电路的方法。该方法包括在衬底上方的下部层间介电(ILD)层内形成下部互连层；在下部互连层上方形成结合电极结构；在结合电极结构上方形成数据存储膜；在数据存储膜上方形成分离电极结构；以及图案化数据存储膜、分离电极结构和结合电极结构以在下部互连层和第一分离电极之间形成第一数据存储层，并且在下部互连层和第二分离电极之间形成第二数据存储层。在一些实施例中，通过第一图案化工艺来图案化分离电极结构，并且通过在第一图案化工艺之后发生的第二图案化工艺来图案化数据存储膜和结合电极结构。在一些实施例中，该方法还包括在下部ILD层上方形成下部绝缘层；图案化下部绝缘层以形成暴露下部互连层的多个开口；以及形成结合电极结构以填充开口并在下部绝缘层上方延伸。
在实施例中，通过第一图案化工艺来图案化所述分离电极结构，并且通过在所述第一图案化工艺之后发生的第二图案化工艺来图案化所述数据存储膜和所述结合电极结构。
在实施例中，形成存储器电路的方法还包括：在所述下部层间介电层上方形成下部绝缘层；图案化所述下部绝缘层以形成暴露所述下部互连层的多个开口；以及形成所述结合电极结构，以填充所述开口并在所述下部绝缘层上方延伸。
以上论述了若干实施例的部件，使得本领域的技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优点。例如，尽管本发明将氧气阻挡层描述为位于多层分离电极内，但应当理解，氧气阻挡层不限于分离电极。相反，氧气阻挡层也可以或可选地存在于多层结合电极中。
本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种存储器电路，包括：
第一电阻式随机存取存储器(RRAM)元件，布置在衬底上方的介电结构内并且具有通过第一数据存储层分离的第一分离电极和第一结合电极；
第二电阻式随机存取存储器元件，布置在所述介电结构内并且具有通过第二数据存储层分离的第二分离电极和第二结合电极；以及
控制器件，设置在所述衬底内并具有连接至所述第一结合电极和所述第二结合电极的第一端子和连接至字线的第二端子。
2.根据权利要求1所述的存储器电路，其中，所述第一数据存储层和所述第二数据存储层配置为共同地存储单个数据状态。
3.根据权利要求1所述的存储器电路，其中，所述第一结合电极和所述第二结合电极是从所述第一数据存储层正下方连续延伸至所述第二数据存储层正下方的共享电极。
4.根据权利要求1所述的存储器电路，其中，所述第一结合电极通过下部互连层连接至所述第二结合电极，其中，所述下部互连层设置所述第一结合电极和所述控制器件之间的位置处的所述介电结构内。
5.根据权利要求1所述的存储器电路，其中，所述第一结合电极通过从所述第一数据存储层正下方连续延伸至所述第二数据存储层正下方的下部互连层连接至所述第二结合电极。
6.根据权利要求5所述的存储器电路，其中，所述第一结合电极和所述第二结合电极连接至相同的源极线。
7.根据权利要求1所述的存储器电路，其中，所述第一分离电极连接至第一位线并且所述第二分离电极连接至与所述第一位线不同的第二位线。
8.根据权利要求1所述的存储器电路，其中，所述控制器件包括晶体管器件，其中，所述晶体管器件具有连接至源极线的源极区、连接至所述字线的栅电极以及电连接至所述第一结合电极和所述第二结合电极的漏极区。
9.一种存储器电路，包括：
第一电阻式随机存取存储器(RRAM)元件，布置在衬底上方的介电结构内并且具有通过第一数据存储层分离的第一分离电极和第一结合电极；
第二电阻式随机存取存储器元件，布置在所述介电结构内并且具有通过第二数据存储层分离的第二分离电极和第二结合电极；以及
导电元件，从所述第一数据存储层正下方连续延伸至所述第二数据存储层正下方，其中，所述导电元件配置为将所述第一结合电极电连接至所述第二结合电极。
10.一种形成存储器电路的方法，包括：
在衬底上方的下部层间介电(ILD)层内形成下部互连层；
在所述下部互连层上方形成结合电极结构；
在所述结合电极结构上方形成数据存储膜；
在所述数据存储膜上方形成分离电极结构；以及
图案化所述数据存储膜、所述分离电极结构和所述结合电极结构，以在所述下部互连层和第一分离电极之间形成第一数据存储层，并在所述下部互连层和第二分离电极之间形成第二数据存储层。
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