TWI792764B - 記憶體陣列及其操作方法 - Google Patents

Abstract

提供一種記憶體陣列，包括：多組字元線；多條位元線；以及多個記憶胞單元，各所述多個記憶胞單元分別設置在所述多組字元線與所述多條位元線彼此的交叉處。每一個記憶胞單元包括第一與第二導電阻絲構件以及開關電路，所述第一與所述第二導電阻絲構件的一端耦接至所述多條位元線中的相應位元線，一端耦接至所述開關電路。在差動式模式下操作時，依據所述第一與所述第二導電阻絲構件的讀取電流來進行讀取。在單端式模式下操作時，依據所述第一與所述第二導電阻絲構件中成形出導電阻絲者的讀取電流以及參考電流來進行讀取。

Description

記憶體陣列及其操作方法

本發明是有關於一種記憶體陣列及其操作方法。

物理不可複製功能(physical unclonable functions，PUF)記憶體，目前廣泛用於數位身分證等之應用。習知有利用製程之元件不匹配的行為，使用SRAM或環形振盪器來做為PUF記憶體，SRAM利用記憶體之位元線對(BL、/BL)之電壓差來辨識出0或1，環形振盪器可利用兩條路徑去比較何者較快，以產生0或1。

為了避免元件不匹配行為，很多新型的PUF記憶體便被提出來。在設計PUF記憶體時，要能產生50%的機率，以產生0或1。

基於上述理由，本發明提出一種記憶體陣列，可作為PUF記憶體之用。記憶體陣列更可以提供差動式或單端式的操作模式，可以提供約50%的成功機率並具有良好的PUF應用特性。

根據本發明一實施例，提供一種記憶體陣列，包括：多組字元線，其中所述多組字元線的每一組包括第一字元線、第二字元線與第三字元線；多條位元線與多組源極線；以及多個記憶胞單元，各所述多個記憶胞單元分別設置在所述多組字元線與所述多條位元線彼此的交叉處。其中每一個記憶胞單元包括第一與第二導電阻絲構件以及開關電路，所述第一與所述第二導電阻絲構件的一端耦接至所述多條位元線中的相應位元線，一端耦接至所述開關電路。在各所述多個記憶胞單元經阻絲成形後，所述第一與所述第二導電阻絲構件的其中一者成形出導電阻絲，另一者成高電阻狀態。所述記憶體陣列在差動式模式下操作時，依據所述第一與所述第二導電阻絲構件的讀取電流來進行讀取。所述記憶體陣列在單端式模式下操作時，依據所述第一與所述第二導電阻絲構件中成形出導電阻絲者的讀取電流以及參考電流來進行讀取。

根據本發明另一實施例，提出一種記憶體陣列的操作方法，其中所述記憶體陣列包括：多組字元線，其中所述多組字元線的每一組包括第一字元線、第二字元線與第三字元線；多條位元線與多組源極線；以及多個記憶胞單元，各所述多個記憶胞單元分別設置在所述多組字元線與所述多條位元線彼此的交叉處，其中每一個記憶胞單元包括第一與第二導電阻絲構件以及開關電路，所述第一與所述第二導電阻絲構件的一端耦接至所述多條位元線中的相應位元線，一端耦接至所述開關電路。所述操作方法包括：對各所述多個記憶胞單元進行阻絲成形，經所述阻絲成形後，所述第 一與所述第二導電阻絲構件的其中一者成形出導電阻絲，另一者成高電阻狀態；以及將記憶體陣列操作在差動式模式或單端式模式，以讀取各所述多個記憶胞單元。所述記憶體陣列在所述差動式模式下操作時，依據所述第一讀取電流與所述第二導電阻絲構件的第二讀取電流來進行讀取。所述記憶體陣列在所述單端式模式下操作時，依據所述第一與所述第二導電阻絲構件中成形出導電阻絲者的讀取電流以及參考電流來進行讀取。

綜上所述，根據本發明實施例，可以提供一個記憶體陣列架構，其式於PUF記憶體的操作。本發明的記憶體陣列可以提供差動式與單端式兩種讀取的模式，提供更靈活的運作。此外，本發明的記憶體陣列可以提供更好的鑑別率，兩個導電阻絲構中的每一個被成形成功的機率可以有50%，適合作為PUF記憶體之應用。

100:記憶體陣列

TL、TC、TR:電晶體

WL0~WL3、WL0L~WL3L、WL0R~WL3R:字元線

BL0~BL3:位元線

SL0(L)、SL0(R)~SL3(L)、SL3(R):源極線

C:記憶胞單元

R1、R2:導電阻絲構件

I_forming:成形電流

IL、IR:讀取電流

Iref:參考電流

SA:感測放大器

S100~S104、S200~S206、S208A、S208B、S300~S304:步驟

圖1繪示根據本發明實施例之記憶體陣列的架構示意圖。

圖2繪示根據本發明實施例之記憶體陣列全體進行成形操作的示意圖。

圖3A至圖3C繪示根據本發明實施例之記憶胞成形的過程的示意圖。

圖4繪示根據本發明實施例之記憶體陣列在差動式模式下的讀取方式的偏壓施加方式示意圖。

圖5A至圖5D分別繪示選擇的/未選擇字元線以及選擇的/未選擇位元線之組合的各種記憶胞單元的讀取操作狀態。

圖6繪示根據本發明實施例之記憶體陣列在單端式模式下的讀取方式的偏壓施加方式示意圖。

圖7A至圖7D分別繪示選擇的/未選擇字元線以及選擇的/未選擇位元線之組合的各種記憶胞單元的讀取操作狀態。

圖8A繪示利用本發明實施例之記憶體陣列的讀取方法的流程示意圖。

圖8B繪示利用本發明實施例之記憶體陣列的讀取方法的流程示意圖。

圖8C繪示圖8A或圖8B之出廠後的記憶體陣列的讀取流程示意圖。

如圖1所示，記憶體陣列100包括多組字元線WL0/WL0R/WL0L~WL3/WL3R/WL3L、多條位元線BL0~BL3、多組源極線SL0(L)/SL0(R)~SL3(L)/SL3(R)以及多個記憶胞單元C。多組字元線WL0/WL0R/WL0L~WL3/WL3R/WL3L在第一方向延伸(例如行方向)，多條位元線BL0~BL3在第二方向延伸(例如列方向)。多組字元線WL0/WL0R/WL0L~WL3/WL3R/WL3L與多條位元線BL0~BL3彼此的交叉處則配置多個記憶胞單元C的每一個。在此實施例中，記憶體陣列100以4 X 4(4組字元線與4條位元 線)的陣列作為說明例，但非用以限制本發明的實施方式。

如圖1所示，每一個記憶胞單元C包括一對導電阻絲(conductive filament)構件(第一與第二導電阻絲構件)R1、R2以及由電晶體TC、TL、TR構成的開關電路。各導電阻絲構件R1、R2的一端與相應的位元線耦接，各導電阻絲構件R1、R2的另一端與開關電路耦接。開關電路則又耦接到相應的一組源極線。具體來說，開關電路是由三個串連的電晶體TC、TL、TR構成。以記憶體陣列100中之左上角的記憶胞單元C為例，電晶體TC為第一與第二導電阻絲構件R1、R2之共用電晶體，其閘極耦接到一組字元線中的字元線WL0。電晶體TL之一源/汲端耦接到相應的源極線SL0(L)，另一源/汲端耦接到共用電晶體TC的一源/汲端，閘極耦接到同一組字元線中的字元線WL0L。電晶體TR之一源/汲端耦接到相應的源極線SL0(R)，另一源/汲端耦接到共用電晶體TC的另一源/汲端，閘極耦接到同一組字元線中的字元線WL0R。該一組字元線由三條字元線WL0、WL0L、WL0R構成，分別用以驅動電晶體TC、TL、TR。

此外，每一個記憶胞單元C之第一導電阻絲構件R1的第一端耦接至相應的位元線BL0，第二端則耦接到電晶體TC之一源/汲端以及電晶體TL的另一源/汲端。每一個記憶胞單元C之第二導電阻絲構件R2的第一端耦接至相應的位元線BL0，第二端則耦接到電晶體TC之另一源/汲端以及電晶體TR的一源/汲端。

根據本發明實施例，在對各記憶胞單元進行成形時，開關 電路的電晶體TL、TC、TR是同時導通。此外，在對記憶體陣列100進行讀取操作時，共同電晶體TC會被關閉，僅有電晶體TL、TR導通。在進行成形操作時，第一導電阻絲構件R1和第二導電阻絲構件R2中只有一個會成形出導電阻絲F(作為電阻元件)，另一個則不會被成形(作為電容元件)。因此，每一個記憶胞單元中(R1、R2)的組態可以是(電阻R、電容C)或(電容C、電阻R)。

此外，每一個導電阻絲的成形(電阻)的成形成功機率約為50%，這對於物理不可複製功能的應用是足夠的。在此，記憶胞單元C的導電阻絲構件例如可以使用過渡金屬氧化物(Transition Metal Oxide，TMO)材料，但是非用以限制本發明的實施，只要可以成形出導電阻絲的材料即可。

此外，本實施例的記憶體陣列是包含兩種結構，一為差動式結構(differential structure)，另一種則為單端式結構(single-ended structure)。在差動式結構下操作時，每一個記憶胞單元是由3個電晶體(TL、TC、TR)2個電阻(R1、R2)的3T2R架構來進行讀取操作，即以3T2R記憶胞單元結構來做為邏輯1位元。在單端結構下操作時，每一個記憶胞單元是由1.5個電晶體(TL或TR與0.5TC)2個電阻(R1、R2)的1.5T1R架構來進行讀取操作，即以1.5T1R記憶胞單元結構來做為邏輯1位。具體的讀取操作，以下會進一步詳細說明。

為了方便以下的說明，記憶胞單元的位置會以(X，Y)座標來表示。如圖1所示之4X4的記憶體陣列中，在差動式結構的 場合，會以X=0~3(4位元)來表示，而在單端式結構的場合，會以X=0~7(8位元)來表示。

參照圖2，在操作記憶體陣列(如讀取)，首先需要對記憶體陣的所有記憶胞單元進行整體成形的操作。圖2的記憶體陣列100是以4X4矩陣(4條字元線與4條位元線)為例，但非用以限制本發明的實施方式。記憶單元陣列的大小可以依據實際需要來加以調整。

如圖2所示，對所有的位元線BL0~BL3施加位元線成形電壓，例如4V，並且對所有的源極線SL0(R)~SL3(R)、SL0(L)~SL3(L)施加源極線成形電壓，例如0V。此外，對選擇的字元線施加字元線成形電壓，例如對字元線WL0、WL0R、WL0L施加2V的電壓，藉此以對導電阻絲構件R1或導電阻絲構件R2進行阻絲成形。在此過程中，每一個記憶胞單元C中，導電阻絲構件R1與導電阻絲構件R2中只有一個會被成形出導電阻絲F，而另一個就不會成形。在對所有字元線上的記憶胞單元進行成形後，便完成記憶體陣列所有記憶胞單元的成形操作。

此外，作為PUF記憶體用的記憶體陣列不會太大，故在進行記憶體陣列成形操作時，可將所有的字元線與位元線均施加電壓，藉此對記憶體陣列全部的記憶胞單元進行成形操作。此外，若作為PUF記憶體用的記憶體陣列的大小無法承受對所有的記憶胞單元進行成形，也可將記憶體陣列切割成數個較小的子陣列，然後對每個子陣列的所有記憶胞單元進行成形。

以下將參考圖3A至圖3C來說明每一個記憶胞單元的成形操作。如圖3A所示，對圖2所示的任一個記憶胞單元進行成形，以字元線WL0L、WL0、WL0R和位元線BL0交叉的記憶單元為例。進行成形操作時，字元線WL0L、WL0、WL0R施加約2V的電壓，與兩個導電阻絲構件R1、R2耦接的位元線BL0施加約4V的電壓，與電晶體TL之源極耦接的源極線SL0(L)及電晶體TR之源極耦接的源極線SL0(R)則施加0V。通過此偏壓狀態，可開始對導電阻絲構件R1、R2進行阻絲成形。此時，雖然施加了偏壓，但是兩個導電阻絲構件R1、R2都尚未被成形，其各自被成形出導電阻絲F的機率是各自約為50%。圖中標示僅代表導電阻絲構件R1、R2的其中之一會被成形出導電阻絲F。

如圖3B所示，在成形狀態下，如果左側的導電阻絲構件R1先被突破能障，使其阻絲成形較快而先導通，則右側的電阻導電阻絲構件R2便不會成形導通，此時，右側導電阻絲構件R2會保持在極高電阻的狀態(例如，類似一個電容器)。圖3C繪示成形後的狀態的等效電路圖，且以左側導電阻絲構件R的成形出導電阻絲F為例。

如圖3C所示，在成形競賽中由左側導電阻絲構件R1先成形出導電阻絲F，最後等效於電阻R，而右側導電阻絲構件R2未成形，則可等效於電容C。根據本發明實施例，在一開始操作記憶體陣列時，便依據上述方法將所有的記憶胞單元進行成形。

因為設置了電晶體TC，而具有共同閘極(common gate)， 這使得往接地路徑可以縮短。因為在此架構下，電流路徑會因為製程布局有可能不等長，通過共同閘極的設置，可以使左右兩側之未成形的導電阻絲構件R1、R2到接地端的路徑較為一致。此外，因為在成形過程中電子會走較短路徑，故一旦其中一側的導電阻絲構件(如R1)被成形，另一側的導電阻絲構件(如R2)就不會被導通而成為高電阻狀態。在其他實施例中，也可以不具有電晶體TC。

接著說明本發明實施例之記憶體陣列的讀取方法。如前所述，記憶體陣列100可以提供兩種不同的讀取方式，一種是以差動式(即3T2R架構)來操作，另一種則是以單端式(即1.5T1R架構)。

圖4繪示記憶體陣列在差動式模式下的讀取方式的偏壓施加方式示意圖。如圖4、5A所示，假設要讀取位在(X，Y)=(0，0)的記憶胞單元，亦即選擇位在字元線WL0、WL0L、WLR與位元線BL0交叉的記憶胞單元進行讀取，其他的記憶胞則為非選擇狀態。因此，在記憶體陣列100中，只有位元線BL0施加位元線讀取電壓，約為0.4V，其他未選擇的位元線BL1~BL3則施加0V的電壓。源極線SL0(L)~SL3(L)與SL0(R)~SL3(R)則均施加0V的電壓(接地)。此外，選擇的字元線則施加3V的字元線讀取電壓至字元線WL0R與字元線WL0L，WL0施加0V的電壓，以關閉共同電晶體TC。源極線SL0(L)和SL0(R)則連接到感測放大器SA的兩個輸入端。

因為導電阻絲構件R1、R2只有一個會成形出導電阻絲， 因此在電晶體TL、TR被導通後，與導電阻絲構件R1、R2相應的讀取電流IL、IR就會分別由源極線SL0(L)、SL0(R)流入感測放大器SA的兩個輸入端，藉此比較兩讀取電流IL、IR之差值，以判讀出該記憶胞單元所儲存的位元是1或0。如前所述，因為沒有成形出導電阻絲的導電阻絲構件會類似高電阻的電容器，因此對應該導電阻絲構件的讀取電流便會很小。因此，讀取電流IL、IR的數量級(IL：IR)比就約為(μA：n~pA)或(n~pA：μA)。

圖5B繪示圖4之選擇的字元線和未選擇的其他位元線(BL1~BL3)交叉的記憶胞單元的讀取狀態，例如圖4的記憶胞單元(X，Y)=(0，2)。此時，記憶胞單元(0，2)與記憶胞單元(0，0)是在同一行，所以同樣地字元線WL0L、WL0R施加3V的字元線讀取電壓，共同電晶體TC關閉，未選擇的位元線BL2則施加0V。源極線SL0(L)和SL0(R)則連接到感測放大器SA的兩個輸入端。因為位元線BL2和源極線SL0(L)、SL0(R)都為0V，故即使電晶體TL、TR的閘極都施加3V的電壓，電晶體TL、TR為導通，但導電阻絲構件R1、R2經電晶體TL、TR至源極線SL0(L)、SL0(R)的電流路徑上不會產生讀取電流IL、IR，亦即IL=IR=0。

圖5C繪示圖4之未選擇的字元線(WLnL、WLn、WLnR，n≠0)和未選擇的位元線(BL1~BL3)交叉的記憶胞單元的讀取狀態，例如圖4的記憶胞單元(X，Y)=(2，2)。此時，未選擇的位元線BL2施加0V，未選擇字元線WL2L、WL2R施加0V的電壓，共同電晶體TC關閉。源極線SL0(L)和SL0(R)則連接到感測放大器SA的 兩個輸入端。因為記憶胞單元(2，2)之電晶體TL、TR為關閉，故導電阻絲構件R1、R2經電晶體TL、TR至源極線SL0(L)、SL0(R)的電流路徑上不會產生讀取電流IL、IR，亦即IL=IR=0。

如圖5D繪示圖4之未選擇的字元線(WLnL、WLn、WLnR，n≠0)和選擇的位元線(BL0)交叉的記憶胞單元，例如圖4的記憶胞單元(X，Y)=(2，0)。此時，記憶胞單元(2，0)與記憶胞單元(0，0)是在同一列，所以同樣地選擇的位元線BL0則施加0.4V，字元線WL2L、WL2R施加0V的電壓，共同電晶體TC關閉。源極線SL0(L)和SL0(R)則連接到感測放大器SA的兩個輸入端。因為記憶胞單元(2，0)之電晶體TL、TR為關閉，故導電阻絲構件R1、R2經電晶體TL、TR至源極線SL0(L)、SL0(R)的電流路徑上不會產生讀取電流IL、IR，亦即IL=IR=0。

圖6繪示記憶體陣列在單端式模式下的讀取方式的偏壓施加方式示意圖。，假設要讀取位在(X，Y)=(5，3)的記憶胞單元，亦即選擇位在字元線WL2、WL2L、WL2R與位元線BL3交叉的右側記憶胞單元進行讀取(亦即假設在成形過程中，是右側導電阻絲構件R2被成形出導電阻絲)，其他的記憶胞則為非選擇狀態。因此，在記憶體陣列100中，只有位元線BL3施加位元線讀取電壓，約為0.4V，其他未選擇的位元線BL0~BL2則施加0V。源極線SL0(L)~SL3(L)與SL0(R)~SL3(R)則均施加0V的電壓(接地)。此外，選擇的字元線則加3V的字元線讀取電壓至字元線WL2R，同時字元線WL2L、WL2施加0V的電壓，以關閉電晶體TL和共 同電晶體TC。

如圖7A所示，在單端式模式下的讀取時，只有對應被成形的導電阻絲構件R2的源極線SL2(R)連接到感測放大器SA的一輸入端，源極線SL2(L)則不連接到感測放大器SA。此外，感測放大器SA的另一輸入端則耦接到參考電流Iref。導電阻絲構件R2被成形出導電阻絲，在讀取時只會導通電晶體TR，與導電阻絲構件R2相應的讀取電流I5就會由源極線SL2(R)流入感測放大器SA的一輸入端，藉此比較讀取電流I5和參考電流Iref之差值，以判讀出該記憶胞單元所儲存的位元是1或0。

圖7B繪示圖6之選擇的字元線和未選擇的其他位元線(BL0~BL2)交叉的記憶胞單元的讀取狀態，例如圖6的記憶胞單元(X，Y)=(5，0)。此時，記憶胞單元(5，0)與記憶胞單元(5，3)是在同一行，字元線WL2L、WL2施加0V的電壓，以關閉電晶體TL和共同電晶體TC，未選擇的位元線BL0則施加0V。同樣地，只有源極線SL2(R)連接到感測放大器SA的一輸入端，源極線SL2(L)則不連接到感測放大器SA。此外，感測放大器SA的另一輸入端則耦接到參考電流Iref。因為位元線BL0和源極線SL2(R)都為0V，故即使電晶體TR的閘極施加3V的電壓而導通，但導電阻絲構件R2經電晶體TR至源極線SL2(R)的電流路徑上不會產生讀取電流I5，亦即I5=0。

圖7C繪示圖6之未選擇的字元線(WLnL、WLn、WLnR，n≠0)和未選擇的位元線(BL1~BL3)交叉的記憶胞單元的讀取狀態， 例如圖6的記憶胞單元(X，Y)=(1，0)。此時，例如未選擇的位元線BL0施加0V，未選擇字元線WL0L、WL0R施加0V的電壓，共同電晶體TC關閉。源極線SL0(R)則連接到感測放大器SA的一輸入端，源極線SL2(L)則不連接到感測放大器SA。此外，感測放大器SA的另一輸入端則耦接到參考電流Iref。因為記憶胞單元(1，0)之電晶體TL、TC、TR為關閉，故導電阻絲構件R2經電晶體TR至源極線SL0(R)的電流路徑上不會產生讀取電流IR，亦即IR=0。

如圖7D繪示圖6之未選擇的字元線(WLnL、WLn、WLnR，n≠0)和選擇的位元線(BL3)交叉的記憶胞單元，例如圖6的記憶胞單元(X，Y)=(1，3)。此時，記憶胞單元(1，3)與記憶胞單元(5，3)是在同一列，所以同樣地選擇的位元線BL3則施加0.4V，字元線WL0L、WL0R施加0V的電壓，共同電晶體TC關閉。源極線SL0(R)則連接到感測放大器SA的一輸入端，源極線SL0(L)則不連接到感測放大器SA。此外，感測放大器SA的另一輸入端則耦接到參考電流Iref。因為記憶胞單元(1，3)之電晶體TL、TR為關閉，故導電阻絲構件R2經電晶體TR至源極線SL0(R)的電流路徑上不會產生讀取電流IR，亦即IR=0。

在操作記憶體陣列100時，記憶體陣列100的控制器可以送出讀取型態的命令，以決定記憶體陣列100的列解碼方式。例如，在圖1所示的記憶體陣列100例子中，如果讀取型態的命令是設定為差動式操作模式，記憶體陣列100會視為4X4的矩陣(記憶胞單元為3T2R。如果讀取型態的命令是設定為單端式操作 模式，記憶體陣列100會視為8X4的矩陣(記憶胞單元為1.5T1R)。

此外，在單端式操作模式下，可以利用一開關來切換記憶體陣列100每一行之感測放大器SA的輸入端的輸入源。亦即，在差動式操作模式下，感測放大器SA的兩個輸入端是分別耦接到SLn(L)、SLn(R)，以分別接收來自導電阻絲構件R1、R2之讀取電流。但是，在單端式操作模式下，感測放大器SA的一輸入端是耦接到SLn(L)、SLn(R)之一，另一輸入端則可以通過上述的開關將感測放大器SA的另一輸入端切到到參考電流Iref。

圖8A繪示的流程是出廠前的記憶體細胞成形與讀取流程。如圖8A與圖3所示，在步驟S100，對記憶體陣列100所有記憶胞單元進行成形。在成形的過程中，每個記憶胞單元中的兩個導電阻絲構件R1、R2會以競賽的方式，進行成形。

在步驟S102，成形結束後，兩個導電阻絲構件R1、R2只會有其中一個會成形成功而產生導電阻絲，因而該導電阻絲構件(例如R1)的阻值可以降低，而另一個導電阻絲構件R2則沒有成形成功，並且形成高阻值狀態，類似等效一電容器。成形後，成形成功者是隨機的。

在步驟S104，進行記憶胞單元的讀取。此時，可採取如圖4的差動式操作模式的讀取或圖6的單端式操作模式的讀取。具體的讀取方式可參考圖5A~圖5D或者圖7A~圖7D的說明。在此步驟，可設定出廠後只提供差動式或單端式的操作給使用者，也可差動式與單端式兩種模式都提供給使用者。之後，結束此操作流 程。

圖8B繪示利用本發明另一實施例之記憶體陣列的讀取方法的流程示意圖。如圖8B所示，步驟S200至步驟S204基本上與圖8A之步驟S100至S104的操作方式相同。此外，在步驟S204，讀取記憶胞單元時並閂鎖讀取值。在此實施方式，會增加一個閂鎖器，閂鎖住成形後的狀態。一般來說，成形後兩個導電阻絲構件R1、R2的狀態就已固定，即一個會有大電流流過(成形成功)，另外一個是小電流流過(成形成功)。閂鎖器會栓鎖住成形結束的瞬間的狀態。

在步驟S206，判斷與導電阻絲構件R1、R2相應的讀取電流的大小。例如，當左側的導電阻絲構件R1可產生電流Icell(L)是32μA且右側的導電阻絲構件R2可產生電流Icell(R)是18pA，此時Icell(L)>Icell(R)，則可以輸出“1”。此情況表示成形成功的是左側的導電阻絲構件R1。又例如，當右側的導電阻絲構件R2可產生電流Icell(L)是15pA且右側的導電阻絲構件R2可產生電流Icell(R)是30μA，此時Icell(L)<Icell(R)，則可以輸出“0”。此情況表示成形成功的是右側的導電阻絲構件R2。當然，判斷的方式也可與上面的條件相反，在此主要是要判斷導電阻絲構件R1、R2中的哪一個是成形成功。

因此，可對成形成功的導電阻絲構件再次進一步進行成形。例如，在步驟S206，輸出比較結果為“1”時，表示導電阻絲構件R1成形成功，故進一步執行步驟S208A，對導電阻絲構件R1 進行重成形。反之，在步驟S206，輸出比較結果為“0”時，表示導電阻絲構件R2成形成功，故進一步執行步驟S208B，對導電阻絲構件R2進行重成形(heavy forming)。透過此方式，可將導電阻絲構件R1、R2的讀取電流增加鑑別度。此處，重成形可以是以接近崩潰電壓的方式來對導電阻絲構R1進行成形。以此處的例子為例，即對應的導電阻絲構R1之電晶體TL之閘極施加5V的電壓，相應的位元線BL施加4V，相應的源極線SL施加0V。

圖8C繪示經過圖8A或圖8B之廠內設定後的記憶體，使用者端的操作流程。如步驟S300，使用者可啟動記憶體的電源，以啟動如圖1所示的PUF記憶體陣列100。之後，在步驟S302，記憶體陣列可接收讀取命令，以對PUF記憶體陣列100進行讀取。此讀取可以是差動式或單端式。最後，在步驟S304，使用者可關閉記憶體陣列100的電源，結束對記憶體列的操作。

100:記憶體陣列

TL、TC、TR:電晶體

WL0~WL3、WL0L~WL3L、WL0R~WL3R:字元線

BL0~BL3:位元線

SL0(L)、SL0(R)~SL3(L)、SL3(R):源極線

C:記憶胞單元

R1、R2:導電阻絲構件

Claims (13)

1. 一種記憶體陣列，包括：多組字元線，其中所述多組字元線的每一組包括第一字元線、第二字元線與第三字元線；多條位元線與多組源極線；以及多個記憶胞單元，各所述多個記憶胞單元分別設置在所述多組字元線與所述多條位元線彼此的交叉處，其中每一個記憶胞單元包括第一與第二導電阻絲構件以及開關電路，所述第一與所述第二導電阻絲構件的一端耦接至所述多條位元線中的相應位元線，另一端耦接至所述開關電路，在各所述多個記憶胞單元經阻絲成形後，所述第一與所述第二導電阻絲構件的其中一者成形出導電阻絲，另一者成高電阻狀態，所述記憶體陣列在差動式模式下操作時，依據所述第一與所述第二導電阻絲構件的讀取電流來進行讀取，所述記憶體陣列在單端式模式下操作時，依據所述第一與所述第二導電阻絲構件中成形出導電阻絲者的讀取電流以及參考電流來進行讀取。
2. 如請求項1所述的記憶體陣列，其中所述開關電路由第一、第二與第三電晶體串接而構成，所述第一導電阻絲構件的一端與所述相應位元線耦接，且另一端耦接至所述第一與所述第二電晶體的耦接處，所述第二導電 阻絲構件的一端與所述相應位元線耦接，且另一端耦接至所述第二與所述第三電晶體的耦接處。
3. 如請求項2所述的記憶體陣列，其中耦接於所述多組字元線的同一組字元線中的所述多個記憶胞單元的每一者中，所述第一電晶體的閘極耦接所述第一字元線、所述第二電晶體的閘極耦接至所述第二字元線，所述第三電晶體的閘極耦接至所述第三字元線，所述第一電晶體的第一源/汲極端耦接至所述多組源極線中相應一組源極線的第一源極線，所述第一電晶體的第二源/汲極端耦接耦接至所述第二電晶體的第一源/汲極端以及所述第一導電阻絲構件的所述另一端，所述第二電晶體的第二源/汲極端耦接至所述第三電晶體的第一源/汲極端以及所述第二導電阻絲構件的所述另一端，及所述第三電晶體的第二源/汲極端耦接至所述多組源極線中所述相應一組源極線的第二源極線。
4. 如請求項3所述的記憶體陣列，更包括感測放大器，具有第一輸入端、第二輸入端與輸出端，其中所述感測放大器的所述第一輸入端與所述第二輸入端分別耦接至所述相應一組源極線的所述第一與所述第二源極線，以接收流過所述第一導電性阻絲構件的第一讀取電流與流過所述第二導電性阻絲構件的第二讀取電流， 所述輸出端輸出讀取結果。
5. 如請求項3所述的記憶體陣列，更包括感測放大器，具有第一輸入端、第二輸入端與輸出端，其中所述感測放大器的所述第一輸入端與所述第二輸入端中的其中一者耦接至所述相應一組源極線的所述第一或所述第二源極線的其中一者，以接收所述第一導電性阻絲構件或所述第二導電性阻絲構件中成形成功者的讀取電流，所述感測放大器的所述第一輸入端與所述第二輸入端中的另一者耦接參考電流，所述輸出端輸出讀取結果。
6. 如請求項1所述的記憶體陣列，所述多個記憶胞單元為電阻性記憶胞單元，所述第一與所述第二導電性阻絲構件由過渡金屬氧化物材料構成。
7. 如請求項1所述的記憶體陣列，其中所述記憶體陣列作為物理不可複製功能記憶體之用。
8. 一種記憶體陣列的操作方法，其中所述記憶體陣列包括：多組字元線，其中所述多組字元線的每一組包括第一字元線、第二字元線與第三字元線；多條位元線與多組源極線；以及多個記憶胞單元，各所述多個記憶胞單元分別設置在所述多組字元線與所述多條位元線彼此的交叉處，其中每一個記憶胞單元包括第一與第二導電阻絲構件以及開關電路，所述第一與所述第二 導電阻絲構件的一端耦接至所述多條位元線中的相應位元線，另一端耦接至所述開關電路，所述操作方法包括：對各所述多個記憶胞單元進行阻絲成形，經所述阻絲成形後，所述第一與所述第二導電阻絲構件的其中一者成形出導電阻絲，另一者成高電阻狀態；以及將所述記憶體陣列操作在差動式模式或單端式模式，以讀取各所述多個記憶胞單元，其中所述記憶體陣列在所述差動式模式下操作時，依據所述第一導電阻絲構件的第一讀取電流與所述第二導電阻絲構件的第二讀取電流來進行讀取，所述記憶體陣列在所述單端式模式下操作時，依據所述第一與所述第二導電阻絲構件中成形出導電阻絲者的讀取電流以及參考電流來進行讀取。
9. 如請求項8所述的記憶體陣列的操作方法，更包括在各所述多個記憶胞單元進行所述阻絲成形後，讀取並閂鎖住所述第一導電阻絲構件的所述第一讀取電流以及所述第二導電阻絲構件的所述第二讀取電流；比較所述第一讀取電流與所述第二讀取電流；基於所述第一讀取電流與所述第二讀取電流的比較結果，判斷所述第一導電阻絲構件與所述第二導電阻絲構件中哪一個為成形成功；以及 對所述第一導電阻絲構件與所述第二導電阻絲構件中的成形成功者進一步執行重成形。
10. 如請求項9所述的記憶體陣列的操作方法，其中在所述差動式模式下操作時，在對所述多個記憶胞單元中被選取記憶胞單元進行讀取時，對所述第二字元線施加電壓；以及所述第一與所述第三字元線施加讀取電壓，使被選取記憶胞單元的所述第一導電性阻絲構件產生第一讀取電流與所述第二導電性阻絲構件產生第二讀取電流分別流至所述相應一組源極線的所述第一與所述第二源極線，並且依據所述第一讀取電流與所述第二讀取電流來讀取所述被選取記憶胞單元。
11. 如請求項10所述的記憶體陣列的操作方法，更包括：經由感測放大器，接收所述第一讀取電流與所述第二讀取電流；以及基於所述第一讀取電流與所述第二讀取電流，使所述感測放大器的輸出端輸出讀取結果，其中所述感測放大器具有第一輸入端與第二輸入端，其中所述感測放大器的所述第一輸入端與所述第二輸入端分別耦接至所述相應一組源極線的所述第一與所述第二源極線，以接收所述第一讀取電流與所述第二讀取電流。
12. 如請求項9所述的記憶體陣列的操作方法，其中在所述單端式模式下操作時，在對所述多個記憶胞單元中被選取記憶胞單元進行讀取時，對所述第二字元線施加電壓；以及對所述第一與所述第三字元線之一施加讀取電壓，使被選取記憶胞單元的所述第一導電性阻絲構件或所述第二導電性阻絲構件產生讀取電流流至所述相應一組源極線的所述第一或所述第二源極線，並且依據所述讀取電流與參考電流來讀取所述被選取記憶胞單元，其中所述第一與所述第三字元線之一施加所述讀取電壓者對應到所述第一導電性阻絲構件與所述第二導電性阻絲構件中產生電性阻絲構件者。
13. 如請求項12所述的記憶體陣列的操作方法，更包括：經由感測放大器，接收所述所述第一導電性阻絲構件與所述第二導電性阻絲構件中成形成功者的讀取電流；基於所述讀取電流與所述參考電流，使所述感測放大器的輸出端輸出讀取結果，其中所述感測放大器具有第一輸入端與第二輸入端，其中所述感測放大器的所述第一輸入端與所述第二輸入端中的其中一者耦接至所述相應一組源極線的所述第一或所述第二源極線的其中一者，以接收所述所述第一導電性阻絲構件或所述第二導電性阻絲構件的讀取電流，及 所述感測放大器的所述第一輸入端與所述第二輸入端中的另一者耦接參考電流。

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