TWI651647B

TWI651647B - 亂數產生裝置及其控制方法

Info

Publication number: TWI651647B
Application number: TW106124731A
Authority: TW
Inventors: 翁偉哲; 徐清祥; 楊青松
Original assignee: 力旺電子股份有限公司
Priority date: 2017-04-13
Filing date: 2017-07-24
Publication date: 2019-02-21
Also published as: CN108733350A; JP6349008B1; JP2018181397A; EP3389050A1; TW201837701A; CN108733350B; EP3389050B1

Abstract

本發明提供一種亂數產生裝置，其包含至少一記憶體單元、電壓產生器以及控制電路。每一記憶體單元包含兩個記憶體胞。兩個記憶體胞的其中一個記憶體胞耦接於偏壓線及第一位元線，而兩個記憶體胞的另一個記憶體胞耦接於偏壓線及第二位元線。電壓產生器藉由偏壓線、第一位元線及第二位元線分別提供偏壓、第一位元線電壓及第二位元線電壓予兩個記憶體胞。控制電路在程式化期間內將第一位元線與第二位元線短路，以同時地對兩個記憶體胞進行程式化，並在讀取期間內依據兩個記憶體胞的狀態產生一個亂數位元。

Description

亂數產生裝置及其控制方法

本發明係有關於一種亂數產生裝置及其控制方法，尤指一種具有物理不可複製功能（Physically Unclonable Function；PUF）的亂數產生裝置及其控制方法。

近年來，電子裝置對於民眾的日常生活越來越顯重要。在某些用途中，電子裝置需要提供其驗證碼。無論何時向電子裝置請求其驗證碼，其驗證碼都必須是相同的，且可以被用在加碼及/或解碼的操作上，例如安全性應用中的物理不可複製功能（Physically Unclonable Function；PUF）。此外，電子裝置有時需要一個或多個亂數碼，以供不同的應用使用。因此，如何提供驗證碼與亂數碼已成為本領域中的一個重要課題。

在本發明的一實施例中提供了一種亂數產生裝置。亂數產生裝置包含至少一偏壓線、至少一第一位元線、至少一第二位元線、至少一記憶體單元、電壓產生器以及控制電路。每一記憶體單元包含兩個記憶體胞。兩個記憶體胞的其中一個記憶體胞耦接於偏壓線及第一位元線，而兩個記憶體胞的另一個記憶體胞耦接於偏壓線及第二位元線。電壓產生器耦接於偏壓線、第一位元線及第二位元線，用以分別藉由偏壓線、第一位元線及第二位元線提供偏壓、第一位元線電壓及第二位元線電壓予兩個記憶體胞。控制電路耦接於第一位元線、第二位元線及電壓產生器，用以在程式化期間內同時地對兩個記憶體胞進行程式化並使第一位元線與第二位元線短路，並用以在讀取期間內依據兩個記憶體胞的狀態產生一個亂數位元。

在本發明的一實施例中提供了一種控制一亂數產生裝置之操作的方法。亂數產生裝置包含至少一偏壓線、至少一第一位元線、至少一第二位元線以及至少一記憶體單元。每一記憶體單元包含兩個記憶體胞，兩個記憶體胞的其中一個記憶體胞耦接於偏壓線及第一位元線，而兩個記憶體胞的另一個記憶體胞耦接於偏壓線及第二位元線。所述方法包含：施加偏壓至偏壓線並施加位元線電壓至第一位元線與第二位元線，以在一程式化期間內對兩個記憶體胞進行程式化；以及在一讀取期間內依據兩個記憶體胞的狀態產生一個亂數位元。

請參考第1圖，第1圖是本發明第一實施例之亂數產生裝置100的功能方塊圖。亂數產生裝置100包含至少一記憶體單元110。其中，第1圖雖然僅繪示了一個記憶體單元110，但亂數產生裝置100可包含兩個或更多個記憶體單元。每一個記憶體單元110可被程式化以產生一個亂數位元N1。亂數產生裝置100另包含電壓產生器130及控制電路140。每一個記憶體單元110耦接於電壓產生器130及控制電路140，並包含兩個記憶體胞120A及120B。記憶體胞120A耦接於位元線BL1及偏壓線CL，而記憶體胞120B耦接於另一位元線BL2及偏壓線CL。在此發明說明中，偏壓線CL可以是亂數產生裝置100的一條字線（word line）、程式化線（programming line）或源線（source line），而施加在偏壓線CL的偏壓Va可以是字線電壓（word line voltage）、程式化電壓（programming voltage）或是源線電壓（source line voltage）。

控制電路140決定記憶體單元110的操作（如：程式化操作/讀取操作）方式，而電壓產生器130依據控制電路140所決定的結果提供至少一位元線電壓V1、位元線電壓V2以及偏壓Va至記憶體單元110。位元線電壓V1、位元線電壓V2及偏壓Va分別被施加於位元線BL1、位元線BL2及偏壓線CL。

請參考第2圖以及第1圖。第2圖是第1圖之亂數產生裝置100的時序圖。在程式化期間Dp內，控制電路140可將位元線BL1與位元線BL2短路，並提供程式化電壓至偏壓線CL。換言之，記憶體單元110的兩個記憶體胞120A及120B會同時地進行程式化。因此，當電壓產生器130藉由位元線BL1、位元線BL2及偏壓線CL提供與程式化作業相關的電壓至記憶體單元110時，位元線電壓V1的電位會等於位元線電壓V2的電位。在本發明一實施例中，位元線電壓V1、位元線電壓V2及偏壓Va可分別等於0伏特（即接地電位）、0伏特及程式化電壓VPP。

當程式化記憶體單元110的作業完成時，被程式化的記憶體胞的電子特性（如：導電性或臨界電壓）會因而改變。然而，因著兩個記憶體胞120A及120B之間的原生製程差異（例如：閘極氧化層厚度不均、閘極氧化層的缺陷、針孔（pin hole）及局部的氧化層薄化等因素），兩個記憶體胞120A及120B當中只有一個記憶體胞會被完全地程式化。換言之，當同時對兩個記憶體胞120A及120B進行程式化時，一旦兩個記憶體胞120A及120B當中有一個記憶體胞被完全地程式化，則會立即地停止程式化作業。為何要使兩個記憶體胞120A及120B當中只有一個記憶體胞會被完全地程式化之理由將於後面說明中進一步地說明。

在程式化兩個記憶體胞120A及120B之前，兩個記憶體胞120A及120B 都不具導電性。雖然記憶體胞120A及120B同時地被施加了與程式化作業相關的電壓，然而由於記憶體胞120A及120B之間的原生製程差異，兩個記憶體胞120A及120B當中會有一個記憶體胞先完成程式化，而第一個完成程式化的記憶體胞具有導電性，而另一個未完成程式化的記憶體胞則不具有導電性。因此，當兩個記憶體胞120A及120B當中有一個記憶體胞因被程式化而具導電性時，偏壓線CL將藉由具有導電性的記憶體胞120A或120B而電性連接到對應的位元線BL1或BL2，且對應的位元線電壓V1或V2的電位將因偏壓線CL與對應的位元線BL1或BL2之間的電性連接而朝著偏壓Va的電位而變化。舉例來說，倘若記憶體胞120A完成了程式化並變成具導電性，則偏壓線CL藉由記憶體胞120A而電性連接至位元線BL1，而因著偏壓線CL與對應的位元線BL1之間的電性連接，位元線電壓V1的電位將朝著偏壓Va的電位而變化。相似地，倘若記憶體胞120B完成了程式化並變成具導電性，則偏壓線CL藉由記憶體胞120B而電性連接至位元線BL2，而因著偏壓線CL與對應的位元線BL2之間的電性連接，位元線電壓V2的電位將朝著偏壓Va的電位而變化。

在本實施例中，因控制電路140在程式化期間Dp內可將位元線BL1與位元線BL2短路，故位元線電壓V1及V2的電位可同時地變化。也因此，偏壓線CL與位元線BL1之間的電壓差ΔV1以及偏壓線CL與位元線BL2之間的電壓差ΔV2也會同時地變化。請參考第2圖，在時間點Tr，兩個記憶體胞120A及120B中的一個記憶體胞被完全地程式化而另一個記憶體胞未被完全地程式化。因在時間點Tr兩個記憶體胞120A及120B中的一個記憶體胞被完全地程式化而具導電性，故偏壓線CL與位元線BL1及BL2之間的電性連接會被建立，而電壓差ΔV1及ΔV2將因此降低。因電壓差ΔV1及ΔV2的降低，偏壓線CL與位元線BL1之間的電壓差ΔV1以及偏壓線CL與位元線BL2之間的電壓差ΔV2將不夠大而不足以繼續地對記憶體胞120A及120B進行程式化。因此，在時間點Tr，兩個記憶體胞120A及120B的程式化作業會立即地停止，也因此兩個記憶體胞120A及120B中只會有一個記憶體胞完成程式化作業，而另一個記憶體胞則否。在時間點Tr，位元線BL1與位元線BL2可不再短路。

因此，兩個記憶體胞120A及120B被程式化的可能性將依據兩個記憶體胞120A及120B的原生製程差異而決定，進而使兩個記憶體胞120A及120B的程式化狀態會彼此不同。所以，藉由控制兩個記憶體胞120A及120B的程式化作業，即可產生亂數位元N1。其中，亂數位元N1可基於原生製程差異而被決定，而原生製程差異會導致兩個記憶體胞120A及120B在經過程式化程序後會有不同的程式化狀態。

一旦兩個記憶體胞120A及120B中的其中一個記憶體胞被完全地程式化，亂數位元N1被記錄至記憶體單元110當中並可被讀取。請再參考第1圖及第2圖。亂數位元N1可在讀取期間Dr內被讀取。在讀取期間Dr內，控制電路140控制電壓產生器130以提供對應的讀取電壓（即V1、V2及Va）至記憶體單元110。此外，在讀取期間Dr內，位元線BL1及BL2電性分離。在電壓產生器130所提供的讀取電壓之下，記憶體胞120A及120B所分別對應的胞電流（cell current）I1及I2會經由控制電路140相互比較，而產生亂數位元N1。

更進一步地說，在讀取期間Dr之前，亂數產生裝置100的記憶體單元110的所有的位元線（例如BL1及BL2）會先被預充電（pre-charged）至高電位。在讀取期間Dr內，偏壓Va的電位將等於裝置電壓VDD，而兩條位元線BL1及BL2會被重設至接地電位，藉此以產生分別對應於記憶體胞120A以及120B的胞電流I1及I2。控制電路140可感測以及放大兩條位元線BL1及BL2的信號（例如：胞電流I1及I2），以決定亂數位元N1的值。舉例來說，倘若記憶體胞120A被完全地程式化，而記憶體胞120B尚未被完全地程式化（例如I1＞I2），則亂數位元N1的值可為“1”；而倘若記憶體胞120B被完全地程式化，而記憶體胞120A尚未被完全地程式化（例如I1＜I2），則亂數位元N1的值可為“0”。

此外，亂數產生裝置100的另一個替代性的讀取操作方式係說明如下。在讀取期間Dr之前，亂數產生裝置100的記憶體單元110的所有的位元線會先被預充電至高電位。在讀取期間Dr內，偏壓Va的電位將等於裝置電壓VDD，而被選到的記憶體單元110其兩條位元線BL1及BL2會被重設至接地電位並隨後與電源電性分離而成為浮接的節點。兩個記憶體胞開始預充電，而兩個記憶體胞的狀態會影響預充電的條件。因此在過了一預設時間後，即可根據位元線BL1及BL2的電位決定出兩個記憶體胞的狀態。控制電路140可感測以及放大兩條位元線BL1及BL2的信號（例如：兩條位元線BL1及BL2的電位），以決定亂數位元N1的值。

請參考第3圖。第3圖是本發明第二實施例之亂數產生裝置200的功能方塊圖。亂數產生裝置200也包含了至少一記憶體單元210、電壓產生器130以及控制電路140。第1圖與第3圖之間的差別在於第1圖的記憶體單元110被第3圖的記憶體單元210所取代。每一個記憶體單元210包含兩個記憶體胞220A及220B，而記憶體胞220A及220B當中的每一個記憶體胞都是單電晶體（one-transistor；1T)的反熔絲（antifuse）單次可程式化（one-time programmable；OTP）記憶體胞，而包含有一電晶體Q。記憶體胞220A耦接於位元線BL1及字線WL，而記憶體胞220B耦接於位元線BL2及字線WL。在本實施例中，字線WL被如同第1圖中的偏壓線CL一般地使用，而偏壓Va被用來當作是字線電壓。

請參考第4圖。第4圖是第3圖之亂數產生裝置200的記憶體胞220A的結構示意圖。電晶體Q的閘極422耦接於字線WL，電晶體Q的閘極氧化層420形成在閘極422與基底410之間，通道440形成於淺溝渠隔離結構（shallow trench isolation；STI）432與低摻雜汲極（lightly doped drain；LDD）434之間，而位元線BL1耦接於高摻雜汲極（highly doped drain）436。閘極氧化層420包含了形成在閘極422之下的厚氧化區411以及薄氧化區412。厚氧化區411的厚度T1大於薄氧化區412的厚度T2，而厚氧化區411與位元線BL1之間的距離小於薄氧化區412與位元線BL1之間的距離。當有一足夠大的程式化電壓VPP藉由字線WL施加在閘極422，薄氧化區412的氧化層將會破裂，以形成具導電性的路徑並完成記憶體胞220A的程式化作業。記憶體胞220B的結構及操作與記憶體胞220A類似，在此即不再贅述。

此外，亂數產生裝置200程式化產生亂數位元N1的方式及讀取亂數位元N1的方式亦可藉由施加如第2圖所示的相關電壓的相似操作來達成，在此即不再贅述。

請參考第5圖。第5圖是本發明第三實施例之亂數產生裝置600的功能方塊圖。亂數產生裝置600也包含了至少一記憶體單元610、電壓產生器130以及控制電路140。在本實施例中，每一個記憶體單元610包含兩個記憶體胞620A及620B，而記憶體胞620A及620B當中的每一個記憶體胞皆為雙電晶體（two-transistor；2T)的反熔絲單次可程式化記憶體胞，而包含有第一電晶體Q1及第二電晶體Q2。第二電晶體Q2的閘極氧化層的厚度可以（但不限於）小於第一電晶體Q1的閘極氧化層的厚度。在另一實施例中，第二電晶體Q2的閘極氧化層的厚度與第一電晶體Q1的閘極氧化層的厚度相等。第一電晶體Q1的閘極耦接於字線WL，而第二電晶體Q2的閘極耦接於程式化線（programming line）PL。第一電晶體Q1的第一端耦接於位元線BL1或BL2，第一電晶體Q1的第二端耦接於第二電晶體Q2的第一端，而第二電晶體Q2的第二端浮接。在本實施例中，程式化線PL被如同第1圖中的偏壓線CL一般地使用，而施加在程式化線PL的偏壓Va被用來當作是程式化電壓。

請參考第6圖及第7圖。第6圖是第5圖之亂數產生裝置600的記憶體胞620A的結構示意圖，而第7圖是第5圖之亂數產生裝置600的時序圖。在程式化期間Dp內，字線電壓Vw被施加於第一電晶體Q1的選擇閘極（select gate）611，而位元線電壓V1被施加至與第一位元線BL1連接的第一摻雜區604。藉此，第一通道區630形成在選擇閘極611之下，而位元線電壓V1耦接於第二摻雜區606，進而使得第二摻雜區606的電位趨近於位元線電壓V1。在程式化期間Dp內，程式化電壓Va另施加到第二電晶體Q2的閘極614。閘極614與第二摻雜區606之間的電壓差ΔV1會導致閘極614與井區602之間的氧化層產生破裂，因此氧化層成為破裂的狀態而記憶體胞620A則被完全地程式化。藉此，將可形成永久的導電路徑626。位元線電壓V1可以是接地電壓。在另一實施例中，程式化電壓Va可以是字線電壓Vw的兩倍至五倍大。當記憶體胞620A被完全地程式化（即氧化層產生破裂）後，因著形成於閘極614及井區602之間的導電路徑626，記憶體胞620A會變成具有導電性。記憶體胞620B的結構及操作與記憶體胞620A類似，在此即不再贅述。

請再參考第5圖及第7圖。在程式化期間Dp內，控制電路140控制電壓產生器130以同時地提供相同的電壓差至記憶體胞620A及620B。換言之，控制電路140可在程式化期間Dp內將位元線BL1與位元線BL2短路。因此，亂數產生裝置600的記憶體單元610會進行程式化作業，而位元線電壓V1的電位會等於位元線電壓V2的電位。在對記憶體胞620A及620B進行程式化之前，記憶體胞620A及620B都尚未破裂（即非導電的）。儘管記憶體胞620A及620B同時地被施予對應的程式化電壓，但由於記憶體胞620A及620B之間的原生製程差異，兩個記憶體胞620A及620B當中的一個記憶體胞會先被完全地程式化，而先被完全地程式化的記憶體胞會變成具有導電性，而另一個記憶體胞仍不具導電性。因此，當兩個記憶體胞620A及620B的其中一個記憶體胞被完全地程式化而變成具導電性時，覆蓋在破裂氧化層之上的閘極將會透過具導電性的記憶體胞620A或620B而電性連接到對應的位元線BL1或BL2，而由於覆蓋在破裂氧化層之上的閘極與對應的位元線BL1或BL2之間的電性連接，對應的位元線電壓V1或V2的電位將朝著程式化電壓Va的電位而變化。換言之，一旦記憶體胞620A及620B當中有一個記憶體胞被完全地程式化（即在時間點Tr），被程式化的記憶體胞是發生過破裂的並變成具導電性，而另一記憶體胞則仍然不具導電性。因此，藉由控制記憶體胞620A及620B的程式化作業，可產生亂數位元N1，而亂數位元N1的值可依據記憶體胞620A及620B的程式化狀態而決定。

一旦記憶體胞620A及620B當中有一個記憶體胞被完全地程式化，亂數位元N1被記錄至亂數產生裝置600的記憶體單元610當中並可被讀取。請再參考第5圖及第7圖。亂數位元N1可在讀取期間Dr內被讀取。在讀取期間Dr內，兩條位元線BL1及BL2會被重設至接地電位，而字線電壓Vw及程式化電壓Va會等於裝置電壓VDD。控制電路140可感測以及放大兩條位元線BL1及BL2的信號，以決定亂數位元N1的值。亂數產生裝置600讀取其亂數位元N1的操作與第2圖的作法類似，在此即不再贅述。

請參考第8圖。第8圖是本發明第四實施例之亂數產生裝置900的功能方塊圖。亂數產生裝置900也包含有至少一記憶體單元910、電壓產生器130及控制電路140。在本實施例中，每一個記憶體單元910包含兩個記憶體胞920A及920B，而記憶體胞920A及920B中的每一個記憶體胞皆為三電晶體（three-transistor；3T）的反熔絲單次可程式化記憶體胞而包含有第一電晶體Q1、第二電晶體Q2及第三電晶體Q3。第三電晶體Q3的閘極氧化層可以（但不限於）比第一電晶體Q1的閘極氧化層及第二電晶體Q2的閘極氧化層還薄。在本發明另一實施例中，第三電晶體Q3的閘極氧化層的厚度等於第一電晶體Q1的閘極氧化層的厚度，並等於第二電晶體Q2的閘極氧化層的厚度。第二電晶體Q2的閘極耦接於跟隨線FL，以從電壓產生器130接收一跟隨電壓（following voltage）Vf。第8圖中的亂數產生裝置900與第5圖中的亂數產生裝置600之間最大的差異在於亂數產生裝置900的每一個記憶體胞的第二電晶體Q2被用來當作是一個跟隨電晶體（following transistor）以舒緩第一電晶體Q1與第三電晶體Q3之間的電壓應力（voltage stress），且差異也在於亂數產生裝置900的第三電晶體Q3被如同亂數產生裝置600的第二電晶體Q2一般地使用。換言之，兩個記憶體胞920A及920B中有一個記憶體胞被完全地程式化，則被完全程式化的記憶體胞920A或920B的氧化層會是破裂的。

請參考第9圖及第10圖。第9圖是第8圖之亂數產生裝置900的記憶體胞920A的結構示意圖。第10圖是第8圖之亂數產生裝置900的時序圖。在程式化期間Dp內，字線電壓Vw被施加於第一電晶體Q1的選擇閘極611，跟隨電壓Vf被施加於第二電晶體Q2的跟隨閘極612，位元線電壓V1被施加於第一摻雜區604。藉此，第一通道區630形成在選擇閘極611之下，第二通道區640形成在跟隨閘極612之下，而位元線電壓V1耦接於第二摻雜區606及第三摻雜區607，而使得第二摻雜區606及第三摻雜區607的電位逼近位元線電壓V1。在程式化期間Dp內，程式化電壓Va還施加於第三電晶體Q3的閘極614。閘極614與第三摻雜區607之間的電壓差ΔV1會導致閘極614與井區602之間的氧化層發生破裂，故該氧化層呈列狀態且記憶體胞920A被完全地程式化。藉由這樣的方式，可形成第三電晶體Q3的永久的導電路徑626。位元線電壓V1可以是接地電壓。在另一實施例中，程式化電壓Va可以是字線電壓Vw的兩倍至五倍大。當記憶體胞920A被完全地程式化（即發生破裂）之後，因著形成於閘極614與井區602之間的導電路徑626，記憶體胞920A變成具導電性。記憶體胞920B的結構與功能與記憶體胞920A相似，故在此即不在贅述。

請再參考第8圖及第10圖。控制電路140控制電壓產生器130，以在程式化期間Dp內同時地提供相同的電壓差至記憶體胞920A及920B。換言之，控制電路140在程式化期間Dp內可將位元線BL1與位元線BL2短路。因此，亂數產生裝置900的記憶體單元910會進行程式化作業，而位元線電壓V1的電位會等於位元線電壓V2的電位。在對記憶體胞920A及920B進行程式化之前，記憶體胞620A及620B都尚未破裂（即非導電的）。儘管記憶體胞920A及920B同時地被施予對應的程式化電壓，但由於記憶體胞920A及920B之間的原生製程差異，兩個記憶體胞920A及920B當中的一個記憶體胞會先被完全地程式化，而先被完全地程式化的記憶體胞會變成具有導電性，而另一個記憶體胞仍不具導電性。因此，當兩個記憶體胞920A及920B的其中一個記憶體胞被完全地程式化而變成具導電性時，覆蓋在破裂氧化層之上的閘極將會透過具導電性的記憶體胞920A及920B而電性連接到對應的位元線BL1或BL2，而由於覆蓋在破裂氧化層之上的閘極與對應的位元線BL1或BL2之間的電性連接，對應的位元線電壓V1或V2的電位將朝著程式化電壓Va的電位而變化。換言之，一旦記憶體胞920A及920B當中有一個記憶體胞被完全地程式化（即在時間點Tr），被程式化的記憶體胞是發生過破裂的並變成具導電性，而另一記憶體胞則仍然不具導電性。因此，藉由控制記憶體胞920A及920B的程式化作業，可產生亂數位元N1，而亂數位元N1的值可依據記憶體胞920A及920B的程式化狀態而決定。

一旦記憶體胞920A及920B當中有一個記憶體胞被完全地程式化，亂數位元N1被記錄至亂數產生裝置900的記憶體單元910當中並可被讀取。請再參考第8圖及第10圖。亂數位元N1可在讀取期間Dr內被讀取。在讀取期間Dr內，兩條位元線BL1及BL2會被重設至接地電位，字線電壓Vw及程式化電壓Va會等於裝置電壓VDD，而跟隨電壓Vf及程式化電壓Va會等於裝置電壓VDD。控制電路140可感測以及放大兩條位元線BL1及BL2的信號，以決定亂數位元N1的值。亂數產生裝置900讀取其亂數位元N1的操作與第2圖的作法類似，在此即不再贅述。

請參考第11圖。第11圖是本發明第五實施例之亂數產生裝置1200的功能方塊圖。亂數產生裝置1200也包含了至少一記憶體單元1210、電壓產生器130及控制電路140。在本實施例中，每一個記憶體單元1210包含兩個記憶體胞1220A及1220B，而記憶體胞1220A及1220B中的每一個記憶體胞是一個快閃記憶體胞（flash memory cell）且包含電晶體Q。快閃記憶體胞1220A或1220B的控制閘極耦接於字線WL，快閃記憶體胞1220A或1220B的第一端耦接於一條對應的位元線BL1或BL2，而快閃記憶體胞1220A或1220B的第二端耦接於源線（source line）SL。在本實施例中，源線SL被當作是偏壓線一般地使用，而偏壓Va被用來當作是源線電壓。

請參考第11圖及第12圖。第12圖是第11圖之亂數產生裝置1200的時序圖。在程式化期間Dp內，位元線電壓V1及V2為負的程式化電壓-VPP，字線電壓Vw等於裝置電壓VDD，而偏壓Va（即源線電壓）為零伏特，故電子將會注入記憶體胞1220A及1220B的浮動閘極，以改變記憶體胞1220A及1220B的電晶體Q之臨界電壓。在本實施例中，控制電路140控制字線WL與位元線BL1之間的電壓差，並控制字線WL與位元線BL2之間的電壓差。在本實施例中，控制電路140可在程式化期間Dp內將位元線BL1與位元線BL2短路。因此，當亂數產生裝置1200的記憶體單元1210進行程式化作業時，位元線電壓V1的電位會等於位元線電壓V2的電位。在對兩個記憶體胞1220A及1220B進行程式化之前，兩個記憶體胞1220A及1220B具有相同的臨界電壓。然而，在程式化期間Dp以後（即在時間點Tr以後），因記憶體胞1220A及1220B之間的原生製程差異，記憶體胞1220A及1220B會具有不同的臨界電壓。因此，藉由控制兩個記憶體胞1220A及1220B的程式化作業，亂數位元N1可被產生且其值可根據記憶體胞1220A及1220B的不同程式化狀態來決定。

一旦兩個記憶體胞1220A及1220B當中的一個記憶體胞被完全地程式化，亂數位元N1即被記錄到亂數產生裝置1200的記憶體單元1210而可被讀取。請再參考第11圖及第12圖。亂數位元N1可在讀取期間Dr內被讀取。在讀取期間Dr內，字線電壓Vw及源線電壓Va的電位等於裝置電壓VDD，而兩條位元線BL1及BL2將被重設至接地電位。控制電路140可感測以及放大兩條位元線BL1及BL2的信號以決定亂數位元N1的值。亂數產生裝置1200讀取其亂數位元N1的操作與第2圖的作法類似，在此即不再贅述。

在上述實施例中，控制電路140可在程式化期間Dp內將位元線BL1與第二位元線BL2短路，並在讀取期間Dr內將位元線BL1與位元線BL2電性分離。如此一來，由於兩個記憶體胞之間存在著原生製程差異，藉由在程式化期間Dp內提供相同的電壓差至兩個記憶體胞，兩個記憶體胞當中只會有一個記憶體胞會被完全的程式化。控制電路140接著可將位元線BL1與位元線BL2電性分離以讀取兩個記憶體胞的狀態，進而產生亂數位元。

在本發明部分的實施例中，兩個記憶體胞的每一個記憶體單元可選自由單次可程式化（one-time programmable；OTP）記憶體胞、多次可程式化（multi-time programmable；MTP）記憶體胞、電子可抹除可程式化唯讀記憶體胞（electrically-erasable programmable read-only memory cell；EEPROM cell）、快閃記憶體胞（flash memory cell）、相轉換隨機存取記憶體胞（phase change random access memory cell；PCRAM cell）、電阻式隨機存取記憶體胞（resistive random access memory cell；ReRAM) cell）、磁性隨機存取記憶體胞（magnetoresistive random access memory cell；MRAM cell）以及鐵電隨機存取記憶體胞（ferroelectric random access memory cell；FeRAM cell）所構成的群組。

綜上所述，本發明提供一種藉由控制亂數產生裝置的記憶體單元的程式化作業以產生亂數位元的方法。藉由這樣的方法，一旦兩個記憶體胞當中的其中一個記憶體胞完成了程式化，另一個記憶體胞的程式化作業將完全地停止，而使得兩個記憶體胞有著不同的狀態。亂數位元即可根據兩個記憶體胞的狀態而產生。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100、200、600、900、1200‧‧‧亂數產生裝置

110、210、610、910、1210‧‧‧記憶體單元

120A、120B、220A、220B、620A、620B、920A、920B、1220A、1220B‧‧‧記憶體胞

130‧‧‧電壓產生器

140‧‧‧控制電路

410‧‧‧基底

411‧‧‧厚氧化區

412‧‧‧薄氧化區

420‧‧‧閘極氧化層

422‧‧‧閘極

432‧‧‧淺溝渠隔離結構

434‧‧‧低摻雜汲極

436‧‧‧高摻雜汲極

440‧‧‧通道

602‧‧‧井區

604‧‧‧第一摻雜區

606‧‧‧第二摻雜區

607‧‧‧第三摻雜區

611‧‧‧選擇閘極

612‧‧‧跟隨閘極

614‧‧‧閘極

626‧‧‧導電路徑

630‧‧‧第一通道區

640‧‧‧第二通道區

BL1、BL2‧‧‧位元線

CL‧‧‧偏壓線

Dp‧‧‧程式化期間

Dr‧‧‧讀取期間

I1、I2‧‧‧胞電流

N1‧‧‧亂數位元

Q‧‧‧電晶體

Q1‧‧‧第一電晶體

Q2‧‧‧第二電晶體

Q3‧‧‧第三電晶體

T1、T2‧‧‧厚度

Tr‧‧‧時間點

V1、V2‧‧‧位元線電壓

Va‧‧‧偏壓

Vw‧‧‧字線電壓

Vf‧‧‧跟隨電壓

ΔV1、ΔV2‧‧‧電壓差

VDD‧‧‧裝置電壓

VPP‧‧‧程式化電壓

WL‧‧‧字線

PL‧‧‧程式化線

FL‧‧‧跟隨線

SL‧‧‧源線

第1圖是本發明第一實施例之亂數產生裝置的功能方塊圖。第2圖是第1圖之亂數產生裝置的時序圖。第3圖是本發明第二實施例之亂數產生裝置的功能方塊圖。第4圖是第3圖之亂數產生裝置的記憶體胞的結構示意圖。第5圖是本發明第三實施例之亂數產生裝置的功能方塊圖。第6圖是第5圖之亂數產生裝置的記憶體胞的結構示意圖。第7圖是第5圖之亂數產生裝置的時序圖。第8圖是本發明第四實施例之亂數產生裝置的功能方塊圖。第9圖是第8圖之亂數產生裝置的記憶體胞的結構示意圖。第10圖是第8圖之亂數產生裝置的時序圖。第11圖是本發明第五實施例之亂數產生裝置的功能方塊圖。第12圖是第11圖之亂數產生裝置的時序圖。

Claims

一種亂數產生裝置，包含：至少一偏壓線；至少一第一位元線；至少一第二位元線；至少一記憶體單元，每一記憶體單元包含兩個記憶體胞，該兩個記憶體胞的其中一個記憶體胞耦接於該偏壓線及該第一位元線，而該兩個記憶體胞的另一個記憶體胞耦接於該偏壓線及該第二位元線；一電壓產生器，耦接於該偏壓線、該第一位元線及該第二位元線，用以分別藉由一偏壓線、該第一位元線及該第二位元線提供一偏壓、一第一位元線電壓及一第二位元線電壓予該兩個記憶體胞；以及一控制電路，耦接於該第一位元線、該第二位元線及該電壓產生器，用以藉由在一程式化期間內同時地對該兩個記憶體胞進行程式化並使該第一位元線與該第二位元線短路，以產生一單一的亂數位元並使該單一的亂數位元被儲存至該兩個記憶體胞，其中該控制電路還用以在一讀取期間內依據該兩個記憶體胞的狀態讀取該單一的亂數位元。
如請求項1所述的亂數產生裝置，其中該控制電路藉由比較流經該第一位元線的一第一電流與流經該第二位元線的一第二電流讀取該單一的亂數位元。
如請求項1所述的亂數產生裝置，其中一旦該兩個記憶體胞中有任何一個記憶體胞被完全地程式化，則該偏壓線與該第一位元線之間的電壓差以及該偏壓線與該第二位元線之間的電壓差都會下降，而使該兩個記憶體胞中的另一個記憶體胞無法被完全地程式化。
如請求項1所述的亂數產生裝置，該兩個記憶體胞中的每一個記憶體胞係選自由單次可程式化(one-time programmable；OTP)記憶體胞、多次可程式化(multi-time programmable；MTP)記憶體胞、電子可抹除可程式化唯讀記憶體胞(electrically-erasable programmable read-only memory cell；EEPROM cell)、快閃記憶體胞(flash memory cell)、相轉換隨機存取記憶體胞(phase change random access memory cell；PCRAM cell)、電阻式隨機存取記憶體胞(resistive random access memory cell；ReRAM)cell)、磁性隨機存取記憶體胞(magnetoresistive random access memory cell；MRAM cell)以及鐵電隨機存取記憶體胞(ferroelectric random access memory cell；FeRAM cell)所構成的群組。
如請求項1所述的亂數產生裝置，其中該兩個記憶體胞的每一個記憶體胞為一個單次可程式化(OTP)記憶體胞，該單次可程式化記憶體胞包含一電晶體，該電晶體具有形成於該電晶體的一閘極下方的一厚氧化區及一薄氧化區，該電晶體的該閘極耦接於該偏壓線，而一旦該兩記憶體胞中有任何一個記憶體胞的薄氧化區破裂，則程式化該兩個記憶體胞的操作會立刻地被停止。
如請求項1所述的亂數產生裝置，其中該兩個記憶體胞的每一個記憶體胞為一個單次可程式化(OTP)記憶體胞，該單次可程式化記憶體胞包含一第一電晶體及一第二電晶體，該第一電晶體的一第一端耦接於該第一位元線或該第二位元線，該第一電晶體的一第二端耦接於該第二電晶體的一第一端，且該第二電晶體的一閘極耦接於該偏壓線；其中該第一電晶體於該程式化期間內被開啟；及其中在該程式化期間之後，該兩個記憶體胞的兩個第二電晶體當中的一個第二電晶體破裂。
如請求項1所述的亂數產生裝置，其中該兩個記憶體胞的每一個記憶體胞為一個單次可程式化(OTP)記憶體胞，該單次可程式化記憶體胞包含一第一電晶體、一第二電晶體以及一第三電晶體，該第一電晶體的一第一端耦接於該第一位元線或該第二位元線，該第一電晶體的一第二端耦接於該第二電晶體的一第一端，該第二電晶體的一第二端耦接於該第三電晶體的一第一端，而該第三電晶體的一閘極耦接於該偏壓線；其中，在該程式化期間內，該第一電晶體與該第二電晶體導通；及其中，一旦該兩個記憶體胞的兩個第三電晶體的其中一個第三電晶體的一閘極氧化層發生破裂，程式化該兩個記憶體胞的操作立即地停止。
如請求項7所述的亂數產生裝置，其中該第三電晶體的一閘極氧化層的厚度小於或等於該第二電晶體及該第一電晶體的閘極氧化層的厚度。
如請求項1所述的亂數產生裝置，其中該兩個記憶體胞的每一個記憶體胞是一個快閃記憶體胞，該快閃記憶體胞的一控制閘極耦接於一字線，該快閃記憶體胞的一第一端耦接於該第一位元線或該第二位元線，而該快閃記憶體胞的一第二端耦接於該偏壓線；其中，在該程式化期間內，施加於該字線的電壓高於該偏壓及該位元線電壓，而該位元線電壓小於該偏壓。
一種控制一亂數產生裝置之操作的方法，該亂數產生裝置包含：至少一偏壓線；至少一第一位元線；至少一第二位元線；以及至少一記憶體單元，每一記憶體單元包含兩個記憶體胞，該兩個記憶體胞的其中一個記憶體胞耦接於該偏壓線及該第一位元線，而該兩個記憶體胞的另一個記憶體胞耦接於該偏壓線及該第二位元線；該方法包含：藉由在一程式化期間內同時地對該兩個記憶體胞進行程式化並使該第一位元線與該第二位元線短路，以產生一單一的亂數位元並使該單一的亂數位元被儲存至該兩個記憶體胞；以及在一讀取期間內依據該兩個記憶體胞的狀態讀取該單一的亂數位元。
如請求項10所述的方法，其中一旦該兩個記憶體胞中有任何一個記憶體胞被完全地程式化，則該偏壓線與該第一位元線之間的電壓差以及該偏壓線與該第二位元線之間的電壓差都會下降，而使該兩個記憶體胞中的另一個記憶體胞無法被完全地程式化。