JP6329510B2 - 電子装置、電子装置ネットワークユニット、電子装置ネットワーク及びチップ認証方式 - Google Patents

電子装置、電子装置ネットワークユニット、電子装置ネットワーク及びチップ認証方式 Download PDF

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Description

本発明は、電子装置間通信およびネットワークに用いる物理的チップ認証方式に関する。
２１世紀に入り情報通信産業は飛躍的な進歩を遂げ、近年は更なる巨大マーケットを創出しつつある。情報端末のみならず、家電、家、車などすべてのモノがネットワークに接続するインターネット・オブ・シングス（Internet of Things, IoT）は既存のどの市場にも属さず、IoTの更に先を行くインターネット・オブ・エブリシング（Internet of Everything, IoE）にいたっては社会基盤そのものを変革する可能性を秘めている。
技術的には、ネットに接続する最小単位（ノード）である半導体チップと半導体チップの間の通信技術として捕らえることができるが、その数が数兆個から数十兆個にまで上る（Trillion Nodes）点でこれまでのネットワーク技術と異なる。世界人口を７０億人とすると、一人当たり数百から約千個程度のチップに囲まれている計算になる。これらのチップは個人情報のみならず、個人の周辺にある機器の動作を制御するシステムも含んでいる。すべての個人がこれらすべてを常時きめ細かく管理することは現実的に不可能である。また、訓練を受けた専門家が中央管理するにしても数兆個ものノードを同時に管理するための計算機リソースは地球上に存在しない。仮に将来開発されたとしても、誰が責任を持ってその管理システムを扱うべきかは難しい問題となる。一民間企業が勝手に行なうのは好ましくない。人間の能力を超える人工知能に任せることも現状では良いとは言えないし、現実的でもない。
管理できないとしたら何が問題になるか？は、大容量のＬｉイオン電池を搭載した自動運転車がハッキングされたらどうなるかを考えると理解しやすい。遠隔操作された多数の自動運転車が攻撃対象（ショッピングセンター、大規模な地下駐車場、ターミナル駅、…）まで無人で移動する。大量のＬｉイオン電池が一箇所にあつまり、パワーシステムが乗っ取られている。パワー制御システムに何らかの破壊的誤動作を意図的に加え、Ｌｉイオン電池を大爆発させることが可能となるかもしれない。ある日突然ショッピングセンターの駐車場が大爆発を起こしたり、あるいは、列車運行制御システムを乗っ取り新幹線を正面衝突させたり、原子炉や航空管制システムを乗っ取られる危険と背中合わせになる。
このような重要施設のネットワークは通常のインターネットからは非常に強力なファイアウォールで隔離されている（或いは物理的に隔離されている）から大丈夫だと考えるのは早計である。現実にイランの核施設はStuxnetと呼ばれるマルウェアによる攻撃を受け、深刻な被害を被った（たとえば、非特許文献１参照）。
Stuxnetの感染経路は諸説あるが、もっとも有力なのはモバイル端末かＵＳＢメモリだと言われている。Stuxnetは一度インターネットに解き放たれると何ヶ月もかけてターゲットのシステムに侵入するチャンスを伺う。途中強力なファイアウォールがあってもＵＳＢメモリやモバイル端末に侵入してファイアウォール内で接続されるまで待つ。接続された後はバックドアを開き、遠心分離器のＰＬＣ（programmable logic controller）を乗っ取り、遠隔操作を開始する。こうして、イランの核施設の１０００台もの遠心分離器が急激な加速と減速を繰り返し破壊された。物理的に孤立したシステム内ならStuxnet自身が遠心分離器を破壊させる。
イランの核施設で破壊された遠心分離器は通常のネットワークからは遮断されていたが、メンテナンスのため機器の製造装置メーカーが持ち込むモバイル端末と定期的に接続する必要があった。もし通常のネットワークとつながっていればこのような作業は必要ないが、遮断されているために返って必要な手順となる。また、Stuxnetはターゲット以外に感染しても潜んでいるだけで何もしない。したがって、ウィルス対策ソフトで検知することは難しい。
Stuxnetによる攻撃は、イランの核開発を遅らせイスラエルによるイランへの空爆を防ぐために行われたとも考えられている。一度手口が判明すれば対策は可能と思われるかも知れない。しかしながら、恐ろしいことはStuxnetのソースコードがハッカーによって盗まれ、既に流出していることである。２０１４年に入り、Stuxnetに良く似た性質を持つ新種のウィルスが報告されている（たとえば、非特許文献２参照）。
BadUSBと呼ばれるこのウィルスは、産業機器の制御プログラムであるＰＬＣの代わりにＵＳＢ機器を制御するファームウェアを乗っ取る。ＵＳＢ機器は何かに接続して使用するものであり、そのための認証を内包している。この認証はファームウェアに含まれる。ファームウェアはＵＳＢ機器の制御チップに保存されておりチップを制御するためのプログラムである。BadUSBはこの認証を盗み、このＵＳＢ機器が接続しているものには何もしない。たとえば、パソコンには感染しないが、パソコンを操作するために接続しているマウスやキーボードを乗っ取ることができる。このようにして地球の裏側にいるハッカーが他人のコンピューターを遠隔操作することができる。このとき、コンピュータには感染していないので、コンピュータのウィルス対策ソフトはほとんど何も検知できない。
IoT／IoEでは通信の最小単位（ノード）は機器の制御チップである。制御チップには制御プログラム（ファームウェア）が保存される。このファームウェアはそれぞれのチップを認識するために認証コードを内包する。上述した自動運転車を遠隔操作する新たな攻撃は、この認証コードを盗み自動運転車を遠隔操作する点でBadUSBやStuxnetと類似している。
今後９・１１のような同時多発テロは遠隔操作により少数のハッカーグループによって引き起こされる可能性がある。このような新たな脅威は、従来のテロ対策やサイバーセキュリティ技術では防げない。
http://www.nikkei.com/article/DGXNASFK2602G_W2A221C1000000/ http://www.nikkei.com/article/DGXMZO79858560Y4A111C1000000/
サイバーセキュリティ技術はソフトウェアによる中央管理が主流である。セキュリティ技術に関する理解は人によりばらつきが多く、すべてのエンドユーザーに専門的な運用管理を正しく行わせることはほとんど不可能だろう。９９９人が適正に運用していてもたった一人が適正に運用していなければセキュリティは脆弱になる。こうして、ネットワークを介したシステムのセキュリティは、十分訓練された管理者が十分信頼性の高いソフトウェアを使い中央管理することが望ましいとされている。中央管理はつまるところ、ネットワークを介したソフトウェアによる管理である。
しかしながら、上述したように、IoT／IoEのビジネスモデルではノード数は数兆個にもなり、そもそも中央管理が難しい。その上、ネットワークに接続したノードのうちたった一つでも認証コードを乗っ取られればシステム全体（たとえば、自動運転車、航空管制システムなど）が脆弱になる。認証コードを使うのは、ネットワークが主にソフトウェアで制御されているからである。これが中央管理によるセキュリティの本質的限界である。
本発明は上記事情を鑑みて成されたものであり、ソフトウェアによらない、ノードの局所的認証管理を提供することを目的とする。
本発明は、上記課題を解決するため、以下の手段を採用する。本発明に関わるチップ認証方式を用いる電子装置のネットワークは、複数の電子装置のネットワークユニットを含み、前記複数の電子装置のネットワークユニットは、第一ネットワークユニット及び複数の第二ネットワークユニットを含み、前記第一ネットワークユニットは、トポロジーにより少なくとも一つの第二ネットワークユニットに接続し、前記ネットワークユニットは、それぞれ、基幹サーバーと、該基幹サーバーに接続される複数の周辺装置を含み、前記第一ネットワークユニット内において、前記基幹サーバーは、少なくとも一つのパスコードと、前記基幹サーバーと接続する個々の周辺装置に対応する複数の登録コードからなる登録コードのリストを保持し、前記登録コードは、前記パスコードに対応して前記個々の周辺装置に固有の物理的な乱雑さを利用して発生したものを事前登録によって前記基幹サーバーに保存したものであり、前記第一ネットワークユニットにおいて、前記複数の周辺装置は、少なくとも一つのチップを構成部品として含み、周辺装置ごとにそれぞれ異なるチップ認証装置を搭載し、前記チップ認証装置は、前記基幹サーバーから受信したパスコードに対応して前記チップ認証装置おのおのに固有の物理的乱雑さに基づいて生成された、それぞれ異なる出力信号を前記基幹サーバーに送信し、前記基幹サーバーは、前記個々の出力信号を、前記登録コードのリストの要素それぞれと個々に比較し、対応する個々の周辺装置の正当性を評価し、前記第一ネットワークユニットにおいて、前記複数のチップ認証装置は、それぞれ複数の認証素子から構成され、前記複数の認証素子は、それぞれ少なくとも同一のチップの製造工程によって一括して製造される半導体素子であり、前記第一ネットワークユニットにおいて、前記チップは、少なくとも一つのモジュール領域から構成され、前記認証素子は、少なくとも一つのモジュール領域内に分布し、おのおの認証素子のアドレスは、前記少なくとも一つのモジュール領域を構成する複数のワード線からなるワード線群、および、複数のビット線からなるビット線群によって定義され、前記第一ネットワークユニットにおいて、前記認証素子は、所定の電気的入力に対して、少なくとも、第一の値と、第二の値とを、電気的に出力し、前記認証素子は、少なくとも二つの端子を有し、所定の読み出し電圧の入力に対して前記二つの端子の間を流れる電流値が、第一の閾電流より高いとき、第一の値を出力したとみなし、第二の閾電流より低いとき、第二の値を出力したとみなし、第一の閾電流は、第二の閾電流より高く、前記電流値が第二の閾電流より高く、第一の閾電流より低い場合、第三の値を出力したとみなし、第三の値を出力する認証素子のアドレスを、記憶領域の一部に記録することを特徴とする。
また、本発明に関わるチップ認証装置を構成する認証素子は、第一の導電体領域と、第二の導電体領域と、前記第一及び第二の導電体領域に挟まれた絶縁膜、あるいは、前記第一及び第二の導電体領域に挟まれたＰＮ接合やショットキー接合等のダイオード、あるいは、前記第一及び第二の導電体領域を架橋する導電体細線、あるいは、前記第一及び第二の導電体領域に挟まれた絶縁膜に突起状の導電体が第一の導電体から出ているものと、から構成され、前記第一及び第二の導電体領域の少なくとも一方が、該認証素子のアドレスを定義するワード線及びビット線によって選択され、パルス電圧を少なくとも一回以上印加することにより、前記チップ認証装置を構成する複数の認証素子の前記絶縁膜を、或いは、前記ＰＮ接合や前記ショットキー接合等のダイオードを、或いは、前記導電体細線を、或いは、前記突起状導電体先端部の周辺の絶縁膜を、確率的に破壊し、前記チップ認証装置を構成する複数の認証素子の電気的特性を物理的に乱雑にすることを特徴とする。
本発明によれば、新しいチップ認証方式を提供し、認証コードを盗むことによる制御チップ乗っ取りの危険性を低減することが可能となる。
従来の認証システムを搭載したチップの一例を示す図。 本発明のチップ認証装置を搭載したチップの一例を示す図。 本発明のチップ認証装置を搭載したチップを含む装置の接続方法の一例を示す図。 外部Ｉ／Ｏを介して信号をやり取りする交信の一例を示す図。 本発明のチップ認証装置を搭載したチップを含む装置を、本発明のチップ認証装置と接続する装置に登録する方法の一例を示す図。 正規の使用者が、本発明のチップ認証装置を搭載したチップを含む装置を、ネットワーク上で使用する方法の一例を示す図。 遠隔攻撃者が、不正にネットワークに接続する方法の一例を示す図。 遠隔攻撃者が、正規の装置を攻撃する方法の一例を示す図。 本発明のチップ認証装置を搭載したチップを含む周辺装置を、基幹サーバーに接続する方法の一例を示す図。 基幹サーバーから、本発明のチップ認証装置を搭載したチップを含む周辺装置に共通パスコードを送信する方法の一例を示す図。 本発明のチップ認証装置を搭載したチップを含む周辺装置から、認証コードを、基幹サーバーに送信する方法の一例を示す図。 基幹サーバーから、本発明のチップ認証装置を搭載したチップを含む周辺装置に共通パスコードを送信する方法の一例を示す図。 本発明のチップ認証装置を搭載したチップを含む周辺装置から、認証コードを、基幹サーバーに送信する方法の一例を示す図。 第一ネットワークユニットと第二ネットワークユニットに分割された複数の基幹サーバーと、本発明のチップ認証装置を搭載したチップを含む複数の周辺装置からなるネットワークの一例を示す図であり、そのネットワークは第一ネットワークユニットの基幹サーバーと第二ネットワークユニットの基幹サーバーとの接続を有するトポロジーを含む。 第一ネットワークユニットにおける複数の周辺装置の少なくとも一つを含むトポロジーを示す図であり、複数の周辺装置の少なくとも一つはそれぞれ複数の第二ネットワークユニットにおける基幹サーバーの少なくとも一つに接続する。 本発明のチップ認証装置が満たすべき、出力の独立性の一例を示す図。 本発明のチップ認証装置が満たすべき、入力の独立性の一例を示す図。 本発明のチップ認証装置が満たすべき、出力信号の予測不可能性の一例を示す図。 本発明のチップ認証装置が満たすべき、入出力信号の信頼性の一例を示す図。 入力コードと登録コードの対応表の一例を示す図。 周辺装置の正当性を検査するための作業工程の一例を示す図。 市松状アレイに割り振られたデータの一例を示す図。 図２２を実現するための素子の配列の一例を示す図。 入力信号を入力する方法の一例を示す図。 入力信号を入力する方法の一例を示す図。 入力信号を入力する方法の一例を示す図。 入力信号を入力する方法の一例を示す図。 入力信号を入力する方法の一例を示す図。 入力信号を入力する方法の一例を示す図。 認証装置を実現する素子アレイの断面の一例を示す図。 認証装置を実現する素子アレイの断面の一例を示す図。 認証装置を実現する素子の断面の一例を示す図。 認証装置を実現する素子の断面の一例を示す図。 認証装置を実現する素子の断面の一例を示す図。 認証装置を実現する素子の断面の一例を示す図。 認証装置を実現する素子アレイの断面の一例を示す図。 認証装置を実現する素子アレイの断面の一例を示す図。 認証装置を実現する素子の断面の一例を示す図。 認証装置を実現する素子の断面の一例を示す図。 認証装置を実現する素子の断面の一例を示す図。 認証装置を実現する素子アレイの断面の一例を示す図。 認証装置を実現する素子アレイの断面の一例を示す図。 認証装置を実現する素子の断面の一例を示す図。 認証装置を実現する素子の断面の一例を示す図。 認証装置を実現する素子の断面の一例を示す図。 メタルビア形成の製造ばらつきを説明するための図。 認証装置を実現する素子アレイの断面の一例を示す図。 認証装置を実現する素子アレイの断面の一例を示す図。 認証装置を実現する素子の断面の一例を示す図。 認証装置を実現する素子アレイの断面の一例を示す図。 認証装置を実現する素子アレイの断面の一例を示す図。 認証装置を実現する素子アレイの断面の一例を示す図。 認証装置を実現する素子アレイの断面の一例を示す図。 認証装置を実現する素子の断面の一例を示す図。 認証装置を実現する素子の断面の一例を示す図。 認証装置を実現する素子の断面の一例を示す図。 認証装置を実現する素子アレイの断面の一例を示す図。 認証装置を実現する素子アレイの断面の一例を示す図。 認証装置を実現する素子の断面の一例を示す図。 認証装置を実現する素子アレイの断面の一例を示す図。 認証装置を実現する素子アレイの断面の一例を示す図。 認証装置を実現する素子アレイの断面の一例を示す図。 認証装置を実現する素子アレイの断面の一例を示す図。 認証装置を実現する素子アレイの断面の一例を示す図。 認証装置を実現する素子アレイの断面の一例を示す図。 認証装置を実現する素子アレイの断面の一例を示す図。 認証装置を実現する素子アレイの断面の一例を示す図。 認証装置を実現する素子アレイの断面の一例を示す図。 認証装置を実現する素子アレイの断面の一例を示す図。 認証装置を実現する素子構造の一例を示す図。 認証装置を実現する素子構造の一例を示す図。 認証装置を実現する素子構造の一例を示す図。 認証装置を実現する素子構造の一例を示す図。 認証装置を実現する素子構造の断面一例を示す図。 認証装置を実現する素子構造の断面一例を示す図。 認証装置を実現する素子構造の断面一例を示す図。 認証装置を実現する素子構造の断面一例を示す図。 認証装置を実現する素子構造の断面一例を示す図。 認証装置を実現する素子構造の断面一例を示す図。 認証装置を実現する素子アレイの一例を示す図。 認証装置を実現する素子に破壊・非破壊状態を検査する方法の一例を示す図。 認証素子のアドレスとデータの関係の一例を示す図。 認証装置を実現する素子にエレクトロマイグレーションの発生・非発生を検査する方法の一例を示す図。 認証素子のアドレスとデータの関係の一例を示す図。 認証装置を実現する素子に破壊パルスを印加する方法の一例を示す図。 メモリシステムの一部に認証装置を混載する方法の一例を示す図。 メモリシステムの一部に認証装置を混載するチップの断面図の一例を示す図。 メモリシステムの一部に認証装置を混載するチップの断面図の一例を示す図。 認証装置を実現するシステムの等価回路の一例を示す図。 認証装置を実現するシステムを動かすための電圧入力の一例を示す図。 認証装置をチップ認証モジュールとして他のモジュールと共にチップに混載する方法の一例を示す図。 認証装置をスタンドアローンのチップ認証モジュールとしてチップに搭載する方法の一例を示す図。 認証装置を実現する認証素子にビット線とワード線を関連ずける方法の一例を示す図。 認証装置を実現する認証素子にビット線とワード線を関連ずける方法の一例を示す図。 認証装置を実現する認証素子の特徴を説明するための断面を示す図。 認証装置を実現するシステムを動かすための電圧入力の一例を示す図。 メモリシステムと認証装置を混載する方法の一例を示す図。 メモリシステムと認証装置を混載する方法の一例を示す図。 メモリシステムと認証装置を混載する方法の一例を示す図。 メモリシステムと認証装置を混載する方法の一例を示す図。 メモリシステムと認証装置を混載する方法の一例を示す図。 メモリシステムと認証装置を混載する方法の一例を示す図。 メモリシステムと認証装置を混載する方法の一例を示す図。 認証装置を実現する素子に断線・非断線状態を検査する方法の一例を示す図。 認証装置を実現する素子アレイの断面の一例を示す図。 認証装置を実現する素子アレイの断面の一例を示す図。 認証装置を実現する素子アレイの断面の一例を示す図。 認証装置を実現する素子アレイの断面の一例を示す図。 認証装置を実現する素子アレイの断面の一例を示す図。 認証装置を実現する素子アレイの断面の一例を示す図。 認証装置を実現する素子の断面の一例を示す図。 認証装置を実現する素子アレイの断面の一例を示す図。 認証装置を実現する素子アレイの断面の一例を示す図。 周辺装置のチップ構成の一例を示す図。
図１は、従来の典型的なチップ制御システムを説明する図面である。チップの機能を具現化する認証制御デバイス３は、ファームウェア２に含まれる認証コード（ＩＤ）４を必要に応じて読み出せるようになっている。たとえば、チップ１は、外部Ｉ／Ｏ（５）に応じて認証制御デバイス３が認証コード４を参照し、チップ１が正しい外部装置であることを主張する。ただし、これは主張するだけであって正しいことを証明するものではない。上述したように、この方法では、認証コード（ＩＤ）４を盗めば他のチップがチップ１になりかわることが可能だからである。
本発明では、図２に示すように、認証コード（ＩＤ）４と認証制御デバイス３からなる認証システム６を、本願のチップ認証装置６０に置き換える。チップ認証装置６０は外部入出力装置５０から受け取るコール（入力信号）に応じて都度出力を発生するものであり、発生された出力信号は物理的乱雑さを利用して生成されるものである。また、入力信号を変えると出力信号も変わるという特徴を有している。
図３のように、このチップ認証装置６０を有するチップ１０を搭載する第一の装置７１が、外部Ｉ／Ｏ（５０）を通して、第二の装置７２とデータを交換（交信）する場合を考えよう。
図４のように、第二の装置７２は、何らかの形式で接続された第一の装置７１を認識するために信号Ａ、信号Ｂ、信号Ｃ、…を入力コードとして外部Ｉ／Ｏ（５０）を介して第一の装置に搭載されるチップ認証装置６０に与える。チップ認証装置６０は、それぞれ信号Ａ１、信号Ｂ１、信号Ｃ１、・・・を出力コードとして外部Ｉ／Ｏ（５０）を介して第二の装置に返す。ここで、第二の装置は、チップ１０を搭載する第一の装置を、「信号Ａの入力に対して信号Ａ１の出力を返し、信号Ｂの入力に対して信号Ｂ１の出力を返し、信号Ｃの入力に対して信号Ｃ１の出力を返し、・・・」という装置であると認識する。交信シリーズは、この場合、（Ａ、Ｂ、Ｃ、…：Ａ１、Ｂ１、Ｃ１、…）であらわされる。あるいは、別の場合では、第二の装置７２は第一の装置７１を「信号Ｆの入力に対して信号Ｆ１の出力を返し、信号Ａの入力に対して信号Ａ１の出力を返し、信号Ｋの入力に対して信号Ｋ１の出力を返し、…」と認識する。この場合の交信シリーズは、（Ｆ、Ａ、Ｋ、…：Ｆ１、Ａ１、Ｋ１、…）であらわされる。しかしながら、このような交信はすべての可能な入力信号に対して行わなくても良い。入力信号のパターン（入力コード）は無限にあり、特定の装置に対してそのすべてを行うことは不毛である。むしろ入力信号のパターン数が無限にあることは、第二の装置にネット接続しうる装置の数を無制限にすることに有用である。すなわち、第一の装置を第二の装置に最初に接続する際、第二の装置は第一の装置を登録することになる。この登録は、第二の装置の正規の使用者か、或いは、第二の装置の正規の使用者から正規に権限を委譲された者が行うことが望ましい。たとえば、図５のように、登録時に任意に選ばれた入力コード１０２（Ｒ、Ｌ、Ａ）と、第一の装置から返ってきた出力信号のパターン（Ｒ１、Ｌ１、Ａ１）を第二の装置の内部メモリ３０２に保存する。このとき、登録に関わる交信シリーズは（Ｒ、Ｌ、Ａ：Ｒ１、Ｌ１、Ａ１）となる。更に具体的には、第二の装置に接続しうる装置は無数にあるので入力コード１０２はあらかじめ固定することが望ましい。その場合、第一の装置が登録された交信シリーズ（Ｒ、Ｌ、Ａ：Ｒ１、Ｌ１、Ａ１）の替わりに（Ｒ１、Ｌ１、Ａ１）を登録コード２０２とする。図５の例では、第一の装置７１、第四の装置７４、第五の装置７５、・・・が、第二の装置に登録されている場合を説明している。たとえば、第四の装置は、入力コード（Ｒ、Ｌ、Ａ）に対して、出力コード（Ｒ４、Ｌ４、Ａ４）を第二の装置に返す。第五の装置は、入力コード（Ｒ、Ｌ、Ａ）に対して、出力コード（Ｒ５、Ｌ５、Ａ５）を第二の装置に返す。
図６の例では、第二の装置の正規の使用者９２が、自ら所有する第一の装置を使って第二の装置７２を操作する例を説明している。第一の装置と第二の装置は交信シリーズ８０を用いて交信（接続）し、連携して第二の装置７２の正規の使用者９２の目的とする仕事を行う。ここで、第二の装置７２の正規の使用者９２は、交信シリーズ８０にいかなるコミットメントもしない。もしコミットメントをする場合、第二の装置７２の管理・使用方法が煩雑になり、IoT／IoEの利便性が大きく損なわれることになる。具体的には、第二の装置が何らかの外部装置とネット接続するとき、まず第二の装置は入力コード１０２（Ｒ、Ｌ、Ａ）をこの外部装置に送り、この外部装置から返って来た信号が登録コード２０２のどれか、（Ｒ１、Ｌ１、Ａ１）、（Ｒ４、Ｌ４、Ａ４）、（Ｒ５、Ｌ５、Ａ５）・・・に一致するかどうかを確認すればよい。
図７のように、遠隔攻撃者９３が、第一の装置７１を遠隔攻撃者９３が所有する第三の装置７３に不正に置き換える場合を考えよう。第三の装置７３は、第一の装置７１に内蔵されるチップ認証装置６０を使用せずにこの交信シリーズ８０を完全に模倣しなければならない。これが可能かどうかを見極めればよい。不可能であれば、本発明のチップ認証方式によって、装置の乗っ取りを防ぐことができると判明する。そのための前提条件として、第一の装置７１を第三の装置７３と不正に置き換えようとする者（遠隔攻撃者９３）は、実際に第一の装置７１を手に取ることができないとする。これは、IoT／IoEにおいては自然な条件である。すなわち、IoT／IoEにおける乗っ取りは遠隔操作を前提にしているからである。遠隔攻撃者９３の目的は、自分が手元に所有する第三の装置７３を使って第二の装置７２を遠隔操作することである。第一の装置を手元に奪取するためには、第二の装置に正規に接続する第一の装置７１が存在する場所に赴き、秘密裏に奪取しなければならない。これは、攻撃をネット上で完結することができないことを意味する。すなわち、第二の装置の使用者に気づかれずに遠隔操作をすることができないのと同義である。第三の装置７３と第二の装置７２がネット接続されると、第二の装置はネット接続を介して第三の装置７３を認識するために入力信号（Ｒ、Ｌ、Ａ、…）をネット接続を介して第三の装置７３に与える。第三の装置が出力信号（Ｒ３、Ｌ３、Ａ３、…）をネット接続を介して第二の装置に返したとする。こうして、偽交信シリーズ８３（Ｒ、Ｌ、Ａ、…：Ｒ３、Ｌ３、Ａ３、…）が作成される。すなわち、遠隔攻撃者９３は、偽交信シリーズ８３を正規の交信シリーズ８０、この例の場合、（Ｒ、Ｌ、Ａ：Ｒ１、Ｌ１、Ａ１）に完全に一致させなければならない。ここで、入力コード１０２（Ｒ、Ｌ、Ａ）と、この入力に対する返信（Ｒ３、Ｌ３、Ａ３）からなる交信シリーズ（Ｒ、Ｌ、Ａ：Ｒ３、Ｌ３、Ａ３）は、偽交信シリーズ８３の一例である。（Ｒ３、Ｌ３、Ａ３）が（Ｒ１、Ｌ１、Ａ１）と一致すれば、遠隔攻撃者９３は第三の装置を第一の装置に置き換えて遠隔攻撃を成功できる。図５の例に従えば、遠隔攻撃者９３は、（Ｒ３、Ｌ３、Ａ３）を、第二の装置７２の内部メモリ３０２に保存されている登録コード２０２のうちどれか一つと一致させれば良い。
こうして、遠隔攻撃には基本的に二つの方法があることがわかる。第一の方法は、第二の装置の内部メモリ３０２に保存されている情報から、入力コード１０２と、少なくとも登録コード２０２のうちのどれか一つと、を盗み取ることである。たとえば、遠隔攻撃者９３が登録コード２０２のうち、（Ｒ４、Ｌ４、Ａ４）と、入力コード１０２（Ｒ、Ｌ、Ａ）とを盗み取ることに成功したとする。このとき、遠隔攻撃者９３は、所有する第三の装置７３を第四の装置７４に置き換えて第二の装置を不正に遠隔操作することができる。同様に、遠隔攻撃者９３が登録コード２０２のうち、（Ｒ１、Ｌ１、Ａ１）と、入力コード１０２（Ｒ、Ｌ、Ａ）を盗み取ることに成功したとする。このとき、遠隔攻撃者９３は、所有する第三の装置７３を第一の装置７１に置き換えて第二の装置を不正に遠隔操作することができる。このような遠隔攻撃からシステムを守るため、システム管理者は第二の装置７２の内部メモリ３０２を厳重に防御しなければならない。このため、内部メモリに入力コードや登録コードを保存する第二の装置７２のような装置は、訓練を受けた専門家が常に最新のセキュリティ技術を用いて厳重に保守することが望ましい。このように、第二の装置７２はネットワークの中央に置かれ、基幹的な役割を担い、セキュリティ管理者による中央管理下にあると仮定する。こうして、遠隔攻撃の第一の方法はほぼ防がれる。しかしながら、ネットワークに接続する装置が数兆個に上る場合、すべての装置を第二の装置７２のように厳重に防御・保守することは現実的に不可能である。これは中央管理の限界を意味している。そこで、遠隔攻撃者９３は、第二の装置７２に接続する中央管理の行き届かない装置、図５の例では、第一の装置７１、第四の装置７４、第五の装置７５…を遠隔攻撃することになる。これが遠隔攻撃の第二の方法である。しかしながら、第一の装置７１は、入力コード１０２と登録コード２０２のペア（交信シリーズ８０）を、図１の従来例のように、認証コード４として内部メモリに保存しない。第四の装置７４、第五の装置７５等の、第二の装置に何らかの形式で接続して使用することを目的とするほかの外部装置も同様である。これら外部装置（たとえば、図５の例では、第一の装置７１、第四の装置７４、第五の装置７５、…）は、それぞれ相異なるチップ認証装置を搭載するチップを内蔵している。
ここで、図８のように、遠隔攻撃者９３が第一の装置７１を遠隔攻撃する場合を考えよう。まず、遠隔攻撃者９３は、第一の装置７１の内部メモリーに不正にアクセスし、登録コード及び入力コードに関する情報（交信シリーズ８０）を盗み取ろうとする。しかしながら、第一の装置はそもそもそのような情報を内部メモリーに保存していないので、この攻撃は必ず失敗に終わる。次に、遠隔攻撃者９３は、適当に選んだ信号（Ｘ、Ｙ、Ｚ）を第一の装置７１に入力し、（Ｘ１、Ｙ１、Ｚ１）の返信を得る。（Ｘ、Ｙ、Ｚ）が、第二の装置７２が用いる入力コード１０２（Ｒ、Ｌ、Ａ）と異なる場合、返信（Ｘ１、Ｙ１、Ｚ１）は登録コード２０２の（Ｒ１、Ｌ１、Ａ１）とは異なる。こうして、第二の遠隔攻撃も失敗に終わる。ここで問題なのは、遠隔攻撃者９３が適当に選んだ信号セット（Ｘ、Ｙ、Ｚ）が、たまたま第二の装置７２の内部メモリ３０２に保存した入力コード１０２（Ｒ、Ｌ、Ａ）に一致することである。このような偶然を防ぐため、入力コードの要素数を十分多くし、更に第二の装置７２の管理者以外には非公開とすることである。この情報は、第二の装置７２の管理者によって厳重に守られるべきである。また、時より変更することが望ましい。この変更を行った場合、第二の装置７２に接続する装置の再登録を行うことが必要になる。このような再登録を行う頻度を減らすために、入力コードの要素数は可能な限り多くするように管理することが必要である。このように、入力コードは、パスコードとして振舞う。
この入力コードは、さまざまな周辺装置への認証ＩＤを検査するために共通して使うことが望ましい。この場合、おのおのの周辺装置へのアクセスに個別に必要なものではない。このような事情から、本発明で説明する入力コードを以下“共通パスコード”と呼ぶことにする。こうして、前記基幹サーバーは少なくとも一つの共通パスコードを所有する。
上記第二の装置７２が計算機（パソコン等）の場合、これに接続する第一の装置７１、第四の装置７４、第五の装置７５は、計算機に接続して用いられる周辺装置となる。たとえば、マウス、キーボード、マイクロホン、などである。上述したとおり、計算機本体は最新のウィルス対策ソフトを使用して管理者が責任を持って管理することが前提となる。本件に関わる発明は、周辺装置（マウス、キーボード、マイクロホン等）の不正な置き換え（乗っ取り）から計算機本体を守ることが目的となる。これによって計算機本体を守ることを目的とするウィルス対策ソフトが守りきれない周辺装置を遠隔攻撃から守ることができる。
上記第二の装置７２がネットワークサービスの中心的機能を担う基幹サーバーの場合、これに接続する第一の装置７１、第四の装置７４、第五の装置７５などを、基幹サーバーに対して周辺装置とみなすことができる。図９は、一つの基幹サーバー４００に、第一の周辺装置４１０、第二の周辺装置４２０、第三の周辺装置４３０がネット接続する例を示している。たとえば、第一の周辺装置４１０、第二の周辺装置４２０、第三の周辺装置４３０は、このネットワークサービスを利用するエンドユーザーの端末である。たとえば、スマートフォン、タブレット、計算機端末、スマート家電のリモコン、自動運転車の操作パネル、あるいはその他ウェアラブル端末等である。上述したとおり、基幹サーバーは、十分に訓練を受けた専門家が最新のセキュリティソフトウェアを駆使して責任を持って管理することが前提となる。本件に関わる発明は、エンドユーザーの端末（スマートフォン、タブレット、計算機端末、その他ウェアラブル端末等）の置き換え（乗っ取り）から基幹サーバーへの不正アクセスを防ぐことが目的となる。これによって、十分に訓練を受けた専門家が最新のセキュリティソフトウェアを駆使しても守りきれない、ネットワーク上に無数に存在する情報端末を作った遠隔攻撃からシステム全体を守ることができる。
上記第二の装置７２がクラウドセンシングサービスの中心的機能を担うデータセンターの場合、これに接続する第一の装置７１、第四の装置７４、第五の装置７５は、このデータセンターが必要とするデータを取得するセンサーである。センサーの数は無数であり、広い範囲に設置される。したがって、その一つ一つを中央管理で遠隔攻撃から守ることは現実的に不可能である。このようなセンサーの例は、ＧＰＳ、ウィルスモニター、温度計、地震計、ソケット型可視光通信デバイス、バイオセンサー、各種スマートメーターなど無数にある。上述したとおり、データセンターは、十分に訓練を受けた専門家が最新のセキュリティソフトウェアを駆使して責任を持って管理することが前提となる。本件に関わる発明は、このようなセンサーの置き換え（乗っ取り）からデータセンターへの不正アクセスを防ぐことが目的となる。これによって、十分に訓練を受けた専門家が最新のセキュリティソフトウェアを駆使しても守りきれない、クラウドセンシングのためのネットワーク上に無数に存在するセンサーを遠隔攻撃から守ることができる。
ここで、本発明の特徴の一つとして、中央管理の行き届かない周辺装置（たとえば、第一の周辺装置４１０、第二の周辺装置４２０、第三の周辺装置４３０）は、前記共通パスコードのような入力データや登録コードを保存しないことがあげられる。このように、認証通信のために必要なデータ（たとえは、共通パスコード）を保存する“基幹サーバー”と保存しない“周辺装置”に分けることが特徴となる。同時に、認証通信のために必要なデータ（たとえは、共通パスコード）を保存する“基幹サーバー”は中央管理し、認証通信のために必要なデータ（たとえは、共通パスコードなど）を保存しない“周辺装置”には本発明のチップ認証装置を搭載することを特徴とする。
図１０のように、上記共通パスコードは、第一の基幹サーバー１４００に少なくとも一つ保存され、周辺装置を認識する際に周辺装置に送られる。たとえば、第一の基幹サーバー１４００は第一の共通パスコード１４１０を、第一の周辺装置４１０、第二の周辺装置４２０、第三の周辺装置４３０に送る。これらの周辺装置は、第一の基幹サーバー１４００を「第一の共通パスコード１４１０を送ってくるもの」として認識する。図１１に示すように、第一の周辺装置４１０、第二の周辺装置４２０、第三の周辺装置４３０は、この第一の共通パスコード１４１０の入力に対応し、それぞれ、第一の認証４１０１、第二の認証４２０１、第三の認証４３０１を、第一の基幹サーバー１４００に返す。第一の基幹サーバー１４００は、第一の周辺装置４１０、第二の周辺装置４２０、第三の周辺装置４３０を、「第一の共通パスコード１４１０に対して、それぞれ第一の認証４１０１、第二の認証４２０１、第三の認証４３０１を返すもの」と認識する。同様に、図１２のように、第二の基幹サーバー２４００は、第二の共通パスコード２４１０を、第一の周辺回路４１０、第二の周辺装置４２０、第三の周辺装置４３０に送る。これらの周辺装置は、第二の基幹サーバー２４００を「第二の共通パスコード２４１０を送ってくるもの」として認識する。図１３に示すように、第一の周辺装置４１０、第二の周辺装置４２０、第三の周辺装置４３０は、この第二のパスコード２４１０の入力に対応し、それぞれ、第四の認証４１０２、第五の認証４２０２、第六の認証４３０２を、第二の基幹サーバー２４００に返す。第二の基幹サーバー２４００は、第一の周辺装置４１０、第二の周辺装置４２０、第三の周辺装置４３０を、「第二の共通パスコード２４１０に対して、それぞれ第四の認証４１０２、第五の認証４２０２、第六の認証４３０２を返すもの」と認識する。言うまでも無く、第一の共通パスコード１４１０と第二の共通パスコード２４１０は異なる。第一の認証４１０１、第二の認証４２０１、第三の認証４３０１、第四の認証４１０２、第五の認証４２０２、第六の認証４３０２のうちどの二つの認証も同じではない。また、第一の基幹サーバー１４００が別の共通パスコードを使用することも可能である。これは、より高度な管理のために便利なことがある。
実際のネットワークでは、周辺装置は無数にあり、しかも基幹サーバーは一つに限らない。たとえば、図１４では、二つの基幹サーバー（第一の基幹サーバー１４００、第二の基幹サーバー２４００）と五つの周辺装置（第一の周辺装置４１０、第二の周辺装置４２０、第三の周辺装置４３０、第四の周辺装置４４０、第五の周辺装置４５０）からなるネットワークの一例を示している。そのネットワークは、トポロジーにより接続された二つのネットワークユニット（第一ネットワークユニット及び第二ネットワークユニット）に分割されている。第一の基幹サーバー１４００を中心に、第四の周辺装置４４０と第五の周辺装置４５０とで一つのネットワークユニットを構成し、第二の基幹サーバー２４００と、第一の周辺装置４１０、第二の周辺装置４２０、及び第三の周辺装置４３０と、でもう一方のネットワークユニットを構成する。これらのネットワークユニットは、互いに、前記トポロジーの第一の基幹サーバー１４００と第二の基幹サーバー２４００とのみで接続している。さらに、第四の周辺装置４４０および第五の周辺装置４５０は、第一の基幹サーバー１４００とのみ接続し、第一の周辺装置４１０、第二の周辺装置４２０、及び第三の周辺装置４３０は、第二の基幹サーバー２４００とのみ接続している。ここで、接続とは、上述した認証作業によって電子装置同士が互いを認証する認証接続のことを意味しており、単純な連結とは異なる。以下、電子装置のネットワークを考える際、得に断りのない限り、認証接続の意味で接続という言葉を用いる。更に、この意味での（認証）接続は、一つのパッケージ化されたシステム内の装置（モジュール、あるいは、チップ）同士の接続をも含む。本発明の特徴のひとつとして、このような複数の基幹サーバーと複数の周辺装置からなるネットワークにおいて、基幹サーバー同士は直接接続が可能であるが、周辺装置同士は直接接続をしないことが上げられる。これは、中央管理の行き届かない周辺装置では、共通パスコードのような入力データを保存しないためである。その代わりに、周辺装置同士は、基幹サーバーを介して間接的に接続する。たとえば、第一の周辺装置４１０と第二の周辺装置４２０は、第二の基幹サーバー２４００を介して間接的に接続可能である。第四の周辺装置４４０と第五の周辺装置４５０は、第一の基幹サーバー１４００を介して、間接的に接続可能である。第三の周辺装置４３０と第四の周辺装置４４０は、互いに接続している第一の基幹サーバー１４００と第二の基幹サーバー２４００とを介して、間接的に接続可能である。こうして、本発明によれは、中央管理のためのリソースを基幹サーバーにのみ集中させることが可能となる。図１４の具体的な例としては、たとえば、自動運転車とスマートハウスが上げられる。たとえば、第一の基幹サーバー１４００、第四の周辺装置４４０、および第五の周辺装置４５０からなるネットワークユニットは、共に一つの自動運転車を構成する部品であるとする。同時に、第二の基幹サーバー２４００、第一の周辺装置４１０、第二の周辺装置４２０、第三の周辺装置４３０からなるネットワークユニットは、一つのスマートハウスの部品であるとする。災害時自動運転車のバッテリーがスマートハウスのバッテリーを補完するような場合、たとえば、スマートハウスのバッテリーの状況を把握するためのセンサー（たとえば、第四の周辺装置４４０）が自動運転車に搭載されている。このように、第四の周辺装置４４０は、第一の基幹サーバー１４００と第二の基幹サーバー２４００のどちらとも接続することになる。
図１５に示すように、本発明を用いたネットワークでは、前記トポロジーは一つの周辺装置（たとえば第一の周辺装置４１０）と複数の基幹サーバー（たとえば、第一の基幹サーバー１４００、第二の基幹サーバー２４００、第三の基幹サーバー３４００）との接続を含むことも認められる。その中で、たとえば、第一の基幹サーバー１４００と第二の基幹サーバー２４００は直接接続しているが、第一の基幹サーバー１４００も第二の基幹サーバー２４００も、第三の基幹サーバー３４００とは直接接続していないものとする。ここで、第三の基幹サーバー３４００が遠隔攻撃者でないという証明はない。このため、第一の周辺装置４１０に接続認証に関するデータ（共通パスコード）を保存しないということは重要である。たとえば、最初に第一の周辺装置４１０が第一の基幹サーバー１４００に登録される際、第一の基幹サーバー１４００は、第一の周辺装置４１０が第一の基幹サーバー１４００の後に他の基幹サーバーと接続することを制限することが可能となる。なぜなら、第一の周辺装置４１０の外部入出力制御装置（たとえば、図８０の外部入出力制御回路９８０）は、受信する全ての信号を第一の基幹サーバー１４００に転送し、第一の基幹サーバー１４００は、第一の周辺装置４１０への全ての入力をモニターすることが可能だからである。ここで、もし第一の共通パスコード１４１０と同等のコードが発見されたら、緊急処置を施すことができる。たとえば、第一の基幹サーバー１４００は、第一の周辺装置４１０を切り離す。あるいは、遠隔攻撃者の動きをモニターするためだけに第一の周辺装置４１０を利用する。第一の基幹サーバー１４００の次に、第二の基幹サーバー２４００が第一の周辺装置４１０を登録する場合、第二の基幹サーバー２４００は、あらかじめ第一の基幹サーバー１４００に、第一の周辺装置４１０を登録する許可を申請する。これには、第二の基幹サーバー２４００と第一の基幹サーバー１４００が直接接続していることが必要である。第一の基幹サーバー１４００が、第二の基幹サーバー２４００に対し、第一の周辺装置４１０への接続を許可すれば、第一の周辺装置４１０は、第二の共通パスコード２４１０を受け付け、第二の基幹サーバー２４００に第二の認証１２を返信し、第二の基幹サーバー２４００は、第一の周辺装置４１０を登録する。以後、第二の基幹サーバー２４００と第一の周辺装置４１０は、第一の基幹サーバー１４００の許可を経ずに、接続可能となる。次に、第三の基幹サーバー３４００が、第一の周辺装置４１０と接続するには、第一の基幹サーバー１４００、あるいは、第一の基幹サーバー１４００及び第二の基幹サーバー２４００が、第一の周辺装置４１０に対し、あらかじめ、第三の共通パスコード３４１０の受付を許可しておく必要がある。こうして、第一の基幹サーバー１４００、あるいは、第一の基幹サーバー１４００及び第二の基幹サーバー２４００は、第三の基幹サーバー３４００と第一の周辺装置４１０の接続を制限する権限を得ることになる。すなわち、許可の無い入力コードが第一の周辺装置４１０に入力された場合、接続を拒絶、あるいは、制限する。この権限の行使は、第一の基幹サーバー１４００、あるいは、第一の基幹サーバー１４００および第二の基幹サーバー２４００の正規の管理者によって行われるものとする。
第一の基幹サーバー１４００は、第一の共通パスコード１４１０を有し、第二の基幹サーバー２４００は、第二の共通パスコード２４１０を有し、第三の基幹サーバー３４００は、第三の共通パスコード３４１０を有するものとする。すなわち、第一の周辺装置４１０は、第一の基幹サーバー１４００を「第一の共通パスコード１４１０を入力してくるもの」と認識し、第二の基幹サーバー２４００を「第二の共通パスコード２４１０を入力してくるもの」と認識し、第三の基幹サーバー３４００を「第三の共通パスコード３４１０を入力してくるもの」と認識する。これらの入力に対し、第一の基幹サーバー１４００は、第一の周辺装置４１０を「第一の認証１１を返すもの」と認識し、第二の基幹サーバー２４００は、第一の周辺装置４１０を、「第二の認証１２を返すもの」と認識し、第三の基幹サーバー３４００は、第一の周辺装置４１０を、「第三の認証１３を返すもの」と認識する。ここで、通信認証に関するデータ（共通パスコード、あるいは、共通パスコードに対応して返信する認証データ等）は、基幹サーバーに保存され、周辺装置には保存しない。周辺装置には、本発明のチップ認証装置を搭載する。
次に、本発明で提案するチップ認証方式が満たすべき条件について述べておこう。
〈出力の独立性〉
まず、二つのチップ認証装置に同じ入力信号を入力したときの動作を特定する。図１６に示すように、二つの異なる第一のチップ認証装置２１と第二のチップ認証装置２２に対して、同じ入力信号（入力信号Ｑ）を入力する。このとき、第一のチップ認証装置２１は出力信号Ａを出力する。第二のチップ認証装置２２は出力信号Ｂを出力する。このとき、出力信号Ａと出力信号Ｂとは異なる。このように、入力信号が同一であってもチップ認証装置が異なる場合出力信号はそれぞれ異なる。この性質は、共通パスコードを使う例（図１０、図１１、図１２、図１３）に必要な条件である。すなわち、同じパスコードをそれぞれ異なるチップ認証装置を搭載する周辺装置に入力信号として入力しても、それぞれの周辺装置から返って来る出力信号は周辺装置毎に相異なる。たとえば、図１０のように、第一の共通パスコード１４１０を、それぞれ異なるチップ認証装置を内蔵する第一の周辺装置４１０、第二の周辺装置４２０、第三の認証装置４３０に与えたとき、これらの周辺装置から返って来る出力信号は、図１１に示すように、それぞれ第一の認証４１０１、第二の認証４２０１、第三の認証４３０１となる。ここで、第一の認証４１０１、第二の認証４２０１、第三の認証４３０１の内どの二つも相異なる。図１２、及び、図１３の例も同様に説明できる。
〈入力の独立性〉
反対に、同一のチップ認証装置に異なる入力信号を入力すると、それぞれ相異なる出力信号を出力する。たとえば、図１７に示すように、チップ認証装置６０に入力信号Ｃを入力すると出力信号Ａを出力する。同じチップ認証装置６０に入力信号Ｄを入力すると出力信号Ｂを出力する。ここで、出力信号Ａと出力信号Ｂは、入力信号Ｃと入力信号Ｄが異なる限り、それぞれ相異なる出力信号である。この性質は、図１５のように、異なる基幹サーバーからそれぞれ異なるパスコードを入力信号として同一の周辺装置に入力し、それぞれ基幹サーバーが相異なる認証を該周辺装置から出力信号として受け取る場合に必要な条件である。具体的には、第一の基幹サーバー１４００が第一の共通パスコード１４１０を第一の周辺装置４１０に入力し、第一の周辺装置４１０が第一の認証１１を第一の基幹サーバー１４００に出力し、第二の基幹サーバー２４００が第二の共通パスコード２４１０を第一の周辺装置４１０に入力し、第一の周辺装置４１０が第二の認証１２を第二の基幹サーバー２４００に出力し、第三の基幹サーバー３４００が第三の共通パスコード３４１０を第一の周辺装置４１０に入力し、第一の周辺装置４１０が第三の認証１３を第三の基幹サーバー３４００に出力する、ような場合である。ここで、言うまでも無く、上記認証１１、１２、１３は、お互いどの二つをとっても相異なる。
すなわち、図１４は（入力の独立性）の条件と（出力の独立性）の条件を同時に利用するネットワーク構造の一例となっている。ほとんどの場合、実際には、基幹サーバーの数は２より大きく、周辺装置の数は５より大きい。図１４は、もっとも簡単な一例に過ぎない。
〈出力の予測不可能性〉
図１８に示すように、ｎ個の入力信号Ｑ１−Ｑｎを同一のチップ認証装置６０に与えたとき、それぞれの入力信号に対し出力信号Ｒ１−Ｒｎが得られることを知っているものとする。このとき、ｎ個のＱ１−Ｑｎのいずれとも異なる入力信号Ｑｎ＋１を同一のチップ認証装置６０に与えずに、これを与えたときに得られるはずの出力信号Ｒｎ＋１を、（Ｑ１、Ｒ１）、（Ｑ２、Ｒ２）、・・・（Ｑｎ、Ｒｎ）のセットから予測することは不可能である。ただし、ｎは２以上の整数とする。チップ認証装置６０が、何らかのアルゴリズムによって出力を生成している場合、すなわち、ソフトウェアによって認証を返す場合、ほぼ必ずこの条件は破られる。したがって、チップ認証装置６０は物理的乱雑さを利用して出力信号を生成しなければならない。
〈入出力の信頼性〉
図１９に示すように、実際には、入力信号Ｑを制御する回路に関わる制御不能のノイズなどにより、入力信号Ｑには入力信号誤差３１（ΔＱ）が混入する。これに対し、入力信号誤差３１（ΔＱ）及び出力信号を制御する回路に関わる制御不能のノイズなどにより、出力信号Ｒには出力信号誤差３２（ΔＲ）が混入する。このとき、二つの異なる入力信号（たとえば、Ｑ１およびＱ2）の差の絶対値は、入力信号誤差３１（ΔＱ）の絶対値の最大値より大きいものとする。ここで、入力信号Ｑ１に対する出力信号Ｒ１と、入力信号Ｑ２に対する出力信号Ｒ２との間の差の絶対値は、出力信号誤差３２（ΔＲ）の絶対値より常に大きくなければならない。
本発明に関わるチップ認証方式は、上述した“出力の独立性”、“入力の独立性”、“出力の予測不可能性”、及び、“入出力の信頼性”の、４つすべてを同時に満たしていなければならない。
〈検査〉
本発明が実施される以前から稼動しているネットワークを本発明の要件を満たすように発展させる場合には、既に基幹サーバーに接続している周辺装置を、本発明によるチップ認証装置を搭載したチップで構成された周辺装置に置き換えて行かねばならない。ここで、この置き換えが確実に行われたかどうか検査することが必要になる。あるいは、本発明のチップ認証装置を搭載していないチップを採用した周辺装置が一部でも不正に使用されていないかどうか検査することが必要である。ここで説明する検査は、基幹サーバーの保守点検の一部として随時行うことが可能である。また、周辺装置の登録時にも行うことが望ましい。
この検査のためにもっとも有効な方法は、中央管理下にある基幹サーバーを使って検査対象となる周辺装置を実際に遠隔攻撃することである。検査対象となる周辺装置を構成するチップは、本発明のチップ認証装置を用いていない場合、内蔵メモリに入力コード４２と登録コード４３の対応表（図２０参照）を保存していなければならない。本発明のチップ認証装置を搭載したチップの内蔵メモリには、このようなコードは保存されていない。図２０のようなコード対応表を正規に保存しているのは、本発明に関するネットワークでは、基幹サーバーだけである。図９にある、入力コード４０２と登録コード４０３の組あわせがそれである。図９の入力コード４０２が図２０の入力コード４２に対応し、図９の登録コード４０３が図２０の登録コード４３に対応している。
具体的な検査作業の流れを図２１を用いて説明する。まず、検査する周辺装置を見つけたところから始める。次に、検査対象の周辺装置の内蔵メモリを読み出す。ここで読み出されたコードの中に、基幹サーバーに保存されている入力コードの中に一致するものがあるかどうかを調べる。不一致の場合、さらに、基幹サーバーに保存されている登録コードと比較する。そこで一致しなかった場合、検査した周辺装置を公正なものとして承認する。次に検査する周辺装置があるかどうか探す。なければ終了する。あれば、その検査対象となる周辺装置の内部メモリを読み出す。以下同様。
こうして、本実施形態に関わるチップ認証方式を用いるネットワークを構成するすべての装置は、たとえば、図１４のように、訓練を受けたセキュリティ専門家が保守・管理する基幹サーバー（たとえば、１４００、２４００）のグループと、前記セキュリティ専門家が管理できない周辺装置（たとえば、４１０、４２０、４３０、４４０，４５０）のグループに分けられる。ここで、周辺装置同士はお互いに直接に接続せず、基幹サーバーとのみ接続可能とする。こうして、一つの基幹サーバーとそれに直接接続する複数の周辺装置からなるネットワークユニットを構成する。基幹サーバーは、基幹サーバー同士と任意に接続可能であり、周辺装置同士は、基幹サーバーを介して間接的に接続可能である。こうして、各ネットワークユニット同士も接続可能である。図１４は、二つのネットワークユニットが互いの基幹サーバー同士の接続によって連携したネットワークの一例である。実際には、もっと多数の基幹サーバー、すなわち、もっと多数のネットワークユニットから構成されるネットワークも実現可能である。また、ネットワーク上の電子装置同士の接続は、上述した認証作業によって電子装置同士が互いを認証する、認証接続のことを意味している。
各周辺装置には、すべて異なるチップ認証装置が搭載されている。図１０及び図１２に示すように、基幹サーバー（１４００、２４００）は、それぞれ固有の共通パスコード（１４１０、２４１０）を少なくとも一つずつ保有する。図９に示すように、それぞれの基幹サーバーが出力する共通パスコードは、基幹サーバーの内蔵メモリに入力コード（たとえば、４０２）として厳重に保管される。図１１及び図１３に示すように、共通パスコード（１４１０、２４１０）を入力された周辺装置（４１０、４２０、４３０）は、それぞれの共通パスコードに対しておのおの固有の認証（４１０１、４２０１、４３０１）、及び、（４１０２、４２０２、４３０２）を基幹サーバー（１４００、２４００）にそれぞれ返信する。ここで返信される認証は、どの二つをとってもお互いに異なることが必要である。そのため、周辺装置に搭載される、本発明のチップ認証装置は、図１６に示すように、（出力の独立性）を満たさなければならない。図９に示すように、基幹サーバーは、周辺装置から返信されてきた出力信号を、入力コード（たとえば、４０２）のそれぞれに対応する形で内蔵メモリに厳重に保管する登録コード（たとえば、４０３）と便宜比較する。
図１５に示すように、一つの周辺装置が複数の基幹サーバーと接続することが許される。この場合、一つの周辺装置（たとえば、４１０）は、複数の共通パスコード（たとえば、１４１０、２４１０、３４１０）を入力され、それぞれ異なる入力に対して、それぞれ異なる認証（たとえば、１１、１２、１３）を出力しなければならない。そのため、周辺装置に搭載される、本発明のチップ認証装置は、図１７に示すように、（入力の独立性）を満たさなければならない。
続いて、本発明に関するチップ認証装置に関する条件を考える。まず、チップ認証装置をソフトウェアで構成する場合、入力信号に対する出力信号の作成は、かならずある種のアルゴリズムを用いて行われることになる。したがって、遠隔攻撃者（たとえば、９３）がこのアルゴリズムを解読した場合、入力コードさえ判っていれば、たとえば図２０のように、登録コードを偽造することが可能となる。こうして、この遠隔攻撃者は、少なくとも周辺装置の一部を乗っ取り、基幹サーバーに不正アクセスすることが可能となる。このような不正行為防ぐため、本発明のチップ認証装置は、図１８に示すように、（出力の予測不可能性）を満たさなければならない。しかしながら、プログラムがアルゴリズムで設計されている限り、どのようなプログラムも（出力の予測不可能性）を満たすことができない。これは、プログラムにより完全な乱数を発生することが不可能であることと同じ事情である。このように、チップ認証装置は、物理的乱雑さを活用したものでなければならない。
前記のようなチップ認証装置は、チップ内に他の機能を持つモジュールと一緒に混載してもよいし、または、チップ認証機能のみを持つチップとして単独で製造しても良い。また、チップ認証装置は、入力コード（共通パスコード）を受け取る度に、物理的乱雑さに基づいて出力信号（認証コード）を発生することが望ましい。共通パスコードは周辺装置のメモリに保存してはならない。電子装置が複数のチップで構成される場合、図１１４に示すように、少なくとも一つのチップが本発明のチップ認証装置を搭載することが必要である。また、チップ認証装置そのものがチップで実現される電子装置であっても良い。こうして、前記ネットワークは、構成要素である周辺装置及び基幹サーバーが、少なくとも一つのチップから構成される電子装置のネットワークである。
本発明に関するチップ認証装置は、半導体装置の素子アレイ上に構成することが可能である。まず、何らかの方法で“１”と“０”の物理的にランダムな組み合わせを生成する。ここで、“１”を黒、“０”を白として、前記素子アレイ上のアドレスにしたがってプロットすると、図２２のような白と黒がランダムに配置した市松模様ができる。このように、乱数がデジタルで発生すると、図１９に説明した（入出力の信頼性）を満たすことができる。
このように、本発明に関するチップ認証装置は、半導体デバイス及び半導体デバイス製造工程における制御不能の不確定さを用いて、上記必要とされる物理的乱雑さを生成するものである。
図２３は、図２２を実現するための素子の配列の一例である。列方向にＮ本のワード線５０３が並んでいる。それと垂直するように、ビット線９０２が行方向にＭ本並んでいる。これらビット線９０２は、それぞれビット線コンタクト５０４で終端される。Ｎ本のワード線５０３とＭ本のビット線が交差するところに電極５０１が市松状に並んでいる。各電極５０１の下に、チップ認証装置のエレメントである認証素子９７７が配列する。この例では、不揮発性メモリのセルアレイと異なり選択ゲートは無いが、Ｎ本目のワード線（Ｎ−１）とビット線コンタクト５０４の間、及び、反対側の端であるワード線（０）とビット線コンタクトの間に選択ゲートを採用しても、本発明の本質に変化はない。
図２４は、第Ｐのワード線（Ｐ）を選択し、それ以外を非選択にした例である。図２５は、第Ｓのワード線（Ｓ）を選択し、それ以外を非選択にした例である。図２６は、第Ｔのワード線（Ｔ）を選択し、それ以外を非選択にした例である。これら、順番に第Ｐ、第Ｓ、第Ｔ、・・・のワード線の選択は、入力コード（Ｐ、Ｓ、Ｔ、…）に対応している。
入力コード（Ｐ、Ｓ、Ｔ、…）をビット線に入力することもできる。図２７は、第Ｐのビット線（Ｐ）を選択し、それ以外を非選択にした例である。図２８は、第Ｓのビット線（Ｓ）を選択し、それ以外を非選択にした例である。図２９は、第Ｔのビット線（Ｔ）を選択し、それ以外を非選択にした例である。これら、順番に第Ｐ、第Ｓ、第Ｔ、・・・のビット線の選択は、入力コード（Ｐ、Ｓ、Ｔ、…）に対応している。
以下、発明を実施するための最良の形態について、具体的に説明する。
本発明に係る実施形態について、特に、認証素子９７７の具体的構造、及び、その使用方法について、以下図面を参照して説明する。
図３０は、図２３から図２９に対応する、一本のビット線に沿った素子アレイの断面図である。左からワード線（０）、ワード線（１）、・・・、ワード線（Ｎ−２）、ワード線（Ｎ−１）、及び両サイドにビット線コンタクト５０４が並んでいる。不揮発性メモリと異なり、ビット線コンタクト５０４と両端の電極５０１との間に選択ゲートが存在しないが、あえて付け加えることも可能である。これらＮ本のワード線５０３は、おのおの電極５０１と接続し、その下にはダイオード要素５０２が敷き詰められており、更にその下は半導体基板（或いは、ウェル）５００となる。基板（或いは、ウェル）５００の表面は、ワード線方向に櫛歯状に加工されており、図３０はその内の櫛歯一本から切り取った断面図である。この断面図表面はアクティブエリア５０５である。各電極間には拡散層５０８があり、非選択ワード線にパス電圧を印加することによって反転層が隣合う拡散層同士を電気的に接続することができる。二つのビット線コンタクト５０４は、ダイオード要素５０２を突き抜けてそれぞれ両端の拡散層５０８１と５０８２に接している。また、図１０５のダイオード要素５０２０のように、ダイオード要素はビット線方向に切断することもできる。その場合の詳しい説明は、図３０と同様であるので、省略する。
図３１は、図３０と直交するワード線方向の断面図である。ワード線５０３が左右に走り、櫛歯状の先端となるアクティブエリア５０５の上にダイオード要素５０２（あるいは、５０２０）、電極５０１が積層している。櫛歯と櫛歯の間は層間絶縁膜で埋められ、Shallow−Trench−Isolation（STI）５０６を形成している。
図３２は、本発明に関わる素子構造の一例を示すワード線方向の断面図の一例である。この例では、前記ダイオード要素５０２（あるいは、５０２０）として、絶縁膜５２０を採用している。チップの作成後、この絶縁膜に電界ストレス、或いは、電流ストレス等の電気的ストレスを印加することによって絶縁膜を破壊することができる。このような破壊の発生は確率的であり、物理的乱雑さを伴うものと考えられる。絶縁破壊した素子は電流を流しやすくなり、たとえばメモリでは“１”に相当する。図２２では黒に相当する。反対に、絶縁破壊しなかった素子は印加電圧に対して電流を流し難く、たとえばメモリでは“０”に相当する。図２２では白に相当する。この破壊の確率は、絶縁膜５２０の膜質、膜厚、電気的ストレスの強度、ストレス印加時間、ストレスパルス等の条件を調整することで、大雑把に調整することができる。この確率をおよそ５０％程度にすると、図２２のような白黒のランダムな市松模様が得られる。このランダムさは、いかなるアルゴリズムにもよらないものであることは自明である。このような電気的ストレスを印加するには、たとえば、基板（あるいは、ウェル）５００側の電極をグラウンドに落とし、少なくとも一つのワード線に正、もしくは、負の高電圧を印加する。あるいは、少なくとも一つのワード線をグラウンドに落とし、基板（あるいは、ウェル）５００側の電極に正、もしくは、負の高電圧を印加する。
図３３は、本発明に関わる素子構造の一例を示すワード線方向の断面図の一例である。この例では、前記ダイオード要素５０２（あるいは、５０２０）として、ＰＮ接合を採用している。図３３の例では、上部がＰ＋拡散層５２１、下部がＮ＋拡散層５２２である。チップの作成後、このＰＮ接合に電界ストレス、或いは、電流ストレス等の電気的ストレスを印加することによってＰＮ接合を破壊することができる。このような接合破壊の発生は確率的であり、物理的乱雑さを伴うものと考えられる。接合破壊した素子は逆電圧に対して電流を流しやすくなり、たとえばメモリでは“１”に相当する。図２２では黒に相当する。反対に、接合破壊しなかった素子は逆電圧に対して電流を流し難く、たとえばメモリでは“０”に相当する。図２２では白に相当する。この破壊の確率は、ＰＮ接合の詳細構造（拡散層濃度プロファイル等）、電気的ストレスの強度、ストレス印加時間、ストレスパルス等の条件を調整することで、大雑把に調整することができる。この確率をおよそ５０％程度にすると、図２２のような白黒のランダムな市松模様が得られる。このランダムさは、いかなるアルゴリズムにもよらないものであることは自明である。この例では、前記電気的ストレスを印加するのに、Ｎ＋拡散層５２２に相対的に正の高電圧を印加することが好ましい。たとえば、少なくとも一つのワード線５０３をグラウンドに落とし、基板（あるいは、ウェル）５００側の電極に正の高電圧を印加するか、基板（あるいは、ウェル）５００側の電極をグラウンドに落とし、少なくとも一つのワード線５０３に負の高電圧を印加する。こうしてＰＮ接合に高い逆電圧を印加することが可能である。拡散層濃度が高いことは、この逆電圧による接合破壊を起こしやすくする。こうして、接合破壊の確率を大雑把に調整することができる。
図３４は、本発明に関わる素子構造の一例を示すワード線方向の断面図である。この例では、前記ダイオード要素５０２（あるいは、５０２０）として、ＰＮ接合を採用している。図３４の例では、上部がＮ＋拡散層５２３、下部がＰ＋拡散層５２４である。チップの作成後、このＰＮ接合に電界ストレス、或いは、電流ストレス等の電気的ストレスを印加することによってＰＮ接合を破壊することができる。このような破壊の発生は確率的であり、物理的乱雑さを伴うものと考えられる。接合破壊した素子は逆電圧に対して電流を流しやすくなり、たとえばメモリでは“１”に相当する。図２２では黒に相当する。反対に、接合破壊しなかった素子は逆電圧に対して電流を流し難く、たとえばメモリでは“０”に相当する。図２２では白に相当する。この確率は、ＰＮ接合の詳細構造（拡散層濃度プロファイル等）、電気的ストレスの強度、ストレス印加時間、ストレスパルス等の条件を調整することで、大雑把に調整することができる。この確率をおよそ５０％程度にすると、図２２のような白黒のランダムな市松模様が得られる。このランダムさは、いかなるアルゴリズムにもよらないものであることは自明である。この例では、前記電気的ストレスを印加するのに、Ｎ＋拡散層５２３に相対的に正の高電圧を印加することが好ましい。たとえば、少なくとも一つのワード線５０３をグラウンドに落とし、基板（あるいは、ウェル）５００側の電極に負の高電圧を印加するか、基板（あるいは、ウェル）５００側の電極をグラウンドに落とし、少なくとも一つのワード線５０３に正の高電圧を印加する。こうしてＰＮ接合に高い逆電圧を印加することになる。拡散層濃度が高いことは、この逆電圧による接合破壊を起こしやすくする。こうして、接合破壊の確率を大雑把に調整することができる。
図３５は、本発明に関わる素子構造の一例を示すワード線方向の断面図である。この例では、前記ダイオード要素５０２（あるいは、５０２０）として、絶縁膜５２５を採用している。ただし、この絶縁膜５２５には縦穴が開けてありそこにメタルビア５２６を埋め込んである。メタルビア５２６は、アクティブエリア５０５まで届くように絶縁膜５２５に細い縦穴を開け、そこに導電材を埋め込んで作成する。このため、通常のメタル配線に比べ、電流を流すことでエレクトロマイグレーションが起こりやすくなる。エレクトロマイグレーションの発生は確率的であり、物理的乱雑さを伴うものである。エレクトロマイグレーションを起した素子は電流を流し難くなり、たとえばメモリでは“０”に相当する。図２２では白に相当する。反対に、エレクトロマイグレーションを起さなかった素子は電流を流し易く、たとえばメモリでは“１”に相当する。図２２では黒に相当する。この確率は、通電量、通電時間、メタルビア５２６の開口径、長さ（絶縁膜５２５の厚さ）、導電材の材質、導電材を埋め込むときのガス圧、濃度、温度等を調整することで、大雑把に調整することができる。この確率をおよそ５０％程度にすると、図２２のような白黒のランダムな市松模様が得られる。このランダムさは、いかなるアルゴリズムにもよらないものであることは自明である。エレクトロマイグレーションを起こすためには、たとえば、少なくとも一つのワード線５０３と基板（あるいは、ウェル）５００側の電極の間に高電圧を印加し、一定時間電流を流し続けることが望ましい。
図３６は、図２３から図２９に対応する、一本のビット線に沿った素子アレイの断面図である。左からワード線（０）、ワード線（１）、・・・、ワード線（Ｎ−２）、ワード線（Ｎ−１）、及び両サイドにビット線コンタクト５０４が並んでいる。不揮発性メモリと異なり、ビット線コンタクト５０４と両端の電極５０１の間に選択ゲートが存在しないが、あえて付け加えることも可能である。これらＮ本のワード線はおのおの電極５０１に接続し、その下にはダイオード要素５０２が敷き詰められており、更にその下は半導体基板（或いは、ウェル）５００となる。基板（或いは、ウェル）５００の表面は、ワード線方向に櫛歯状に加工されており、図３６はその内の櫛歯一本から切り取った断面図である。この断面図表面のアクティブエリアは、高濃度拡散層５０８０で覆われており、非選択ワード線にパス電圧を印加しなくても隣接する素子同士は電気的に接続されている。二つのビット線コンタクトは、ダイオード要素５０２を突き抜けて高濃度拡散層５０８０に接している。また、図１０６のダイオード要素５０２０のように、ダイオード要素はビット線方向に切断することも可能である。その場合の詳しい説明は、図３６の場合と同様なので省略する。
図３７は、図３６と直交するワード線方向の断面図である。ワード線５０３が左右に走り、櫛歯状の先端となるアクティブエリア（高濃度拡散層）５０８０の上にダイオード要素５０２（あるいは、５０２０）、電極５０１が積層している。櫛歯と櫛歯の間は層間絶縁膜で埋められ、Shallow−Trench−Isolation（STI）５０６を形成している。
図３８は、本発明に関わる素子構造の一例を示すワード線方向の断面図の一例である。この例では、高濃度拡散層５０８０をＮ＋型とし、前記ダイオード要素５０２（あるいは、５０２０）としてＰ＋拡散層５３１を採用する。これにより、ＰＮ接合ができる。チップの作成後、このＰＮ接合に電界ストレス、或いは、電流ストレス等の電気的ストレスを印加することによってＰＮ接合を破壊することができる。このような破壊の発生は確率的であり、物理的乱雑さを伴うものと考えられる。接合破壊した素子は逆電圧に対して電流を流しやすくなり、たとえばメモリでは“１”に相当する。図２２では黒に相当する。反対に、接合破壊しなかった素子は逆電圧に対して電流を流し難く、たとえばメモリでは“０”に相当する。図２２では白に相当する。この確率は、ＰＮ接合の詳細構造、電気的ストレスの強度、ストレス印加時間、ストレスパルス等の条件を調整することで、大雑把に調整することができる。この確率をおよそ５０％程度にすると、図２２のような白黒のランダムな市松模様が得られる。このランダムさは、いかなるアルゴリズムにもよらないものであることは自明である。この例では、前記電気的ストレスを印加するのに、Ｎ＋拡散層５０８０に相対的に正の高電圧を印加することが好ましい。たとえば、少なくとも一つのワード線５０３をグラウンドに落とし、基板（あるいは、ウェル）５００側の電極に正の高電圧を印加するか、基板（あるいは、ウェル）５００側の電極をグラウンドに落とし、少なくとも一つのワード線５０３に負の高電圧を印加する。こうしてＰＮ接合に高い逆電圧を印加することになる。拡散層濃度が高いことは、この逆電圧による接合破壊を起こしやすくする。こうして、接合破壊の確率を大雑把に調整することができる。
図３９は、本発明に関わる素子構造の一例を示すワード線方向の断面図である。この例では、高濃度拡散層５０８０をＰ＋型とし、前記ダイオード要素５０２（あるいは、５０２０）としてＮ＋拡散層５３２を採用する。これにより、ＰＮ接合ができる。チップの作成後、このＰＮ接合に電界ストレス、或いは、電流ストレス等の電気的ストレスを流すことによってＰＮ接合を破壊することができる。このような破壊の発生は確率的であり、物理的乱雑さを伴うものと考えられる。接合破壊した素子は、逆電圧に対して電流を流しやすくなり、たとえばメモリでは“１”に相当する。図２２では黒に相当する。反対に、接合破壊しなかった素子は逆電圧に対しては電流を流し難く、たとえばメモリでは“０”に相当する。図２２では白に相当する。この確率は、ＰＮ接合の詳細構造、電気的ストレスの強度、ストレス印加時間、ストレスパルス等の条件を調整することで、大雑把に調整することができる。この確率をおよそ５０％程度にすると、図２２のような白黒のランダムな市松模様が得られる。このランダムさは、いかなるアルゴリズムにもよらないものであることは自明である。この例では、前記電気的ストレスを印加するのに、Ｎ＋拡散層５３２に相対的に正の高電圧を印加することが好ましい。たとえば、少なくとも一つのワード線５０３をグラウンドに落とし、基板（あるいは、ウェル）５００側の電極に負の高電圧を印加するか、基板（あるいは、ウェル）５００側の電極をグラウンドに落とし、少なくとも一つのワード線５０３に正の高電圧を印加する。こうしてＰＮ接合に高い逆電圧を印加することになる。拡散層濃度が高いことは、この逆電圧による接合破壊を起こしやすくする。こうして、接合破壊の確率を大雑把に調整することができる。
図４０は、本発明に関わる素子構造の一例を示すワード線方向の断面図である。この例では、前記ダイオード要素５０２（あるいは、５０２０）として、絶縁膜５３３を採用している。ただし、この絶縁膜５３３には縦穴が開けてありそこにメタルビア５３０を埋め込んである。メタルビア５３０は、アクティブエリア（高濃度拡散層）５０８０まで届くように絶縁膜５３３に細い縦穴を開け、そこに導電材を埋め込んで作成する。このため、通常のメタル配線に比べ、電流を流すことでエレクトロマイグレーションを起こしやすくなる。しかしながら、エレクトロマイグレーションの発生は確率的であり、物理的乱雑さを伴うものである。エレクトロマイグレーションを起した素子は電流を流し難くなり、たとえばメモリでは“０”に相当する。図２２では白に相当する。反対に、エレクトロマイグレーションを起さなかった素子は電流を流し易く、たとえばメモリでは“１”に相当する。図２２では黒に相当する。この確率は、通電量、通電時間、メタルビア５３０の開口径、長さ（絶縁膜５３３の厚さ）、導電材の材質、導電材を埋め込むときのガス圧、濃度、温度等を調整することで、大雑把に調整することができる。この確率をおよそ５０％程度にすると、図２２のような白黒のランダムな市松模様が得られる。このランダムさは、いかなるアルゴリズムにもよらないものであることは自明である。エレクトロマイグレーションを起こすためには、たとえば、少なくとも一つのワード線５０３と基板（あるいは、ウェル）５００側の電極の間に高電圧を印加し、一定時間電流を流し続けることが望ましい。
図４１は、図２３から図２９に対応する、一本のビット線に沿った素子アレイの断面図である。左からワード線（０）、ワード線（１）、・・・、ワード線（Ｎ−２）、ワード線（Ｎ−１）、及び、両サイドにビット線コンタクト５０４が並んでいる。不揮発性メモリと異なり、ビット線コンタクト５０４と両端の電極５０１の間に選択ゲートが存在しないが、あえて付け加えることも可能である。これらＮ本のワード線５０３は、おのおの電極５０１と接続し、その下には絶縁膜５４３、ポリシリコン５４０が存在する。更にその下にダイオード要素５０２が敷き詰められている。電極５０１とポリシリコン５４０は、導電体を埋め込んだメタルビア５４４で接続されている。更にその下は半導体基板（或いは、ウェル）５００となる。基板（或いは、ウェル）５００の表面は、ワード線方向に櫛歯状に加工されており、図４１はその内の櫛歯一本から切り取った断面図である。この櫛歯表面はアクティブエリア５０５である。各電極間には拡散層５０８があり、非選択ワード線にパス電圧を印加することによって反転層が隣合う拡散層同士を電気的に接続することができる。二つのビット線コンタクトは、ダイオード要素５０２を突き抜けてそれぞれ両端の拡散層５０８１と５０８２に接している。また、図１０７のダイオード要素５０２０のようにダイオード要素はビット線方向に切断することも可能である。その場合の詳しい説明は、図４１の場合と同様であるので省略する。
図４２は、図４１と直交するワード線方向の断面図である。ワード線５０３が左右に走り、櫛歯状の先端となるアクティブエリア５０５の上にダイオード要素５０２（あるいは、５０２０）、ポリシリコン５４０、絶縁膜５４３、電極５０１が積層している。電極５０１とポリシリコン５４０は、導電体を埋め込んだメタルビア５４４で接続されている。櫛歯と櫛歯の間は層間絶縁膜で埋められ、Shallow−Trench−Isolation（STI）５０６を形成している。
本実施形態におけるダイオード要素５０２は、図４３のように絶縁膜５５０、あるいは、図４４および図４５のように、ＰＮ接合などである。これらのダイオード要素は、上述の実施形態と同様に、電界ストレス、或いは、電流ストレス等の電気的ストレスを印加することによって破壊することができる。このような破壊の発生は確率的であり、物理的乱雑さを伴うものと考えられる。破壊した素子は電流を流しやすくなり、反対に、破壊しなかった素子は電流を流し難くくなる。この破壊確率は、ダイオード要素の詳細構造、電気的ストレスの強度、ストレス印加時間、ストレスパルス等の条件を調整することで、大雑把に調整することができる。また、メタルビア５４４の導電体は、第三の実施形態で上述したように、通常のメタル配線に比べ電流を流すことでエレクトロマイグレーションを起こしやすい。本実施形態では、ダイオード要素５０２が破壊したセルでエレクトロマイグレーションが発生する可能性が高い。この発生は確率的であり、物理的乱雑さを伴うものである。エレクトロマイグレーションを起した素子は電流を流し難くなり、反対に、エレクトロマイグレーションを起さなかった素子は電流を流し易くなる。ダイオード破壊（絶縁膜の破壊、あるいは、ＰＮ接合の破壊等）とエレクトロマイグレーションによる導電性破壊の、両方の破壊モードを考慮にいれ、電流を流し難い素子をたとえばメモリの“０”、反対に、流しやすい素子をたとえばメモリの“１”とみなす。この確率は、通電量、通電時間、メタルビア５４４の直径、長さ（絶縁膜５４３の厚さ）、導電材の材質、導電材を埋め込むときのガス圧、濃度、温度等を調整することで、大雑把に調整することができる。こうして、本実施形態では、メタルビア５４４の導電体のエレクトロマイグレーションと、ダイオード要素５０２の破壊の２種類の物理的ばらつき要因を採用し、図２２のような物理的に乱雑なパターンを生成する。この場合、２種類の物理的乱雑さを合わせて白と黒を約５０％ずつにすることが望ましい。
図４６は、メタルビアの製造ばらつきを説明する図である。メタルビアを造るにはまず縦穴を空けるプロセスが必要である。基本的には小径の穴の開いたレジストを被せ、エッチングを行い、所望の深さの縦穴（ビア）が開くと予定される時間が経ったらエッチングを止め、レジストを剥ぎ取ればよい。その後導電体を埋め、改めてメタルビアとする。たとえば、電極５０１の上に小径の穴の開いたレジストを被せ、エッチングして行く。ビアの深さは、穴径、エッチング時間、エッチングガスの配合、アスペクト比（穴径と深さの比）の組み合わせで決定できる。しかしながら、アスペクト比、穴径には無視できないばらつきがある。したがって、ビアの深さもばらつく。このばらつきは、いかなるアルゴリズムにも無関係の物理的ばらつきとみなせる。
図４７は、このビアの深さの物理的乱雑さを、図３６の構造に応用した例である。たとえば、ビア深さの狙い値を丁度電極５０１の表面から高濃度拡散層５０８０の表面に一致させることにする。このとき、アスペクト比や穴径のばらつきにより、ビア深さはばらつく。この深さばらつきは確率的であり、物理的乱雑さを伴うものと考えられる。ある素子では、電極５０１と高濃度拡散層５０８０は断線（ショート）し、またある素子は電気的に接続（非ショート）している。たとえば、この図の例では、左から非ショート、ショート、・・・、非ショート、ショートである。ワード線とビット線で選択した素子のビアがショートしていれば電流は流れず、たとえばメモリセルに対応させると“０”状態となる。反対に、ショートしていなければ電流が流れ、たとえばメモリに対応させると“１”状態となる。図２２と同様に、“０”を白、“１”を黒とみなすと、ランダムな白黒のパターンが生成される。ここで、ビア深さのばらつきは、大量生産プロセスにおける製造上のばらつきなので、どのようなアルゴリズムとも関係が無い。したがって、物理的ばらつきとみなすことができる。また、必ずしも電気的なストレスを印加する必要がない。しかしながら、メタルビア製造後に、白と黒の割合を測定し、所望の値からのずれが大きければ電気的ストレスを印加して回復を期待することが可能である。たとえば、ショートしている場合（白の場合）、ビア底と高濃度拡散層５０８０の間の絶縁膜（５３３の一部）を絶縁破壊し、白から黒に転移させる。反対に、非ショートの場合（黒の場合）、エレクトロマイグレーションを起こして、黒から白に転移させる。このように、絶縁破壊とエレクトロマイグレーションの割合を電圧印加によって変化させることが可能である。しかしながら、絶縁破壊とエレクトロマイグレーションのどちらが優勢になるかを人為的に制御するのは難しい。そこで、データ“１”が優勢の場合、“１”の素子のみ選択してストレスを印加し、反対に、データ“０”が優勢の場合、“０”の素子のみ選択してストレスを印加する。こうして、“１”と“０”の割合を検査しながら、所望の割合に近づくまで、このようなストレスの印加を繰り返すことが望ましい。
図４８は、図４７と直交するワード線方向の断面図である。ワード線５０３が左右に走り、櫛歯状の先端となる高濃度拡散層５０８０の上に絶縁膜５３３、電極５０１が積層している。櫛歯と櫛歯の間は層間絶縁膜で埋められ、Shallow−Trench−Isolation（STI）５０６を形成している。電極５０１と高濃度拡散層５０８０は、導電体を埋め込んだメタルビア５４４で接続されている。このメタルビアは、前述したように、大量生産プロセスにおける製造上のばらつきによって、あるものはショートし、あるものは接続している。この図の例では、左から、非ショート、・・・、ショート、非ショート・・・・・・となっている。
次に、図４１の構造にビア深さのばらつきを応用する一例を説明する。ビア深さの狙い値を、電極５０１の表面からポリシリコン５４０の表面までとすると、製造工程上の物理的ばらつきにより、たとえば図１０８のように、アスペクト比や穴径のばらつきにより、ビア深さはばらつく。この深さばらつきは確率的であり、物理的乱雑さを伴うものと考えられる。このとき、ある素子では、電極５０１とポリシリコン５４０は断線（ショート）し、またある素子は接続している。たとえば、この図の例では、左から非ショート、ショート、・・・、非ショート、ショートである。ワード線とビット線で選択した素子のメタルビアがショートしていれば電流は流れず、反対に、ショートしていなければ電流が流れる。ここで、ビア深さのばらつきは、大量生産プロセスにおける製造上のばらつきなので、どのようなアルゴリズムとも関係が無い。したがって、物理的ばらつきとみなすことができる。また、必ずしも電気的なストレスを印加する必要がない。しかしながら、メタルビア製造後に、ショートと非ショートの割合を測定し、所望の値からのずれが大きければ電気的ストレスを印加して回復を期待することが可能である。
たとえば、ショート状態の場合、ビア底とポリシリコン５４０の間の絶縁膜（５４３の一部）を絶縁破壊し非ショート状態に転移させる。反対に、非ショート状態の場合、エレクトロマイグレーションを起こしてショート状態に転移させる。このように、絶縁破壊とエレクトロマイグレーションの割合を電圧印加によって変化させることが可能である。しかしながら、絶縁破壊とエレクトロマイグレーションのどちらが優勢になるかを人為的に制御するのは難しい。そこで、非ショートが優勢の場合、非ショートの素子のみ選択してストレスを印加し、反対に、ショートが優勢の場合、ショートの素子のみ選択してストレスを印加する。こうして、非ショートとショートの割合を検査しながら、このようなストレスの印加を繰り返すことが望ましい。また、図１０８のダイオード要素５０２は、図１１２のように、ビット線方向に切断することが可能である。その場合の詳細な説明は、図１０８と同様なので省略する。
こうして、メタルビア５４４のエレクトロマイグレーションによる導電性破壊と、メタルビア５４４のショートと、ダイオード要素５０２の破壊、という３種類の物理的ばらつき要因を採用することが可能である。この場合、３種類の物理的乱雑さを合わせて、ショート状態と非ショート状態をおよそ５０％ずつにすることが望ましい。ここで、ショートをメモリの“０”、非ショートをメモリの“１”に対応させると、３つのばらつきモードの内のどれか一つでも“０”なら素子として“０”となる。また、メタルビア５４４の深さの狙い値をポリシリコン５４０の表面より十分深く取れば、メタルビア５４４のエレクトロマイグレーションと、ダイオード要素５０２の破壊、という２種類の物理的ばらつき要因を採用することが可能である。この場合、２種類の物理的乱雑さを合わせて“０”と“１”を約５０％ずつにすることが望ましい。ここで、二つのばらつきモードの内どちらか一方が“０”なら素子として“０”である。
図４９は、ダイオード要素５０２を絶縁膜５５５とし、ビア深さの狙い値を電極５０１の表面からアクティブエリア５０５の表面までとした場合の一例である。上述したように、大量生産プロセスにおける製造ばらつきにより、ビア深さのばらつきは確率的である。ワード線５０３と基板（あるいはウェル）５００の間に電圧を印加する場合を考えよう。ある素子は電極５０１、ポリシリコン５４０、及びアクティブエリア５０５を接続（非ショート）し、たとえばメモリの“１”に相当する。これは図２２では黒である。またあるものは、ビア深さがショートし、たとえば、ポリシリコン５４０とアクティブエリア５０５が導通しない。これは、たとえばメモリの“０”に相当し、図２２では白である。図５０は、ワード線５０３方向に素子が並んだ断面図の一例である。この例では、左から、非ショート、・・・、ショート、非ショート・・・となっている。図５１は、ビット線方向に素子を並べた断面図の一例である。この例では、左から非ショート、ショート、・・・、非ショート、ショートとなっている。こうして、図２２のように、白黒の物理的にランダムなパターンが得られる。
この実施形態の場合、ショートの割合が多すぎるとパターンのランダムさが低減される可能性がある。このような場合、ワード線５０３と基板（あるいは、ウェル）５００の間に高電圧を印加し、ショートしている素子の絶縁膜５５５に絶縁破壊を起こすことでショートの割合を低減し、パターンのランダムさを回復することが可能である。反対に、非ショートの割合が多すぎると、高電圧を印加し、非ショートの素子のメタルビアにエレクトロマイグレーションを起こして、非ショートの割合を低減し、パターンのランダムさを回復することが可能である。このように、電圧の印加の仕方によって、ショートと非ショートの比を大雑把に調整することが可能である。しかしながら、絶縁破壊とエレクトロマイグレーションのどちらが優勢になるかを人為的に制御するのは難しい。そこで、データ“１”が優勢の場合、“１”の素子のみ選択してストレスを印加する。反対に、データ“０”が優勢の場合、“０”の素子のみ選択してストレスを印加する。こうして、“１”と“０”の割合を検査しながら、このようなストレス印加を繰り返すことが望ましい。
図５２は、図２３から図２９に対応する、一本のビット線に沿った素子アレイの断面図である。左からワード線（０）、ワード線（１）、・・・、ワード線（Ｎ−２）、ワード線（Ｎ−１）、及び両サイドのビット線コンタクト５０４が並んでいる。不揮発性メモリと異なり、ビット線コンタクト５０４と両端の電極５０１との間に選択ゲートが存在しないが、あえて付け加えることも可能である。これらＮ本のワード線５０３は、おのおの電極５０１と接続し、その下には絶縁膜５４３とポリシリコン５４０が存在する。更にその下には、ダイオード要素５０２が敷き詰められている。電極５０１とポリシリコン５４０は、導電体を埋め込んだメタルビア５４４で接続（非ショート）されている。更にその下は半導体基板（或いは、ウェル）５００となる。基板（或いは、ウェル）５００の表面は、ワード線方向に櫛歯状に加工されており、図５２は、その内の櫛歯一本から切り取った断面図である。この櫛歯表面（アクティブエリア）は、高濃度拡散層５０８０である。二つのビット線コンタクトは、ダイオード要素５０２を突き抜けてそれぞれ高濃度拡散層５０８０に接している。また、ダイオード要素５０２は、図１０９のダイオード要素５０２０のように、ビット線方向に切断することができる。その場合の詳しい説明は、図５２とほぼ同様なので省略する。
図５３は、図５２と直交するワード線方向の断面図である。ワード線５０３が左右に走り、櫛歯状の先端となるアクティブエリアは高濃度拡散層５０８０で覆われ、その上にダイオード要素５０２（あるいは、５０２０）、ポリシリコン５４０、絶縁膜５４３、電極５０１が積層している。電極５０１とポリシリコン５４０は、導電体を埋め込んだメタルビア５４４で接続（非ショート）されている。櫛歯と櫛歯の間は層間絶縁膜で埋められ、Shallow−Trench−Isolation（STI）５０６を形成している。
図５４は、本発明に関わる素子構造の一例を示すワード線方向の断面図の一例である。この例では、前記ダイオード要素５０２（あるいは、５０２０）として、絶縁膜５６０を採用している。チップの作成後、この絶縁膜に電界ストレス、或いは、電流ストレス等の電気的ストレスを印加することによって絶縁膜を破壊することができる。このような破壊の発生は確率的であり、物理的乱雑さを伴うものと考えられる。絶縁破壊した素子は電流を流しやすくなり、たとえばメモリでは“１”に相当する。図２２では黒に相当する。反対に、絶縁破壊しなかった素子は印加電圧に対して電流を流し難く、たとえばメモリでは“０”に相当する。図２２では白に相当する。この確率は、絶縁膜５６０の膜質、膜厚、電気的ストレスの強度、ストレス印加時間、ストレスパルス等の条件を調整することで、大雑把に調整することができる。この確率をおよそ５０％程度にすると、図２２のような白黒のランダムな市松模様が得られる。このランダムさは、いかなるアルゴリズムにもよらないものであることは自明である。このような電気的ストレスを印加するには、たとえば、基板（あるいは、ウェル）５００側の電極をグラウンドに落とし、少なくとも一つのワード線に正、もしくは、負の高電圧を印加する。あるいは、少なくとも一つのワード線をグラウンドに落とし、基板（あるいは、ウェル）５００側の電極に正、もしくは、負の高電圧を印加する。
図５５は、本発明に関わる素子構造の一例を示すワード線方向の断面図の一例である。この例では、高濃度拡散層５０８０をＮ＋型とし、前記ダイオード要素５０２（あるいは、５０２０）として、Ｐ＋拡散層５６１を採用している。こうして、上部がＰ＋拡散層５６１、下部がＮ＋拡散層５０８０のＰＮ接合ができる。チップの作成後、このＰＮ接合に電界ストレス、或いは、電流ストレス等の電気的ストレスを印加することによってＰＮ接合を破壊することができる。このような破壊の発生は確率的であり、物理的乱雑さを伴うものと考えられる。接合破壊した素子は逆電圧に対して電流を流しやすくなり、たとえばメモリでは“１”に相当する。図２２では黒に相当する。反対に、接合破壊しなかった素子は逆電圧に対しては電流を流し難く、たとえばメモリでは“０”に相当する。図２２では白に相当する。この確率は、ＰＮ接合の詳細構造、電気的ストレスの強度、ストレス印加時間、ストレスパルス等の条件を調整することで、大雑把に調整することができる。この確率をおよそ５０％程度にすると、図２２のような白黒のランダムな市松模様が得られる。このランダムさは、いかなるアルゴリズムにもよらないものであることは自明である。この例では、前記電気的ストレスを印加するのに、Ｎ＋拡散層５０８０に相対的に正の高電圧を印加することが好ましい。たとえば、少なくとも一つのワード線５０３をグラウンドに落とし、基板（あるいは、ウェル）５００側の電極に正の高電圧を印加するか、基板（あるいは、ウェル）５００側の電極をグラウンドに落とし、少なくとも一つのワード線５０３に負の高電圧を印加する。こうしてＰＮ接合に高い逆電圧を印加することになる。拡散層濃度が高いことは、この逆電圧による接合破壊を起こしやすくする。こうして、接合破壊の確率を大雑把に調整することができる。
図５６は、本発明に関わる素子構造の一例を示すワード線方向の断面図である。この例では、高濃度拡散層５０８０をP＋型とし、前記ダイオード要素５０２（あるいは、５０２０）として、Ｎ＋拡散層５６２を採用している。こうして、上部がＮ＋拡散層５６２、下部がＰ＋拡散層５０８０のＰＮ接合ができる。チップの作成後、このＰＮ接合に電界ストレス、或いは、電流ストレス等の電気的ストレスを印加することによってＰＮ接合を破壊することができる。このような破壊の発生は確率的であり、物理的乱雑さを伴うものと考えられる。接合破壊した素子は逆電圧に対して電流を流しやすくなり、たとえばメモリでは“１”に相当する。図２２では黒に相当する。反対に、接合破壊しなかった素子は逆電圧に対しては電流を流し難く、たとえばメモリでは“０”に相当する。図２２では白に相当する。この確率は、ＰＮ接合の詳細構造、電気的ストレスの強度、ストレス印加時間、ストレスパルス等の条件を調整することで、大雑把に調整することができる。この確率をおよそ５０％程度にすると、図２２のような白黒のランダムな市松模様が得られる。このランダムさは、いかなるアルゴリズムにもよらないものであることは自明である。この例では、前記電気的ストレスを印加するのに、Ｎ＋拡散層５６２に相対的に正の高電圧を印加することが好ましい。たとえば、少なくとも一つのワード線５０３をグラウンドに落とし、基板（あるいは、ウェル）５００側の電極に負の高電圧を印加するか、基板（あるいは、ウェル）５００側の電極をグラウンドに落とし、少なくとも一つのワード線５０３に正の高電圧を印加する。こうしてＰＮ接合に高い逆電圧を印加することになる。拡散層濃度が高いことは、この逆電圧による接合破壊を起こしやすくする。こうして、接合破壊の確率を大雑把に調整することができる。
これらのダイオード要素は、上述したように、電界ストレス、或いは、電流ストレス等の電気的ストレスを印加することによって破壊することができる。このような破壊の発生は確率的であり、物理的乱雑さを伴うものである。破壊した素子は電流を流しやすくなり、たとえばメモリでは“１”に相当する。図２２では黒に相当する。反対に、破壊しなかった素子は印加電圧に対して電流を流し難く、たとえばメモリでは“０”に相当する。図２２では白に相当する。この確率は、ダイオード要素の詳細構造、電気的ストレスの強度、ストレス印加時間、ストレスパルス等の条件を調整することで、大雑把に調整することができる。また、メタルビア５４４は、上述したように、通常のメタル配線に比べ電流を流すことでエレクトロマイグレーションを起こしやすい。本実施形態では、ダイオード要素５０２（あるいは、５０２０）が破壊したセルでエレクトロマイグレーションが発生する可能性がある。ただし、この発生は確率的である。この確率は、通電量、通電時間、メタルビア５４４の開口径、長さ（絶縁膜５４３の厚さ）、導電材の材質、導電材を埋め込むときのガス圧、濃度、温度等を調整することで、大雑把に調整することができる。こうして、本実施形態では、メタルビア５４４の導電体のエレクトロマイグレーションと、ダイオード要素破壊の２種類の物理的ばらつき要因を採用しても、図２２のような物理的に乱雑なパターンを生成する。この場合、２種類の物理的乱雑さを合わせて白と黒を約５０％ずつにすることが望ましい。たとえば、二つの乱雑さモードの内どちらか一方が“０”なら“０”となる。
図５７は、メタルビア５４４の深さの物理的乱雑さを応用した例である。たとえば、ビア深さの狙い値を丁度電極５０１の表面からポリシリコン５４０の表面に一致させることにする。このとき、図４６で説明したように、アスペクト比や穴径のばらつきにより、ビア深さはばらつく。この深さばらつきは確率的であり、物理的乱雑さを伴うものと考えられる。ある素子はショートし、またある素子は接続している。たとえば、この図の例では、左から非ショート、ショート、・・・、非ショート、ショートである。ワード線とビット線で選択した素子のメタルビアがショートしていれば電流は流れず、反対に、ショートしていなければ電流が流れる。ここで、ビア深さのばらつきは、大量生産プロセスにおける製造上のばらつきなので、どのようなアルゴリズムとも関係が無い。したがって、物理的ばらつきとみなすことができる。また、必ずしも電気的なストレスを印加する必要がない。この乱雑さのモードは、ダイオード要素５０２（あるいは、５０２０）が破壊しているときに有効となる。また、ダイオード要素５０２０を使用した例が図１１０である。このように、ダイオード要素をビット線方向に切断しても良い。その場合の詳しい説明は、図５７とほぼ同様なので省略する。あるいはまた、図６５のポリシリコン５４９のように、ポリシリコンをビット線方向に延伸することもできる。この場合、ダイオード要素５０２が破壊しているかどうかに関わらず、ビア深さの製造上の物理的ばらつきを利用することが可能となる。
ダイオード要素が破壊している素子の集合を考えよう。まず、メタルビアがショートする割合が多すぎるとパターンのランダムさが低減される可能性がある。このような場合、ワード線５０３と基板（あるいは、ウェル）５００の間に高電圧を印加し、ショートしている素子の絶縁膜５４３に絶縁破壊を起こすことでショートの割合を低減し、パターンのランダムさを回復することが可能である。反対に、エレクトロマイグレーションを起こして、非ショート（電気的接続）状態からショート状態への遷移を起こすことも可能である。このように、絶縁破壊とエレクトロマイグレーションの割合は、電圧の印加することによって変化させることができる。しかしながら、絶縁破壊とエレクトロマイグレーションのどちらが優勢になるかを人為的に制御するのは難しい。そこで、“１”と“０”の割合を検査しながら、このようなストレスの印加を繰り返すことが望ましい。
図５８は、図５７と直交するワード線方向の断面図である。ワード線５０３が左右に走り、櫛歯状の先端となるアクティブエリア表面の高濃度拡散層５０８０の上にダイオード要素５０２、ポリシリコン５４０、絶縁膜５４３、電極５０１が積層している。櫛歯と櫛歯の間は層間絶縁膜で埋められ、Shallow−Trench−Isolation（STI）５０６を形成している。電極５０１とポリシリコン５４０は、導電体を埋め込んだメタルビア５４４で接続されている。このメタルビアは、前述したように、大量生産プロセスにおける製造上のばらつきによって、あるものはショートし、あるものは接続している。この図の例では、左から、非ショート、・・・、ショート、非ショート・・・、・・・となっている。ダイオード要素５０２は、図５４のように、絶縁膜５６０のときもあれば、図５５のように、Ｐ＋拡散層５６１のときもあれば、図５６のように、Ｎ＋拡散層５６２のときもある。
これらのダイオード要素は、上述したように、電界ストレス、或いは、電流ストレス等の電気的ストレスを印加することによって破壊することができる。このような破壊の発生は確率的であり、物理的乱雑さを伴うものと考えられる。破壊した素子は電流を流しやすくなり、たとえばメモリでは“１”に相当する。図２２では黒に相当する。反対に、破壊しなかった素子は印加電圧に対して電流を流し難く、たとえばメモリでは“０”に相当する。図２２では白に相当する。この確率は、ダイオード要素の詳細構造、電気的ストレスの強度、ストレス印加時間、ストレスパルス等の条件を調整することで、大雑把に調整することができる。また、メタルビア５４４は、上述したように、通常のメタル配線に比べ電流を流すことでエレクトロマイグレーションを起こしやすい。本実施形態では、ダイオード要素５０２が破壊したセルでエレクトロマイグレーションが発生する可能性がある。このエレクトロマイグレーションの発生は確率的であり、物理的乱雑さを伴うものである。エレクトロマイグレーションを起した素子は電流を流し難くなり、たとえばメモリでは“０”に相当する。図２２では白に相当する。反対に、エレクトロマイグレーションを起さなかった素子は電流を流し易く、たとえばメモリでは“１”に相当する。図２２では黒に相当する。この確率は、通電量、通電時間、メタルビア５４４の開口径、長さ（絶縁膜５４３の厚さ）、導電材の材質、導電材を埋め込むときのガス圧、濃度、温度等を調整することで、大雑把に調整することができる。こうして、本実施形態では、メタルビア５４４のショートと、メタルビア５４４のエレクトロマイグレーションと、ダイオード要素破壊の３種類の物理的ばらつき要因を採用し、図２２のような物理的に乱雑なパターンを生成する。たとえば、3つの乱雑さのモードの内、一つでも“０”なら“０”である。この場合、３種類の物理的乱雑さを合わせて白と黒を約５０％ずつにすることが望ましい。
図５９は、ダイオード要素５０２を絶縁膜５６３とし、ビア深さの狙い値を電極５０１の表面から高濃度拡散層５０８０の表面までとした場合の一例である。上述したように、大量生産プロセスにおける製造ばらつきにより、ビア深さはばらつく。この深さばらつきは確率的であり、物理的乱雑さと考えられる。ある素子は電極５０１、ポリシリコン５４０、及び高濃度拡散層５０８０を接続し、またある素子は、ビア深さがショートし、たとえば、ポリシリコン５４０と高濃度拡散層５０８０が導通しない。図６０は、ワード線５０３方向に素子が並んだ断面図の一例である。この例では、左から、非ショート、・・・、ショート、非ショート・・・、・・・となっている。図６１は、ビット線方向に素子を並べた断面図の一例である。この例では、左から非ショート、ショート、・・・、非ショート、ショートとなっている。こうして、図２２のように、白黒の物理的にランダムなパターンが得られる。この実施形態の場合、ショートの割合が多すぎるとパターンのランダムさが低減される可能性がある。このような場合、ワード線５０３と基板（あるいは、ウェル）５００の間に高電圧を印加し、ショートしている素子に絶縁破壊を起こすことでショートの割合を低減し、パターンのランダムさを回復することが可能である。反対に、非ショートの割合が大き過ぎるときは、電気的ストレスを印加してエレクトロマイグレーションを起して非ショートの割合を低減する。しかしながら、絶縁破壊とエレクトロマイグレーションのどちらが優勢になるかを人為的に制御するのは難しい。そこで、非ショートが優勢の場合、非ショートの素子のみ選択してストレスを印加する。反対に、ショートが優勢の場合、ショートの素子のみ選択してストレスを印加する。こうして、非ショートとショートの割合を検査しながら、このようなストレス印加を繰り返すことが望ましい。
図６２は、ビット線方向に延伸したポリシリコン５４９を採用したものである。一例として、ポリシリコン５４９は、Ｎ型に高濃度にドープしており、Ｎ＋ポリシリコンとなっている。Ｎ＋ポリシリコン５４９は、ワード線方向には切断されている。図６３は、ビット線９０２に垂直な断面図の一例である。電極５０１とポリシリコン５４９の間には絶縁膜５４３があり、上述のダイオード要素（たとえば５０２）の代わりに用いることができる。たとえば、チップの作成後、この絶縁膜に電界ストレス、或いは、電流ストレス等の電気的ストレスを印加することによって絶縁膜を破壊することができる。このような破壊の発生は確率的であり、物理的乱雑さを伴うものと考えられる。絶縁破壊した素子は電流を流しやすくなり、たとえばメモリでは“１”に相当する。図２２では黒に相当する。反対に、絶縁破壊しなかった素子は印加電圧に対して電流を流し難く、たとえばメモリでは“０”に相当する。図２２では白に相当する。この確率は、絶縁膜５４３の膜質、膜厚、電気的ストレスの強度、ストレス印加時間、ストレスパルス等の条件を調整することで、大雑把に調整することができる。この確率をおよそ５０％程度にすると、図２２のような白黒のランダムな市松模様が得られる。このランダムさは、いかなるアルゴリズムにもよらないものであることは自明である。このような電気的ストレスを印加するには、たとえば、ビット線コンタクト５０４をグラウンドに落とし、少なくとも一つのワード線に正、もしくは、負の高電圧を印加する。あるいは、少なくとも一つのワード線をグラウンドに落とし、ビット線コンタクト５０４に正、もしくは、負の高電圧を印加する。
図４１のポリシリコン５４０は、ビット線９０２の方向に切断されているが、これを切断しなくても本発明の効果は得られる。たとえば、図６４では、ポリシリコン５４０の代わりに、ビット線９０２の方向に伸びたポリシリコン５４９を採用している。一例として、ポリシリコン５４９は、Ｎ型に高濃度にドープしており、Ｎ＋ポリシリコンとなっている。Ｎ＋ポリシリコン５４９は、ワード線５０３の方向には切断されており、ビット線９０２に垂直な断面図は、図４２と同じである。この例では、メタルビア５４４がＮ＋ポリシリコン５４９まで届いている。このため、電流を流すことでエレクトロマイグレーションを起こしやすい。しかしながら、このエレクトロマイグレーションの発生は確率的であり、物理的に乱雑さを伴うと考えられる。エレクトロマイグレーションを起した素子は電流を流し難くなり、たとえばメモリでは“０”に相当する。図２２では白に相当する。反対に、エレクトロマイグレーションを起さなかった素子は電流を流し易く、たとえばメモリでは“１”に相当する。図２２では黒に相当する。この確率は、通電量、通電時間、メタルビア５４４の開口径、長さ（絶縁膜５４３の厚さ）、導電材の材質、導電材を埋め込むときのガス圧、濃度、温度等を調整することで、大雑把に調整することができる。この確率をおよそ５０％程度にすると、図２２のような白黒のランダムな市松模様が得られる。このランダムさは、いかなるアルゴリズムにもよらないものであることは自明である。エレクトロマイグレーションを起こすためには、たとえば、少なくとも一つのワード線５０３と少なくとも一つのビット線９０２の間に高電圧を印加し、一定時間電流を流し続けることが望ましい。あるいは、その操作を繰り返すことが望ましい。
図６５は、このビアの深さの物理的乱雑さを応用した例である。たとえば、ビア深さの狙い値を丁度電極５０１の表面からポリシリコン５４９の表面に一致させることにする。このとき、アスペクト比や穴径のばらつきにより、ビア深さはばらつく。このばらつきは確率的であり、物理的乱雑さを伴うものと考えられる。ある素子はショートし、またある素子は接続する。たとえば、この図の例では、左から非ショート、ショート、・・・、非ショート、ショートである。ワード線とビット線で選択した素子のメタルビア５４４がショートしていれば電流は流れ難く、たとえばメモリセルに対応させると“０”状態となる。反対に、ショートしていなければ電流が流れ易く、たとえばメモリに対応させると“１”状態となる。図２２と同様に、“０”を白、“１”を黒とみなすと、ランダムな白黒のパターンが生成される。ここで、ビア深さのばらつきは、大量生産プロセスにおける製造上のばらつきなので、どのようなアルゴリズムとも関係が無い。したがって、物理的ばらつきとみなすことができる。また、この実施形態では、必ずしも電気的なストレスを印加する必要がない。図６５と直交するワード線方向の断面図は、図１１３に同じである。
ショートしている素子に電気的ストレスを印加すると、そこで絶縁膜５４３が破壊し、非ショート状態に遷移することがある。反対に、非ショート（電気的接続）の素子に電気的ストレスを印加すると、そこでエレクトロマイグレーションが起こり、ショート状態に遷移することがある。こうして、白と黒の割合が所望の値に近づくまで、電気的ストレスを繰り返すことも可能である。しかしながら、絶縁破壊とエレクトロマイグレーションのどちらが優勢かを人為的に制御することは難しい。そこで、データ“１”が優勢の場合、“１”の素子のみ選択してストレスを印加する。反対に、データ“０”が優勢の場合、“０”の素子のみ選択してストレスを印加する。こうして、“１”と“０”の割合を検査しながら、このようなストレスの印加を繰り返すことが望ましい。
図６６は、ビット線方向に延伸したポリシリコン５４９を採用したものである。一例として、ポリシリコン５４９は、Ｎ型に高濃度にドープしており、Ｎ＋ポリシリコンとなっている。Ｎ＋ポリシリコン５４９は、ワード線方向には切断されている。図６７は、ビット線９０２に垂直な断面図の一例である。電極５０１とＮ＋ポリシリコン５４９の間には絶縁膜５４３があり、上述のダイオード要素の代わりに用いることができる。たとえば、チップの作成後、この絶縁膜に電界ストレス、或いは、電流ストレス等の電気的ストレスを印加することによって絶縁膜を破壊することができる。このような破壊の発生は確率的であり、物理的乱雑さを伴うものと考えられる。絶縁破壊した素子は電流を流しやすくなり、たとえばメモリでは“１”に相当する。図２２では黒に相当する。反対に、絶縁破壊しなかった素子は印加電圧に対して電流を流し難く、たとえばメモリでは“０”に相当する。図２２では白に相当する。この確率は、絶縁膜５４３の膜質、膜厚、電気的ストレスの強度、ストレス印加時間、ストレスパルス等の条件を調整することで、大雑把に調整することができる。この確率をおよそ５０％程度にすると、図２２のような白黒のランダムな市松模様が得られる。このランダムさは、いかなるアルゴリズムにもよらないものであることは自明である。このような電気的ストレスを印加するには、たとえば、少なくとも一つのビット線９０２をグラウンドに落とし、少なくとも一つのワード線に正、もしくは、負の高電圧を印加する。あるいは、少なくとも一つのワード線をグラウンドに落とし、少なくとも一つのビット線９０２に正、もしくは、負の高電圧を印加する。
図５２のポリシリコン５４０は、ワード線５０３方向に切断されているが、これを切断しなくても本発明の効果は得られる。たとえば、図６８では、ポリシリコン５４０の代わりに、ビット線９０２の方向に伸びたポリシリコン５４９を採用している。一例として、ポリシリコン５４９は、Ｎ型に高濃度にドープしており、Ｎ＋ポリシリコンとなっている。Ｎ＋ポリシリコン５４９は、ワード線５０３の方向には切断されており、ビット線９０２に垂直な断面図は、図５３と同じである。この例では、メタルビア５４４がＮ＋ポリシリコン５４９まで届いている。このため、電流を流すことでエレクトロマイグレーションを起こしやすくなる。エレクトロマイグレーションの発生は確率的であり、物理的乱雑さを伴うものである。エレクトロマイグレーションを起した素子は電流を流し難くなり、たとえばメモリでは“０”に相当する。図２２では白に相当する。反対に、エレクトロマイグレーションを起さなかった素子は電流を流し易く、たとえばメモリでは“１”に相当する。図２２では黒に相当する。この確率は、通電量、通電時間、メタルビア５４４の開口径、長さ（絶縁膜５４３の厚さ）、導電材の材質、導電材を埋め込むときのガス圧、濃度、温度等を調整することで、大雑把に調整することができる。この確率をおよそ５０％程度にすると、図２２のような白黒のランダムな市松模様が得られる。このランダムさは、いかなるアルゴリズムにもよらないものであることは自明である。エレクトロマイグレーションを起こすためには、たとえば、少なくとも一つのワード線５０３と少なくとも一つのビット線９０２の間に高電圧を印加し、一定時間電流を流し続けることが望ましい。
図６９は、メタルビア５４４の深さの物理的乱雑さを応用した一例である。たとえば、ビア深さの狙い値を丁度電極５０１の表面からＮ＋ポリシリコン５４９の表面に一致させることにする。このとき、アスペクト比や穴径のばらつきにより、ビア深さはばらつく。あるものはショートし、またあるものは接続している。たとえば、この図の例では、左から非ショート、ショート、・・・、非ショート、ショートである。ワード線とビット線で選択した素子のメタルビア５４４がショートしていれば電流は流れ難く、たとえばメモリセルの“０”に対応する状態となる。反対に、ショートしていなければ電流が流れ易く、たとえばメモリの“１”に対応する状態となる。図２２と同様に、“０”を白、“１”を黒とみなすと、ランダムな白黒のパターンが生成される。ここで、ビア深さのばらつきは、大量生産プロセスにおける製造上のばらつきなので、どのようなアルゴリズムとも関係が無い。したがって、物理的ばらつきとみなすことができる。また、必ずしも電気的なストレスを印加する必要がない。ビット線９０２に垂直な断面図は、図５８に同じである。こうして、本実施形態では、メタルビア５４４の深さの製造ばらつきの物理的乱雑さを用いて、図２２のようなランダムなパターンを生成することが可能となる。この場合白と黒を約５０％ずつにすることが望ましい。また、ショートしている素子に電気的ストレスを印加すると、そこで絶縁膜５４３が破壊し、非ショート状態に遷移することがあり、反対に、非ショートの素子に電気的ストレスを印加すると、そこでエレクトロマイグレーションが起こり、ショート状態に遷移することがある。こうして、白と黒の割合が所望の値に近づくまで、電気的ストレスを繰り返すことも可能である。しかしながら、絶縁破壊とエレクトロマイグレーションのどちらが優勢になるかを人為的に制御するのは難しい。そこで、データ“１”が優勢であれば、“１”の素子のみ選択してストレスを印加する。反対に、データ“０”が優勢であれば、“０”の素子のみ選択してストレスを印加する。こうして、“１”と“０”の割合を検査しながら、このようなストレスの印加を繰り返すことが望ましい。
図７０では、ワード線５０３とビット線９０２の交差するところにダイオード要素５０２１を配置している。このような構造は、絶縁膜の上に連続するメタル層を作成する工程で形成できる。一例として、ダマシン工程があげられる。ワード線とビット線の間に高電圧を印加することで、選択された交差点のダイオード要素に直接電圧ストレスを加えることが可能である。あるいは、ワード線とビット線の間に所定の電流を流すことで、選択された交差点のダイオード要素に直接電流ストレスを加えることが可能となる。こうして、ダイオード破壊（絶縁膜破壊もしくはＰＮ接合破壊）を引き起こす。このような破壊の発生は確率的であり、物理的乱雑さを伴うものと考えられる。ダイオード破壊した素子は電流を流しやすくなり、たとえばメモリでは“１”に相当する。図２２では黒に相当する。反対に、破壊しなかった素子は印加電圧に対して電流を流し難く、たとえばメモリでは“０”に相当する。図２２では白に相当する。電気的ストレス条件やダイオードの詳細な条件（物性、構造、サイズ等）を調整することによって、この確率を大雑把に調整することが可能となる。この確率をおよそ５０％程度にすると、図２２のような白黒のランダムな市松模様が得られる。
図７１は、ダイオード要素として、絶縁膜９１０を採用した一例である。この場合、絶縁破壊を物理的乱雑さの要因として採用する。
図７２は、ダイオード要素として、Ｐ＋半導体層９２０とＮ＋半導体層９２１からなるＰＮ接合を採用した一例である。この場合、接合破壊を物理的乱雑さの要因として採用する。もちろん、Ｐ＋拡散層９２０とＮ＋拡散層９２１を入れ替えても同様である。図面は自明なので省略する。
図７３は、ダイオード要素の代わりに、ワード線５０３とビット線９０２の交差する間を絶縁膜９３１で埋める。この絶縁膜に細い縦穴を空け、そこを導電材で埋めなおし、導電体細線９３０を作成する。この導電体細線９３０は、図３５および図４０のメタルビアと同様に、通常のメタル配線よりエレクトロマイグレーションを起こしやすい性質を持っている。エレクトロマイグレーションを起こすには、ワード線とビット線の間に所定の電流を一定時間流すことになる。しかしながら、エレクトロマイグレーションの発生は、確率的であり、この性質を物理的乱雑さとして採用する。
このように、図２３−図２９の、ワード線５０３とビット線９０２の交差するところにおのおの配置する認証素子９７７の一例は、図７４のような構造をしている。下部導電体９９２と上部導電体９９０がダイオード要素５０２１を挟み、上部導電体９９０は上部電極９９４に接続し、下部導電体９９２は下部電極９９３に接続する。一例として、下部電極９９３を基板電極としてアースし、上部電極９９４は、図９３のように、二つの制御ゲートを挟んでゲート電極９９５に接続している。第一の制御ゲート９９６はワード線５０３に接続し、第二の制御ゲート９９７はビット線９０２に接続している。また別の例では、基板表面は特殊に加工した構造によって電荷を運ぶ通路を電気的もしくは構造的に確保し、ビット線コンタクトに接続することが可能である。たとえば、図３０−３４、及び、図１０５のアクティブエリア５０５、あるいは、図３６−３９、及び図１０６の高濃度拡散層５０８０等によって、基板表面の電荷を運ぶ通路が、電気的・構造的にビット線コンタクト５０４まで確保される。あるいは、図６２、図６３、図６６、および、図６７では、Ｎ＋ポリシリコン５４９がビット線コンタクト５０４まで電荷を運ぶ輸送路となる。そこからビット線９０２に接続する。このとき、基板（あるいは、ウェル）５００は通常アースし、上部電極はワード線５０３に接続するものとする。また、上部電極９９４と上部導電体９９０の間の、少なくとも一部をメタルビアで連結することも可能である。たとえば、図４１−４５、図５２−５６、及び、図１０７がその例である。また、下部導電体９９２を半導体基板５００（あるいは、ウェル）とみなし、上部導電体９９０を電極５０１とみなせば、図３０−３４、図３６−３９、図１０５、及び、図１０６に図示されるような素子構造を代表している。
図２３−図２９の、ワード線５０３とビット線９０２の交差するところにおのおの配置する認証素子９７７の別の一例は、図７５のような構造をしている。下部導電体９９２と上部導電体９９０がダイオード要素５０２１を挟み、上部導電体９９０は上部電極９９４に接続し、下部導電体９９２は下部電極９９３に接続している。下部導電体９９２は絶縁膜を挟んで基板（あるいは、ウェル）５００より上部にある。下部導電体９９２をＮ＋ポリコン５４９とみなし、上部導電体９９０を電極５０１とみなせば、たとえば、図６２、図６３、図６６、図６７に図示されるような素子構造を代表している。一例として、下部電極９９３をアースすれば、上部電極９９４は、図９３のように、二つの制御ゲートを挟んでゲート電極９９５に接続する。第一の制御ゲート９９６はワード線５０３に接続し、第二の制御ゲート９９７はビット線９０２に接続している。また、別の一例では、上部電極９９４はワード線５０３に接続し、下部電極９９３はビット線９０２に接続する。また、図７０−７２に図示されるような素子構造も、ダマシンを使えば図７５で代表される。
図２３−図２９の、ワード線５０３とビット線９０２の交差するところにおのおの配置する認証素子９７７の別の一例は、図７６のような構造をしている。下部導電体９９２と上部導電体９９０の間に絶縁膜９７５に包まれた導電体接合部９７０を有し、上部導電体９９０は上部電極９９４に接続し、下部導電体９９２は下部電極９９３に接続する。一例として、下部電極９９３を基板電極としてアースし、上部電極９９４は、図９３のように、二つの制御ゲートを挟んでゲート電極９９５に接続している。第一の制御ゲート９９６はワード線５０３に接続し、第二の制御ゲート９９７はビット線９０２に接続している。また別の例では、基板表面は特殊に加工した構造によって電荷を運ぶ通路を電気的もしくは構造的に確保し、ビット線コンタクトに接続することが可能である。たとえば、図３５及び図４９のアクティブエリア５０５、あるいは、図４０及び図５９の高濃度拡散層５０８０等によって、基板表面の電荷を運ぶ通路が、電気的・構造的にビット線コンタクト５０４まで確保される。たとえば、図６４及び図６８のＮ＋ポリシリコン５４９がビット線コンタクト５０４までの電荷の輸送路となることも可能である。そこからビット線９０２に接続する。このとき、基板（あるいは、ウェル）５００は通常アースとし、上部電極はワード線５０３に接続するものとする。
図２３−図２９の、ワード線５０３とビット線９０２の交差するところにおのおの配置する認証素子９７７の別の一例は、図７７のような構造をしている。下部導電体９９２と上部導電体９９０の間に絶縁膜９７５に包まれた導電体接合部９７０を有し、上部導電体９９０は上部電極９９４に接続し、下部導電体９９２は下部電極９９３に接続している。下部導電体９９２は絶縁膜を挟んで基板（あるいは、ウェル）５００より上部にあり、導電体接合部９７０を導電材を埋め込んだメタルビア５４４、あるいは、導電体細線９３０で実現するとみなせば、たとえば、図６４、図６８、図７３に図示されるような構造を代表している。ここでは、図６４及び図６８のＮ＋ポリシリコン５４９がビット線コンタクト５０４までの電荷の輸送路となり、そこからビット線９０２に接続する。このとき、基板（あるいは、ウェル）５００は通常アースとし、上部電極はワード線５０３に接続するものとする。また、別の一例として、下部電極９９３はアースし、上部電極９９４は、図９３のように、二つの制御ゲートを挟んでゲート電極９９５に接続している。第一の制御ゲート９９６はワード線５０３に接続し、第二の制御ゲート９９７はビット線９０２に接続している。
図２３−図２９の、ワード線５０３とビット線９０２の交差するところにおのおの配置する認証素子９７７の別の一例は、たとえば、図７８に図示されるような構造をしている。二つの導電体、右導電体９５０と左導電体９５２が、絶縁膜９６５を挟んで基板（あるいは、ウェル）５００の上部にあり、基板表面に平行するように並んでいる。ダイオード要素５０２１が両導電体の間に入り、右導電体９５０は右電極９５４に接続し、左導電体９５２は左電極９５５に接続している。一例として、右電極９５４はワード線５０３に接続し、左電極はビット線９０２に接続する。また別の一例では、左電極９５５をアースし、右電極９５４は、図９４のように、二つの制御ゲートを挟んでゲート電極９９５に接続している。この場合、たとえば、第一の制御ゲート９９６はワード線５０３に接続し、第二の制御ゲート９９７はビット線９０２に接続している。
図２３−図２９の、ワード線５０３とビット線の交差するところにおのおの配置する認証素子９７７の別の一例は、たとえば、図７９に図示されるような構造をしている。二つの導電体、右導電体９５０と左導電体９５２が、絶縁膜９６５を挟んで基板（あるいは、ウェル）５００の上部にあり、基板表面に平行するように並んでいる。導電体接合部９７０が両導電体の間に入り、右導電体９５０と左導電体９５２を架橋し、右導電体９５０は右電極９５４に接続し、左導電体９５２は左電極９５５に接続している。導電体接合部９７０は、ダマシン工程で作成した金属配線をリソグラフィで短く切り取ったものや、カーボンナノチューブなどの新材料などで実現できる。一例として、右電極９５４はワード線５０３に接続し、左電極はビット線９０２に接続する。また別の一例では、左電極９５５をアースし、右電極９５４は、図９４のように、二つの制御ゲートを挟んでゲート電極９９５に接続している。この場合、たとえば、第一の制御ゲート９９６はワード線５０３に接続し、第二の制御ゲート９９７はビット線９０２に接続している。
図８０は、図７４から図７９の認証素子９７７の素子アレイと、配線引き回しを含む周辺装置のレイアウトの一例を示す図である。ワード線５０３は行デコーダー９７２に接続し、ビット線９０２は列デコーダー９７３に接続する。外部入出力制御回路９８０が、列デコーダー９７３の関わる入出力を制御し、入出力ピン９７１から外部に入出力する。この例は、ビット線を用いてパスコード（Ｐ、Ｓ、Ｔ、…）を入力する図２７−図２９の例に対応している。もちろん、外部入出力制御回路９８０が行デコーダー９７２の関わる入出力を制御する場合、ワード線を用いてパスコード（Ｐ、Ｓ、Ｔ、…）を入力する図２４−図２６の例を実現することも可能である。
図７４から図７９の素子構造に共通な特徴は、それぞれワード線５０３とビット線９０２によって選択される少なくとも一つの素子が、ダイオード要素５０２、あるいは、導電体接合部９７０を、少なくとも構成要素の一つとすることである。図７４、図７５、及び図７８が、ダイオード要素５０２の場合に相当し、図７６、図７７、及び図７９が、導電体接合部９７０の場合に相当する。
ダイオード要素５０２は、たとえば図３２に示したように、絶縁膜５２０を用いたものや、たとえば図３３および図３４のように、高濃度ＰＮ接合をもちいたものがある。その他、ショットキー接合などもダイオード要素として採用可能である。さらに、ショットキー接合を用いる場合の一例を図１１１で説明する。一例として、図３２の絶縁膜５２０をメタル層５１１に置き換えれば、下地のアクティブエリアとメタル層５１１の界面にショットキー接合が形成される。
それぞれワード線５０３とビット線９０２とに接続する導電体がダイオード要素５０２からなる認証素子９７７を用いる場合（図７４、図７５、及び図７８）、ダイオード要素５０２が絶縁膜ならば、ダイオード要素５０２に強い電気的ストレスを印加することによって確率的に絶縁膜が破壊される。絶縁破壊されたかどうかは、ダイオード要素５０２に読み出し電圧を印加して判定する。絶縁破壊された素子では、読み出し電圧が低くてもダイオード要素５０２を電流が流れやすくなり、例えばメモリの“１”に相当する。絶縁破壊されなかった素子では、読み出し電圧を印加しても電流が流れずらく、例えばメモリの“０”に相当する。
それぞれワード線５０３とビット線９０２とに接続する導電体がダイオード要素５０２からなる認証素子９７７を用いる場合（図７４、図７５、及び図７８）、ダイオード要素５０２がＰＮ接合、あるいは、ショットキー接合ならば、ダイオード要素５０２に強い電気的ストレスを印加することによって確率的に接合破壊される。接合破壊されたかどうかは、ダイオード要素５０２に逆方向の読み出し電圧を印加して判定する。接合破壊された素子では、ダイオード要素５０２に逆方向の読み出し電圧を印加すると電流が流れやすくなり、たとえばメモリの“１”に相当する。接合破壊されなかった素子では、逆方向の読み出し電圧を印加しても電流が流れづらく、たとえばメモリの“０”に相当する。
上述のように、ダイオード要素５０２がＰＮ接合やショットキー接合ならば、読み出し電圧は逆方向である。一方、ダイオード要素５０２が絶縁膜の場合、読み出し電圧の方向は正方向逆方向を区別しなくてよい。この点に留意しながら、ダイオード要素破壊の判定方法を、以下図面を用いて説明する。ここの説明では、ダイオード要素５０２を挟む二つの電極に印加する読み出し電圧の絶対値を用いて説明する。すなわち、ＰＮ接合やショットキー接合の場合、この絶対値は逆方向電圧の絶対値のことを意味する。また、読み出し電圧を印加したときにダイオード要素５０２を流れる電流も絶対値とする。
図８１は、ダイオード破壊判定のために用いる電流電圧特性である。横軸は、読み出しのためにダイオード要素５０２に印加される読み出し電圧の絶対値であり、縦軸は、その読み出し電圧に応じてダイオード要素５０２を通して流れる電流の絶対値である。破壊された素子では、低い電圧にもかかわらず非常に大きな電流が流れる。一方、破壊されなかった素子では、高い電圧においてもほとんど電流が流れない。この差を見極める方法として、破壊判定電圧９３２における破壊判定電流値９３３と非破壊判定電流値９３４を設定する。すなわち、絶対値が破壊判定電圧９３２に一致する読み出し電圧をダイオード要素５０２に印加したときにダイオード要素５０２に流れる電流の絶対値が、破壊判定電流値９３３より高ければ、破壊していると判定し、非破壊判定電流値９３４より低ければ破壊していないと判定する。
図８１の判定方法には、破壊判定電流値９３３と非破壊判定電流値９３４の間に一定のギャップがある。このため、読み出し電流の絶対値がこのギャップ内にある素子は、破壊したとも非破壊であるとも判定されない。このような素子は、メモリに相当すると“０”でも“１”でもないため、“Ｘ”と表記することにする。このとき、２進表記した素子のセルアレイ上のアドレス（番地）と、対応する素子のデータの一例を示したのが図８２である。一例として、左から、“１”、“１”、“０”、“１”、“Ｘ”、“０”、“０”、“１”、…、“０”となっている。このように、五番目の認証素子のデータが“Ｘ”になっている。
それぞれワード線５０３とビット線９０２とに接続する導電体接合部９７０からなる認証素子９７７を用いる場合（図７６、図７７、及び図７９）、導電体接合部９７０に電気的ストレスを印加することによって確率的に導電体接合部９７０が破壊される。導電体が破壊されたかどうかは、導電体接合部９７０に読み出し電圧を印加して判定する。導電体が破壊された素子では、読み出し電圧を印加しても電流が流れづらく、たとえばメモリの“０”に相当する。導電体が破壊されなかった素子では、読み出し電圧が低くてもダイオード要素５０２を電流が流れやすくなり、たとえばメモリの“１”に相当する。このような導電体破壊は、エレクトロマイグレーションによって引き起こされる。すなわち、エレクトロマイグレーションは確率的に発生し、発生した素子はメモリの“０”に相当し、発生しなかった素子はメモリの“１”に相当する。
図８３は、エレクトロマイグレーションの発生判定のために用いる電流電圧特性である。横軸は、読み出しのために導電体接合部９７０に印加される読み出し電圧の絶対値であり、縦軸は、その読み出し電圧に応じて導電体接合部９７０を通して流れる電流の絶対値である。エレクトロマイグレーションが発生しなかった素子では、低い電圧にもかかわらず非常に大きな電流が流れる。一方、エレクトロマイグレーションが発生した素子では、高い電圧においてもほとんど電流が流れない。この差を見極める方法として、発生判定電圧９４２における非発生判定電流値９４３と発生判定電流値９４４を設定する。すなわち、絶対値が発生判定電圧９４２に一致する読み出し電圧を導電体接合部９７０に印加したときに導電体接合部９７０を通して流れる電流の絶対値が、非発生判定電流値９４３より高ければ、エレクトロマイグレーションは発生していないと判定し、発生判定電流値９４４より低ければエレクトロマイグレーションが発生していると判定する。
図８３の判定方法には、非発生判定電流値９４３と発生判定電流値９４４の間に一定のギャップがある。このため、読み出し電流の絶対値がこのギャップ内にある素子は、エレクトロマイグレーションが発生したとも発生しなかったとも判定されない。このような素子は、メモリに相当すると“０”でも“１”でもないため、“Ｘ”と表記することにする。このとき、素子のセルアレイ上のアドレス（番地）と、対応する素子のデータの一例を示すと、二つの導電体がダイオード要素５０２を挟み込んでいる場合と同様に、図８２のようになる。一例として、左から、“１”、“１”、“０”、“１”、“Ｘ”、“０”、“０”、“１”、…、“０”となっている。このように、五番目の素子のデータが“Ｘ”になっている。
こうして、図７４から図７９に相当する、複数の認証素子９７７からなる素子アレイにおいて、図８２のように、アドレスとデータの組み合わせが得られる。
実際に、図７４から図７９に相当する素子のデータを読み出すには、まず、読み出す素子のアドレスを選択しなければならない。アドレスを選択するには、図８０に示すように、行デコーダー９７２で素子列を選択し、列デコーダー９７３で素子行を選択する。この素子行と素子列の組み合わせがアドレスである。図８２の例では、このアドレスを２進法で表記している。こうして選択されたアドレスに対応する素子が接続するワード線５０３とビット線９０２の間に、図８１および図８３で説明したような方法で読み出し電圧を印加し、対応するアドレスのデータ（“１”あるいは“０”）を読み出す。読み出し後、選択する素子のアドレスを変更し、図８０に示す素子アレイ中の全ての素子のデータが読み出されるまでこの作業を繰り返す。
次に、図８２のような“０”と“１”の列とそれぞれに対応するアドレスの組み合わせを市松状にプロットしたものが図２２の白黒のパターンになると予想される。ここで、“０”は白に変換され、“１”は黒に変換されるものとする。しかしながら、図８２のように、“０”でも“１”でもない“Ｘ”が存在すると、図２２のような白黒の市松状のパターンを生成することはできない。そこで、市松状にプロットする前に、“Ｘ”に対応する素子をプロットから排除しなければならない。
たとえば、図８４の示すように、“Ｘ”に対応する素子のアドレス（たとえば、２進法表記で１００）をバッファに保存する。各アドレスに対応する素子のデータをバッファーの記録と比較し、対応するアドレスがバッファー内に存在したら読まないというような作業を行う。この作業によって、“Ｘ”に対応する素子のデータは、たとえば、図２２のような市松状のプロットには反映されず、“０”と“１”のみからなるデータとアドレスの組み合わせのみが生成する。こうして、図２２のように、白黒の市松状のパターンが得られる。
一方、図７４から図７９に相当する認証素子９７７に強い電気的ストレスを印加するには、たとえば、図８０に示すように、行デコーダー９７２と列デコーダー９７３で、ストレスを印加する素子を少なくとも一つ選択し、対応するワード線５０３と、同じく対応するビット線９０２の間にそれぞれ高い電圧パルスを印加すればよい。あるいは、図７４−図７９、図９３、及び、図９４のように、上部電極９９４と下部電極９９３、左電極９５５と右電極９５４、あるいは、ゲート電極９９５と上部電極９９４または右電極９５４の間に高い電圧パルスを印加する一方、ワード線５０３とビット線９０２でパルスを印加する素子を選択する。
ところで、上述した絶縁膜や接合の破壊現象には、一般に、ソフト破壊とハード破壊の二つのモードがある。ソフト破壊モードは、しばしばハード破壊の前段階として現れ、読み出し電圧に対する電流がハード破壊時より低く、非破壊の時より高い。また、ソフト破壊モードでは、電圧を繰り返し印加する間に非破壊状態に戻ったりハード破壊モードに遷移することもあり状態が不安定であるが、一度ハード破壊モードに陥ると、非破壊状態に戻ることもなければソフト破壊モードに遷移するることもない。本発明においては、より安定した破壊モードであるハード破壊モードをメモリの“１”とみなし、ソフト破壊モードを“Ｘ”とする。破壊判定電流値と非破壊判定電流値の間のギャップは、ソフト破壊モードに“Ｘ”をラベルするためのものである。こうして、上述した方法によって、“Ｘ”のソフト破壊した素子のデータを取り除くことによって、図２２の市松状の白黒パターンは、繰り返し電圧を印加しても変化しずらくなり、パターンの再現性を獲得する。
一般に、電気的ストレスによってソフト破壊状態からハード破壊状態に遷移する場合と、非破壊状態からソフト破壊状態に遷移する場合と、どちらかを人為的に優勢にするような制御はほぼ不可能である。したがって、電気的ストレスを繰り返すうちに“Ｘ”とラベルされたソフト破壊状態の割合が所定の値以下になることもあれば、それ以上になることもある。しかしながら、ソフト破壊状態の素子の数が一定以上に多いと、データ数の減少によりパターンの乱雑さが不足する。そこで、素子に電気的ストレスを印加するための電圧パルスを繰り返す方法が必要になる。一例として、第一破壊パルス電圧を印加した後、図８１及び図８３で説明した方法で破壊検査を実施する。このとき、“Ｘ”の割合が一定値より高ければ、続いて、第二破壊パルス電圧を印加し、再び図８１及び図８３の方法で破壊検査を行う。まだ“Ｘ”の割合が多ければ、第三パルス電圧を印加し、図８１及び図８３の方法で破壊検査を行う。この作業を、“Ｘ”の割合が所定の値以下になるまで繰り返す。この作業の繰り返し回数の上限値もあらかじめ設定する必要がある。作業の繰り返し上限に到達しても“Ｘ”の割合が所定の値以下にならない場合、そのチップ認証装置は検査不合格となる。検査に合格した場合、上述したように“Ｘ”とラベルされた素子のアドレスをバッファに記録し、対応する素子のデータを取り除く。ただし、素子の数が十分多ければ、多少ソフト破壊の割合が多くとも、十分に大きな物理的乱雑さを確保することが可能である。この場合、“Ｘ”の割合を検査するこの作業は省くことができる。
物理的乱雑さを最大限にするには、“０”と“１”の割合がおおよそ５０％ずつになることが望ましい。ソフト破壊モード“Ｘ”とラベルされた素子は、パルス電圧印加を繰り返すうちに、確率的に“１”（ハード破壊モード）に遷移するので、図８５のように、パルス印加時間を一定にしつつ、パルスの波高をパルス電圧を印加する毎に一定電圧ずつ上昇させることが好ましい。それにより１回目のパルスを与えた際は"0"値が多いが、複数回のパルス印加すると“１”値が増えていく。
このように、パルス印加回数、パルス印加時間、及び、パルス波高の上昇方法を最適化することにより、取り除かれるデータ（“Ｘ”）の割合をできる限り低減しつつ、“０”と“１”の割合をほぼ５０％ずつに近づけることが可能となる。失敗した場合、上述したように、検査不合格とみなし不良品として廃棄する。こうして、十分な物理的乱雑さを有し、安定した“０”と“１”のデータからなる良品のみを製品として出荷することができる。
また別の一例では、素子構造によってソフト破壊よりハード破壊を優勢にすることが可能である。たとえば、図９５のように、第一導電体１０５３、第二導電体１０５２、絶縁膜１０５０、導電体先端部１０５１からなる素子構造を考えよう。第一導電体１０５３には第一電極１０５５が接続しており、第二導電体１０５２には第二電極１０５４が接続している。導電体先端部１０５１周辺の絶縁膜の分子構造は、力学的ストレスにより安定しておらず、破壊しやすくなる。さらに、破壊パルスを印加したときに導電体先端部１０５１の周辺に電界が集中しやすい。導電体先端部１０５１の深さには製造ばらつきがあるので、導電体先端部１０５１と第二導電体１０５２の間の絶縁膜１０５０の破壊発生確率も素子ごとにばらつく。この構造は、図７４、図７５、図７８の代わりに用いることができる。上述したように、破壊パルスの印加の仕方を工夫することによって、“０”と“１”の物理的乱雑さをなるべく大きくするよう、調整することが可能となる。
図８６は、ＮＡＮＤ型フラッシュメモリの複数のブロックの隣に１ブロック分の領域（たとえば、チップ認証用素子アレイ９６０）をチップ認証装置に割り当てる一例を示すレイアウト図である。このように、チップ認証装置は不揮発性メモリ装置とは異なるものである。チップ認証用素子アレイ９６０が、ビット線９０２を不揮発性メモリ領域と共有している。
図８７は、図８６のＡ−Ａ’方向の断面図である。チップ認証用ブロック（チップ認証用素子アレイ９６０） の断面図は、両端に選択ゲート９８１が存在する以外ほぼ図５２に類似している。不揮発性メモリセルは最小加工寸法にしたがって製造されているため、メタルビア５４４の開口径は、少なくとも不揮発性メモリセルのゲート長と同程度の大きさが必要である。したがって、図５２のような認証素子を用いる場合、認証素子は、選択ゲート９８１とほぼ同じ大きさ、同じ構造になる。すなわち、面積当りのチップ認証用素子アレイ９６０のページ数はメモリ領域より少なくなる。また、２本の選択ゲートの他には1本のワード線のみが存在することも可能である。その場合、チップ認証用ブロックのビット線方向の長さはメモリ用のブロックより小さくすることも可能である。あるいは、複数のチップ認証用ブロックを持たせることも可能である。
図８８は、図８６のＢ−Ｂ’方向の断面図である。この断面図は、図５４に対応しているが、メタルビア５４４の構造が異なっている。たとえば、ワード線５０３の作成前に、メモリブロックのプロセスと同時に作成した層間絶縁膜を剥ぎ取り、そこに導電体膜を埋め込み、その後通常のワード線作成プロセスに戻ると、図５４のメタルビア５４４の代わりに、層間メタル５８８が形成される。こうして、メモリ素子とほぼ同サイズの認証素子９７７０が作成できる。もちろん、この認証素子９７７０は、図２３で用いられる認証素子９７７の一例である。図８８によれば、ポリシリコン５４０と、基板と逆型の拡散層５０８０、及び絶縁膜５６０で、図８９のキャパシタ９８２を形成している。本実施形態では、このキャパシタ９８２が認証素子９７７０となる。絶縁膜５６０は、不揮発性メモリ素子のトンネル酸化膜と同一で、シリコン酸化膜を主体とした絶縁膜である。もちろん、このキャパシタ９８２も、図２３で用いる認証素子９７７の一例である。
図８９は、本実施形態に関するチップ認証用素子アレイ９６０の等価回路図である。ページバッファ回路７９０は、ＮＡＮＤセルアレイのページバッファ回路を兼ねる。ページバッファ回路７９０にはビット線９０２との接続をオン/オフさせるためのビット線接続ゲート７９１が設けられている。また、各認証素子をキャパシタ９８２として示している。ページバッファ回路７９０は、内部にセンスアンプやラッチアップなどをつかさどる回路を設けている。
本実施形態では、混載するメモリセルはＮＡＮＤセルとしたが、ＤＲＡＭ等の揮発性メモリ、あるいは、ＮＯＲフラッシュ及びＭＲＡＭ等の不揮発性メモリであっても良い。すなわち、本発明に関するチップ認証素子アレイと混載するメモリは、必要に応じアドレスのためのビット線またはワード線の少なくとも一方を共有するだけであり、メモリの種類にはかかわりがない。
認証素子（キャパシタ９８２）のシリコン酸化膜に、破壊パルスを印加するには以下の様に行う。まず、ビット線側の選択ゲートに正の電位を与え、ビット線側の選択トランジスタをオン状態にする。同様に破壊したいワード線とビット線側の選択トランジスタの間にワード線が存在する場合は、そのワード線にも正の電位を与え、対応する各トランジスタをオン状態とする。ここで、破壊パルスを印加したいビット線の電位を０Ｖにする。次に、破壊パルスを印加するワード線を選択し、破壊パルス電圧を印加する。破壊パルスを印加する方法の一例は、たとえば、図８５で説明した方法で行う。また、複数のチップ認証コードを持つ際は、それぞれの認証コードに対してそれぞれチップ認証ブロックが必要である。このような場合、一つのチップ認証装置に図８５を試してパルス回数を決定し、それをチップ内のメモリ領域（あるいはバッファー）に記憶させ、別のチップ認証領域に、記憶したのと同じ回数の破壊パルスを印加することも出来る。その際はパルスとパルスの間の破壊率検査は省略可能である。
図９０は、本実施形態に関する破壊検査時の電圧パルス波形を示す図面である。まず、読み出すキャパシタに関する１本のワード線を選択し、０Ｖより高い所定の電位を与える。選択ワード線とビット線側の選択ゲート間に他のワード線が存在する場合は、そのワード線に正の電位を与えオン状態とする。ビット線は０Ｖないし、選択ワード線よりは低い所定の正の電位を与える。この選択ワード線とビット線の電位差は、たとえば、図８１の破壊判定電圧９３２程度である。同時に、ビット線側の選択ゲートには正の電位を与え、選択トランジスタをオン状態にする。次にビット線接続ゲート７９１を０Ｖに下げる。このとき、ビット線接続トランジスタ７９１０はオフとなり、ビット線はページバッファ内の検知回路から切り離される。もし選択した認証素子（キャパシタ９８２）の絶縁膜が破壊されていれば、ビット線の電位は上昇する。反対に、絶縁膜が破壊されていなければ、ビット線の電位は変化しない。次に、再度ビット線接続ゲート７９１に、正の電位を与え、ビット線接続トランジスタ７９１０をオンにする。続いて、ページバッファ回路内でビット線の電位変化を検知する。絶縁膜の破壊/非破壊に因るビット線電位差をページバッファ内で拡大し、ラッチ回路にhigh／low データとして格納する。つまり、ビット線電位が所定の電位（たとえば、破壊判定電圧値９３３０）以上であれば選択した認証素子（キャパシタ９８２）の絶縁膜は破壊されてると見なし、ビット線電位が所定の電位（たとえば、非破壊判定電圧値９３４０）以下であれば選択した認証素子（キャパシタ９８２）の絶縁膜は破壊されていないと見なす。ラッチ回路に格納されたデータは外部からの要請があれば、外部Ｉ／Ｏを通じてチップ外へ出力する。ここで、破壊判定電圧値９３３０及び非破壊判定電圧値９３４０は、それぞれ、図８１の破壊判定電流値９３３と非破壊判定電流値９３４に対応する電圧値である。
図９６に別の本実施例に関する破壊検査時の電圧パルス波形を示す図面を示す。まず、読み出すキャパシタに関する１本のワード線を選択し、０Ｖを与える。同じく選択ワード線とビット線側の選択ゲート間に他のワード線が存在する場合は、そのワード線に正の電位を与えオン状態とする。ビット線には所定の正の電位を与える。この選択ワード線とビット線の電位差は、たとえば、図８１の破壊判定電圧９３２程度である。同時に、ビット線側の選択トランジスタのゲートに正の電位を与え、選択トランジスタをオン状態にする。次にビット線接続ゲート７９１を０Ｖに下げる。このとき、ビット線接続ゲートトランジスタ７９１０はオフとなり、ビット線はページバッファ内の検知回路から切り離される。もし選択した認証素子（キャパシタ９８２）の絶縁膜が破壊されていれば、ビット線の電位は下降する。反対に、絶縁膜が破壊されてなければ、ビット線の電位は変化しない。次に、再度ビット線接続ゲート７９１に正電位を与えビット線接続ゲートトランジスタ７９１０をオンにする。続いて、ページバッファ回路内でビット線の電位変化を検知する。絶縁膜の破壊/非破壊に因るビット線電位差をページバッファ内で拡大し、ラッチ回路にhigh／low データとして格納する。つまりビット線電位が所定の電位（たとえば、破壊判定電圧値９３３１）より低ければ、選択した認証素子（キャパシタ９８２）の絶縁膜は破壊されていると見なし、ビット線電位が所定の電位（たとえば、非破壊判定電圧値９３４１）より高ければ、選択した認証素子（キャパシタ９８２）の絶縁膜は破壊されていないと見なす。ラッチ回路に格納されたデータは外部からの要請があれば、外部Ｉ／Ｏを通じてチップ外へ出力する。ここで、破壊判定電圧値９３３１及び非破壊判定電圧値９３４１は、それぞれ、図８１の破壊判定電流値９３３と非破壊判定電流値９３４に対応する電圧値である。
本発明に関するチップ認証装置は、たとえば、図９１のように、チップ認証モジュール６００として、その他のモジュール８００と共に、チップ１００に混載することができる。ここで、バッファーモジュール９００は、図８９のページバッファ回路７９０を含むことができる。ページバッファ内のラッチ回路に格納されたデータは、外部からの要請があれば、外部Ｉ／Ｏ（５０）を通じてチップ外へ出力する。
本発明に関するチップ認証装置は、たとえば、図９２のように、チップ認証モジュール６０として、スタンドアローンタイプのチップ１０に搭載することができる。ここで、バッファーモジュール９０は、図８９のページバッファ回路７９０を含むことができる。ページバッファ内のラッチ回路に格納されたデータは、外部からの要請があれば、外部Ｉ／Ｏ（５０）を通じてチップ外へ出力する。
図８７では、チップ認証用素子アレイ９６０とメモリセルアレイを分離したが、実際には分離しなくても本発明の効果は利用できる。たとえば、図９７−図１０３にその事例をいくつか紹介している。一例として、図９７では、選択ゲート９８１と同様の構造をもつ認証素子（キャパシタ９８２）とメモリセルが、お互いに同じビット線を共有しているが、それぞれの領域に分離している訳ではない。
図９８は、図９７と同様の例であるが、認証素子のゲート長がメモリセルのゲート長と同様である。このように、図８８の認証素子９７７０を用いれば、必ずしもメモリセルのゲート長を最小加工寸法より大きくする必要はない。
図９９は、認証素子９７７（認証素子９７７０、あるいは、キャパシタ９８２を含む）が、特定のワード線に関連するアドレスに集中している例である。図９７の別の一例である。
図１００は、認証素子９７７（認証素子９７７０、あるいは、キャパシタ９８２を含む）が特定のビット線に関連するアドレスに集中している例である。
図１０１は、認証素子９７７（認証素子９７７０、あるいは、キャパシタ９８２を含む）とメモリセルの配置がランダムな場合である。このように、認証素子とメモリセルの配置に一定の規則をはめなくても、本発明の効果は利用できる。
図１０２および図１０３は、メモリセルアレイの一つのブロック内の連続する複数のワード線に接続するアドレスに認証素子９７７（認証素子９７７０、あるいは、キャパシタ９８２を含む）を配置する一例である。
認証素子が図７６および図７７に対応する構造を有する場合、上述したように、ビア深さの製造ばらつきにより、認証素子に読み出し電圧を印加することによって容易に電流を流す“接続状態（非ショート状態）”と、読み出し電圧を印加しても認証素子に電流がほとんど流れない“ショート状態”の二つの状態が確率的に出現する。同様に、認証素子が図７９に対応する構造を有する場合、微細化限界に近い細線を製造する工程は信頼性が低くなり、時折、断線（ショート）することが知られている。たとえば、素子ごとに細線の太さにばらつきがあり、細線太さの狙い値が細すぎる場合、複数同時に製造される細線の一部が断線する。あるいは、細線を絶縁膜でくるむ工程で断線する。この断線がどの素子で起こるかは予測不可能で、物理的に乱雑であると考えられる。しかしながら、細線の設計上の長さ、細線幅の狙い値や、細線を包む絶縁膜材、細線を包む絶縁膜の製膜工程のプロセス条件などにより、断線する素子と断線しない素子の割合を大雑把に調整することは可能である。こうして、同様に、認証素子に読み出し電圧を印加することによって容易に電流を流す“接続状態（非ショート状態）”と、読み出し電圧を印加しても認証素子に電流がほとんど流れない“ショート状態”の二つの状態が確率的に出現する。このように、図７６、図７７、及び、図７９に対応する構造を有する認証素子では、必ずしも電気的ストレスを印加せずとも、メモリの“１”と“０”に対応するデータの出力が物理的に乱雑になりうる。図１０４は、この場合の読み出し方法を説明するものである。たとえば、図１０４は、ショート・非ショート状態おける電流電圧特性である。横軸は、読み出しのために導電体接合部９７０に印加される読み出し電圧の絶対値であり、縦軸は、その読み出し電圧に応じて導電体接合部９７０を通して流れる電流の絶対値である。非ショートの素子では、低い電圧にもかかわらず非常に大きな電流が流れる。一方、ショートの素子では、高い電圧においてもほとんど電流が流れない。この差を見極める方法として、ショート判定電圧７４２における非ショート判定電流値７４３とショート判定電流値７４４を設定する。すなわち、絶対値がショート判定電圧７４２に一致する読み出し電圧を導電体接合部９７０に印加したときに導電体接合部９７０を通して流れる電流の絶対値が、非ショート判定電流値７４３より高ければ、ショートしていないと判定し、ショート判定電流値７４４より低ければショートしていると判定する。ここでは、非ショート判定電流値７４３とショート判定電流値７４４の間に一定のギャップがある。このため、読み出し電流の絶対値がこのギャップ内にある素子は、ショートしたともしなかったとも判定されない。このような素子は、メモリに相当すると“０”でも“１”でもないため、“Ｘ”と表記することにする。このとき、素子のセルアレイ上のアドレス（番地）と、対応する素子のデータの一例を示すと、図８２のようになる。一例として、左から、“１”、“１”、“０”、“１”、“Ｘ”、“０”、“０”、“１”、・・・、“０”となっている。このように、五番目の素子のデータが“Ｘ”になっている。本実施形態の例では、“Ｘ”となる素子の割合は、エレクトロマイグレーションを用いた場合より本来少ないかも知れない。しかしながら、上述の実施例と同様、図２２のようなパターンを発生させるため、“Ｘ”を取り除く処理が必要なことがある。この状態“Ｘ”の処理の方法は、上述した通りなので、ここでは説明を省く。
こうして、図７４から図７９に相当する、複数の認証素子９７７からなる素子アレイにおいて、図８４のように、アドレスとデータの組み合わせが得られる。
認証素子９７７が導電体接合部９７０を含む場合（図７６、図７７、及び図７９）に電気的ストレスを印加する実施形態について説明する。たびたび上述したように、エレクトロマイグレーションと絶縁破壊の優劣を人為的に制御することは難しいが、次のような工夫をすることは可能である。ショート状態の割合が、所定の誤差を考慮しても非ショート状態の割合より大きければ、一部あるいは全てのショート状態の認証素子を選択し、電気的ストレスを印加する。これにより、ショート状態の認証素子のいくつかを非ショート状態に遷移させる。反対に、非ショート状態の割合が、所定の誤差を考慮してもショート状態の割合より大きければ、一部あるいは全ての非ショート状態の認証素子を選択し、電気的ストレスを印加する。これにより、非ショート状態の認証素子のいくつかをショート状態に遷移させる。ここで、ショート状態とは、エレクトロマイグレーションによって断線する場合だけでなく、製造上の制御できないばらつきによって、電気的ストレスを印加しなくても発生する断線も含む。
たびたび上述したように、物理的乱雑さの発生源は複数あって構わない。ただし、一つの認証素子内に存在する発生源は互いに直列の関係にあり、複数の認証素子にまたがって存在する発生源はお互い並列の関係にある。たとえば、図５３の認証素子９７７では、メタルビア５４４とダイオード要素５０２（あるいは、５０２０）が発生源であり、一つの認証素子内に２種類ある。どちらか一方がショート（断線）状態にある場合、認証素子９７７そのものがショート（断線）状態となる。それ以外（どちらも非ショート）の場合のみ、認証素子９７７は非ショート（導電）状態である。すなわち、論理回路で言えば、一つの認証素子に含まれる発生源は否定論理和（ＮＯＲ）の関係を満たす。
物理的乱雑さの発生源の破壊の仕方（破壊モード）は、メタルビアに関して、エレクトロマイグレーションによる導電性破壊と製造時の制御できない断線とが上述されており、少なくとも２種類ある。ダイオード要素に関して、絶縁破壊、ＰＮ接合破壊、及びショットキー接合破壊が上述されており、少なくとも３種類存在する。すなわち、一つの認証素子の中に、少なくとも２種類の発生源と、少なくとも５種類の破壊モードが混在できる。上述したように、各々破壊モードは否定論理和の関係にあるので、一つでもショート状態であれば認証素子はショート状態となる。
上述したように、物理的乱雑さを最大にするには、ショート状態と非ショート状態の割合が５０％程度になることが望ましい。したがって、各々破壊モードがお互い否定論理和の関係にあることを考慮に入れ、ショート状態と非ショート状態の割合が５０％程度になるよう、電気的ストレスの印加方法を工夫する必要がある。本願には、それぞれ具体的な実施例に従って、そのような工夫を各種提案している。
一般に、電子装置を構成するチップは一つとは限らない。図１４のネットワークの一例を構成する第一、第二、・・・、第五の周辺装置も、少なくとも一つ以上のチップから構成されていると考えられる。一例として、図１１４では、周辺装置１４０が、第一のチップ１１０、第二のチップ１２０、・・・、第Ｎのチップ１３０から構成される。このうち、必ずしもすべてのチップがチップ認証装置を搭載している必要はない。図１１４の例では、第一のチップ１１０のみがチップ認証装置６０を搭載している。
メタルビアについて、製造上のビア太さの狙い値が十分でなければエレクトロマイグレーションを起し易くすることができ、物理的乱雑さの一要因として利用できる。反対に、ビア太さの狙い値を十分太くすれば、メタルビアは安定して二つの導電体層を短絡することができる。この場合物理的乱雑さの要因としては用いない。
上述したように、図２２に対応する“０”と“１”の割合は、ほぼ５０％とすることが望ましい。これは、シャノンのエントロピーの考え方にしたがって、物理的乱雑さのエントロピーを可能な限り最大に近づけるためである。目標値５０％に対して、ずれを１０％程度とするのが望ましい。しかしながら、ずれを１０％以内にできなくても、本発明を利用することは可能である。その場合、物理的乱雑さのエントロピーを増大させるため、要素数、すなわち、チップ認証装置を構成する認証素子の数を増やせば良い。目標値５０％（誤差±１０％）は、チップ認証装置の占めるチップ面積を節約するための要請に過ぎず、不可欠な条件ではない。
本発明によれば、電子装置のネットワークを、周辺装置と、周辺装置の登録状況を管理する基幹サーバーとに分割し、基幹サーバーはソフトウェアによる中央管理とし、中央管理の手が行き届かない周辺装置には物理的チップ認証装置を搭載し、システム全体のセキュリティをソフトウェアとハードウェアでシェアすることにより、周辺装置への遠隔攻撃を効率よく未然に防ぐことが可能となる。ここで、ネットワークとは、上述した認証通信により接続されるあらゆる電子装置間のものであり、特定のシステムの内か外かに関わらない。
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。特に、携帯電話のＳＩＭカードのようなものがIoT／IoE用の周辺装置に用いられるようなビジネスモデルに有効である。
中央管理の行き届かない周辺装置を無数に抱えるネットワークの装置間認証を、どのようなアルゴリズムにもよらずにチップレベルで安全に実現することが可能となる。
１、１０、１００、４００ チップ
２ ファームウェア
３ 認証制御デバイス
４ 認証コード（ＩＤ）
５、５０ 外部入出力装置（Ｉ／Ｏ）
６ 認証システム（従来例の一例）
１１ 第一の認証
１２ 第二の認証
１３ 第三の認証
２１ 第一のチップ認証装置
２２ 第二のチップ認証装置
３１ 入力信号誤差
３２ 出力信号誤差
４２ 入力コード
４３ 登録コード
６０、６００ チップ認証装置／モジュール
７１ 第一の装置
７２ 第二の装置
７３ 第三の装置
７４ 第四の装置
７５ 第五の装置
８０ 交信シリーズ
８３ 偽交信シリーズ
９０、９００ バッファーモジュール
９２ 第二の装置の正規使用者
９３ 遠隔攻撃者
１０２、４０２ 入力コード
１１０ 第一のチップ
１２０ 第二のチップ
１３０ 第Ｎのチップ
１４０ 周辺装置
２０２、４０３ 登録コード
３０２、４０１ 内部メモリ
４００ 基幹サーバー
４１０ 第一の周辺装置
４２０ 第二の周辺装置
４３０ 第三の周辺装置
４４０ 第四の周辺装置
４５０ 第五の周辺装置
５００ 基板／ウェル
５０１ 電極
５０２、５０２０、５０２１ ダイオード要素
５０３ ワード線
５０４ ビット線コンタクト
５０５ アクティブエリア
５０６ シャロー・トレンチ・アイソレーション（ＳＴＩ）
５０８、５０８１、５０８２ 拡散層
５１１ メタル層
５２０、５２５、５３３、５４３、５５０、５５５、５６０、５６３、９１０、９３１、９６５、９７５ 絶縁膜
５２１、５２４、５３１、５５１、５５４、５６１、９２０ Ｐ＋拡散層
５２２、５２３、５３２、５５２、５５３、５６２、９２１ Ｎ＋拡散層
５２６、５３０、５４４、５６４ メタルビア（導電体）
５４０、５４９ ポリシリコン、ポリシリコン（Ｎ＋）
５８８ 層間メタル
７４２ ショート判定電圧
７４３ 非ショート判定電流値
７４４ ショート判定電流値
７９０ ページバッファ回路
７９１ ビット線接続ゲート
７９１０ ビット線接続トランジスタ
８００ その他のモジュール
９０２ ビット線
９３０ 導電体細線/メタルビア
９３２ 破壊判定電圧
９３３ 破壊判定電流値
９３４ 非破壊判定電流値
９４２ 破壊判定電圧
９４３ 非破壊判定電圧
９４４ 発生判定電圧
９５０ 右導電体
９５２ 左導電体
９５４ 右電極
９５５ 左電極
９６０ チップ認証用素子アレイ
９７０ 導電体接合部
９７１ 入出力ピン
９７２ 行デコーダー
９７３ 列デコーダー
９７７、９７７０ 認証素子
９８０ 外部入出力制御回路
９８１ 選択ゲート
９８２ 認証素子（キャパシタ）
９９０ 上部導電体
９９２ 下部導電体
９９３ 下部電極
９９４ 上部電極
９９５ ゲート電極
９９６ 第一の制御ゲート
９９７ 第二の制御ゲート
１０５１ 導電体先端部
１０５２ 第二導電体
１０５３ 第一導電体
１０５４ 第二電極
１０５５ 第一電極
１４００ 第一の基幹サーバー
１４１０ 第一の共通パスコード
２４００ 第二の基幹サーバー
２４１０ 第二の共通パスコード
３４００ 第三の基幹サーバー
３４１０ 第三の共通パスコード
４１０１ 第一の認証
４２０１ 第二の認証
４３０１ 第三の認証
４１０２ 第四の認証
４２０２ 第五の認証
４３０２ 第六の認証
５０８０ アクティブエリア表面の高濃度拡散層
９３３０、９３３１ 破壊判定電圧値
９３４０、９３４１ 非破壊判定電圧値

Claims (25)

  1. 基幹サーバーと、該基幹サーバーに接続される複数の周辺装置を含む電子装置のネットワークユニットであって、
    前記基幹サーバーは、少なくとも一つのパスコードと、前記基幹サーバーと接続する個々の周辺装置に対応する複数の登録コードからなる登録コードのリストを保持し、前記登録コードは、前記パスコードに対応して前記個々の周辺装置に固有の物理的な乱雑さを利用して発生したものを事前登録によって前記基幹サーバーに保存したものであり、
    前記複数の周辺装置は、少なくとも一つのチップを構成部品として含み、周辺装置ごとにそれぞれ異なるチップ認証装置を搭載し、
    前記チップ認証装置は、前記基幹サーバーから受信したパスコードに対応して前記チップ認証装置おのおのに固有の物理的乱雑さに基づいて生成された、それぞれ異なる出力信号を前記基幹サーバーに送信し、前記基幹サーバーは、前記個々の出力信号を、前記登録コードのリストの要素それぞれと個々に比較し、対応する個々の周辺装置の正当性を評価し、
    前記複数のチップ認証装置は、それぞれ複数の認証素子から構成され、前記複数の認証素子は、それぞれ少なくとも同一のチップの製造工程によって一括して製造される半導体素子であり、
    前記チップは、少なくとも一つのモジュール領域から構成され、前記認証素子は、少なくとも一つのモジュール領域内に分布し、
    おのおの認証素子のアドレスは、前記少なくとも一つのモジュール領域を構成する複数のワード線からなるワード線群、および、複数のビット線からなるビット線群によって定義され、
    前記認証素子は、所定の電気的入力に対して、少なくとも、第一の値と、及び、第二の値とを、電気的に出力し、前記認証素子は、少なくとも二つの端子を有し、所定の読み出し電圧の入力に対して前記二つの端子の間を流れる電流値が、第一の閾電流より高いとき、第一の値を出力したとみなし、第二の閾電流より低いとき、第二の値を出力したとみなし、前記第一の閾電流は、前記第二の閾電流より高く、前記電流値が第二の閾電流より高く、第一の閾電流より低い場合、第三の値を出力したとみなし、第三の値を出力する認証素子のアドレスを、前記周辺装置が有する記憶領域の一部に記録する
    ことを特徴とする電子装置のネットワークユニット。
  2. 請求項１記載の認証素子を含む電子装置であって、前記認証素子は、第一の導電体領域と、第二の導電体領域と、前記第一及び第二の導電体領域に挟まれた絶縁膜と、から構成され、前記第一及び第二の導電体領域の少なくとも一方が、該認証素子のアドレスを定義するワード線群における一つのワード線及びビット線群における一つのビット線によって選択され、パルス電圧を少なくとも一回以上印加することにより、前記チップ認証装置を構成する複数の認証素子の前記絶縁膜を確率的に破壊し、前記チップ認証装置を構成する複数の認証素子の電気的特性を物理的に乱雑にすることを特徴とする電子装置。
  3. 請求項１記載の認証素子を含む電子装置であって、前記認証素子は、第一の導電体領域と、第二の導電体領域と、前記第一及び第二の導電体領域に挟まれたダイオード領域と、から構成され、前記第一及び第二の導電体領域の少なくとも一方が、前記認証素子のアドレスを定義するワード線群における一つのワード線及びビット線群における一つのビット線によって選択され、パルス電圧を少なくとも一回以上印加することにより、前記チップ認証装置を構成する複数の認証素子のダイオード領域を確率的に破壊し、前記チップ認証装置を構成する複数の認証素子の電気的特性を物理的に乱雑にすることを特徴とし、前記ダイオード領域は、すくなくとも二つの異なる電気的性質を持つ導電領域から構成される接合であり、前記接合を形成する第一の領域は第一導電型半導体であり、前記接合を形成する第二の領域は第二導電型半導体あるいは金属型導電体であることを特徴とする電子装置。
  4. 請求項１記載の認証素子を含む電子装置であって、前記認証素子は、第一の導電体領域と、第二の導電体領域と、前記第一及び第二の導電体領域に挟まれた絶縁膜と、前記第一の導電体領域と前記第二の導電体領域にまたがって前記絶縁膜を貫通する導電体接合部と、から構成され、前記第一及び第二の導電体領域の少なくとも一方が、前記認証素子のアドレスを定義するワード線群における一つのワード線及びビット線群における一つのビット線によって選択され、パルス電圧を少なくとも一回以上印加することにより、前記チップ認証装置を構成する複数の認証素子の導電体接合部を確率的に破壊し、前記チップ認証装置を構成する複数の認証素子の電気的特性を物理的に乱雑にすることを特徴とする電子装置。
  5. 請求項１記載の認証素子を含む電子装置であって、前記認証素子は、第一の導電体領域と、第二の導電体領域と、前記第一及び第二の導電体領域に挟まれた絶縁膜と、前記第一の導電体領域と前記第二の導電体領域の一方から前記絶縁膜に突き出す導電体先端部と、から構成され、前記第一及び第二の導電体領域の少なくとも一方が、前記認証素子のアドレスを定義するワード線群における一つのワード線及びビット線群における一つのビット線によって選択され、パルス電圧を少なくとも一回以上印加することにより、前記チップ認証装置を構成する複数の認証素子の導電体先端部周辺の絶縁膜を確率的に破壊し、前記チップ認証装置を構成する複数の認証素子の電気的特性を物理的に乱雑にすることを特徴とする電子装置。
  6. 請求項１記載の認証素子を含む電子装置であって、前記認証素子は、第一の導電体領域と、第二の導電体領域と、前記第一及び第二の導電体領域に挟まれた絶縁膜と、前記第一の導電体領域から、前記絶縁膜を貫通して前記第二の導電体領域に達する空間的な穴を開ける、開口部形成工程と、前記開口部に導電性物質を埋め込む、導電材埋め込み工程と、によって製造される導電体結線孔と、から構成され、前記第一及び第二の導電体領域の少なくとも一方が、該認証素子のアドレスを定義するワード線群における一つのワード線及びビット線群における一つのビット線によって選択され、前記導電体結線孔の長さの製造狙い値が、前記第一及び第二の導電体領域の間の距離に等しく、前記開口部形成工程および導電材埋め込み工程を経て製造された複数の導電体結線孔の長さが、確率的に、前記第一及び第二の導電体領域の間の距離より長く、あるいは、短く、前記チップ認証装置を構成する複数の認証素子の電気的特性を物理的に乱雑にすることを特徴とする電子装置。
  7. 請求項１記載の認証素子を含む電子装置であって、前記認証素子は、第一の導電体領域と、第二の導電体領域と、前記第一及び第二の導電体領域を架橋する導電性細線と、前記第一及び第二の導電体領域に挟まれ、前記導電性細線を包む絶縁膜と、から構成され、前記第一及び第二の導電体領域の少なくとも一方が、該認証素子のアドレスを定義するワード線群における一つのワード線及びビット線群における一つのビット線によって選択され、前記導電性細線の製造工程、あるいは、前記導電性細線を包む絶縁膜の製造工程における、製造工程上のばらつきによって、前記導電性細線が確率的に断線し、前記チップ認証装置を構成する複数の認証素子の電気的特性を物理的に乱雑にすることを特徴とする電子装置。
  8. 請求項１記載の認証素子を含む電子装置であって、前記認証素子は、記憶素子領域と同様の少なくとも一つのモジュール領域内に共に配置され、共通のワード線群における一つのワード線及び共通のビット線群における一つのビット線によってアドレスが定義されていることを特徴とする電子装置。
  9. 請求項１記載の認証素子を含む電子装置であって、第一の値を出力する第一の状態に属する認証素子の割合が、第二の値を出力する第二の状態に属する認証素子の割合より、大きければ、一部あるいは全ての第一の状態に属する認証素子を選択し、電気的ストレスを印加し、反対に、第一の値を出力する第一の状態に属する認証素子の割合が、第二の値を出力する第二の状態に属する認証素子の割合より、小されば、一部あるいは全ての第二の状態に属する認証素子を選択し、電気的ストレスを印加することを特徴とする電子装置。
  10. 請求項１記載の認証素子を含む電子装置であって、前記認証素子は、複数のビット線と複数のワード線の交差点に配置した認証素子の集合体から構成され、外部入力から少なくとも一つのワード線を選択するデータを生成し、選択されたワード線に対応してビット線で読み出されたデータの集合を出力コードとすることを特徴とし、前記外部入力によって順次選択されるワード線の列番号の順列を入力コードとし、前記出力コードは、前記入力コードにしたがって順次選択されるワード線に連なる前記認証素子の各データを行番号順に並べた列データを、更に、前記入力コードにしたがって順次選択されるワード線の列番号に従って並べたデータの集合であることを特徴とする電子装置。
  11. 複数の電子装置のネットワークユニットを含む電子装置のネットワークであって、
    前記複数の電子装置のネットワークユニットは、第一ネットワークユニット及び複数の第二ネットワークユニットを含み、
    前記第一ネットワークユニットは、トポロジーにより少なくとも一つの第二ネットワークユニットに接続し、
    前記ネットワークユニットは、それぞれ、基幹サーバーと、該基幹サーバーに接続される複数の周辺装置を含み、
    前記第一ネットワークユニット内において、前記基幹サーバーは、少なくとも一つのパスコードと、前記基幹サーバーと接続する個々の周辺装置に対応する複数の登録コードからなる登録コードのリストを保持し、前記登録コードは、前記パスコードに対応して前記個々の周辺装置に固有の物理的な乱雑さを利用して発生したものを事前登録によって前記基幹サーバーに保存したものであり、
    前記第一ネットワークユニットにおいて、前記複数の周辺装置は、少なくとも一つのチップを構成部品として含み、周辺装置ごとにそれぞれ異なるチップ認証装置を搭載し、
    前記チップ認証装置は、前記基幹サーバーから受信したパスコードに対応して前記チップ認証装置おのおのに固有の物理的乱雑さに基づいて生成された、それぞれ異なる出力信号を前記基幹サーバーに送信し、
    前記基幹サーバーは、前記個々の出力信号を、前記登録コードのリストの要素それぞれと個々に比較し、対応する個々の周辺装置の正当性を評価し、
    前記第一ネットワークユニットにおいて、前記複数のチップ認証装置は、それぞれ複数の認証素子から構成され、前記複数の認証素子は、それぞれ少なくとも同一のチップの製造工程によって一括して製造される半導体素子であり、
    前記第一ネットワークユニットにおいて、前記チップは、少なくとも一つのモジュール領域から構成され、前記認証素子は、少なくとも一つのモジュール領域内に分布し、
    おのおの認証素子のアドレスは、前記少なくとも一つのモジュール領域を構成する複数のワード線からなるワード線群、および、複数のビット線からなるビット線群によって定義され、
    前記第一ネットワークユニットにおいて、前記認証素子は、所定の電気的入力に対して、少なくとも、第一の値と、及び、第二の値とを、電気的に出力し、
    前記認証素子は、少なくとも二つの端子を有し、所定の読み出し電圧の入力に対して前記二つの端子の間を流れる電流値が、第一の閾電流より高いとき、第一の値を出力したとみなし、第二の閾電流より低いとき、第二の値を出力したとみなし、前記第一の閾電流は、前記第二の閾電流より高く、前記電流値が第二の閾電流より高く、第一の閾電流より低い場合、第三の値を出力したとみなし、第三の値を出力する認証素子のアドレスを、前記周辺装置が有する記憶領域の一部に記録する
    ことを特徴とする電子装置のネットワーク。
  12. 前記トポロジーは前記第一ネットワークユニットの基幹サーバーを含み、前記第一ネットワークユニットの前記基幹サーバーは、前記複数の第二ネットワークユニットの基幹サーバーの少なくとも一つに接続することを特徴とする請求項１１に記載の電子装置のネットワーク。
  13. 前記トポロジーは前記第一ネットワークユニットの複数の周辺装置の少なくとも一つを含み、前記周辺装置の少なくとも一つは、それぞれ、前記複数の第二ネットワークユニットの基幹サーバーの少なくとも一つに接続することを特徴とする請求項１１に記載の電子装置のネットワーク。
  14. 前記トポロジーは、前記第一ネットワークユニットの基幹サーバーと、複数の周辺装置の少なくとも一つと、を含み、前記第一ネットワークユニットの前記基幹サーバーは、前記複数の第二ネットワークユニットの基幹サーバーの少なくとも一つに接続し、前記周辺装置の少なくとも一つは、それぞれ、前記複数の第二ネットワークユニットの基幹サーバーの少なくとも一つに接続することを特徴とする請求項１１に記載の電子装置のネットワーク。
  15. 前記周辺装置は、入力信号に応じて物理的乱雑さに基づく信号を発生する前記チップ認証装置を搭載し、複数の基幹サーバーからそれぞれ異なる複数のパスコードを受信し、前記複数の異なるパスコードの入力に対して、それぞれ異なる信号を出力し、それぞれ複数の前記基幹サーバーに返信することを特徴とし、更に、前記周辺装置に接続する少なくとも一つの基幹サーバーは、前記周辺装置が任意の媒体から受信する入力信号をモニターし、前記周辺装置と該媒体のアクセスを制限することを特徴とする請求項１１に記載の電子装置のネットワーク。
  16. 請求項１１記載の認証素子を含む電子装置であって、前記認証素子は、第一の導電体領域と、第二の導電体領域と、前記第一及び第二の導電体領域に挟まれた絶縁膜と、から構成され、前記第一及び第二の導電体領域の少なくとも一方が、該認証素子のアドレスを定義するワード線群における一つのワード線及びビット線群における一つのビット線によって選択され、パルス電圧を少なくとも一回以上印加することにより、前記チップ認証装置を構成する複数の認証素子の前記絶縁膜を確率的に破壊し、前記チップ認証装置を構成する複数の認証素子の電気的特性を物理的に乱雑にすることを特徴とする電子装置。
  17. 請求項１１記載の認証素子を含む電子装置であって、前記認証素子は、第一の導電体領域と、第二の導電体領域と、前記第一及び第二の導電体領域に挟まれたダイオード領域と、から構成され、前記第一及び第二の導電体領域の少なくとも一方が、前記認証素子のアドレスを定義するワード線群における一つのワード線及びビット線群における一つのビット線によって選択され、パルス電圧を少なくとも一回以上印加することにより、前記チップ認証装置を構成する複数の認証素子のダイオード領域を確率的に破壊し、前記チップ認証装置を構成する複数の認証素子の電気的特性を物理的に乱雑にすることを特徴とし、前記ダイオード領域は、すくなくとも二つの異なる電気的性質を持つ導電領域から構成される接合であり、前記接合を形成する第一の領域は第一導電型半導体であり、前記接合を形成する第二の領域は第二導電型半導体あるいは金属型導電体であることを特徴とする、電子装置。
  18. 請求項１１記載の認証素子を含む電子装置であって、前記認証素子は、第一の導電体領域と、第二の導電体領域と、前記第一及び第二の導電体領域に挟まれた絶縁膜と、前記第一の導電体領域と前記第二の導電体領域にまたがって前記絶縁膜を貫通する導電体接合部と、から構成され、前記第一及び第二の導電体領域の少なくとも一方が、前記認証素子のアドレスを定義するワード線群における一つのワード線及びビット線群における一つのビット線によって選択され、パルス電圧を少なくとも一回以上印加することにより、前記チップ認証装置を構成する複数の認証素子の導電体接合部を確率的に破壊し、前記チップ認証装置を構成する複数の認証素子の電気的特性を物理的に乱雑にすることを特徴とする電子装置。
  19. 請求項１１記載の認証素子を含む電子装置であって、前記認証素子は、第一の導電体領域と、第二の導電体領域と、前記第一及び第二の導電体領域に挟まれた絶縁膜と、前記第一の導電体領域と前記第二の導電体領域の一方から前記絶縁膜に突き出す導電体先端部と、から構成され、前記第一及び第二の導電体領域の少なくとも一方が、前記認証素子のアドレスを定義するワード線群における一つのワード線及びビット線群における一つのビット線によって選択され、パルス電圧を少なくとも一回以上印加することにより、前記チップ認証装置を構成する複数の認証素子の導電体先端部周辺の絶縁膜を確率的に破壊し、前記チップ認証装置を構成する複数の認証素子の電気的特性を物理的に乱雑にすることを特徴とする電子装置。
  20. 請求項１１記載の認証素子を含む電子装置であって、前記認証素子は、第一の導電体領域と、第二の導電体領域と、前記第一及び第二の導電体領域に挟まれた絶縁膜と、前記第一の導電体領域から、前記絶縁膜を貫通して前記第二の導電体領域に達する空間的な穴を開ける、開口部形成工程と、前記開口部に導電性物質を埋め込む、導電材埋め込み工程と、によって製造される導電体結線孔と、から構成され、前記第一及び第二の導電体領域の少なくとも一方が、該認証素子のアドレスを定義するワード線群における一つのワード線及びビット線群における一つのビット線によって選択され、前記導電体結線孔の長さの製造狙い値が、前記第一及び第二の導電体領域の間の距離に等しく、前記開口部形成工程および導電材埋め込み工程を経て製造された複数の導電体結線孔の長さが、確率的に、前記第一及び第二の導電体領域の間の距離より長く、あるいは、短く、前記チップ認証装置を構成する複数の認証素子の電気的特性を物理的に乱雑にすることを特徴とする電子装置。
  21. 請求項１１記載の認証素子を含む電子装置であって、前記認証素子は、第一の導電体領域と、第二の導電体領域と、前記第一及び第二の導電体領域を架橋する導電性細線と、前記第一及び第二の導電体領域に挟まれ、前記導電性細線を包む絶縁膜と、から構成され、前記第一及び第二の導電体領域の少なくとも一方が、該認証素子のアドレスを定義するワード線群における一つのワード線及びビット線群における一つのビット線によって選択され、前記導電性細線の製造工程、あるいは、前記導電性細線を包む絶縁膜の製造工程における、製造工程上のばらつきによって、前記導電性細線が確率的に断線し、前記チップ認証装置を構成する複数の認証素子の電気的特性を物理的に乱雑にすることを特徴とする電子装置。
  22. 請求項１１記載の認証素子を含む電子装置であって、前記認証素子は、記憶素子領域と同様の少なくとも一つのモジュール領域内に共に配置され、共通のワード線群における一つのワード線及び共通のビット線群における一つのビット線によってアドレスが定義されていることを特徴とする電子装置。
  23. 請求項１１記載の認証素子を含む電子装置であって、第一の値を出力する第一の状態に属する認証素子の割合が、第二の値を出力する第二の状態に属する認証素子の割合より、大きければ、一部あるいは全ての第一の状態に属する認証素子を選択し、電気的ストレスを印加し、反対に、第一の値を出力する第一の状態に属する認証素子の割合が、第二の値を出力する第二の状態に属する認証素子の割合より、小されば、一部あるいは全ての第二の状態に属する認証素子を選択し、電気的ストレスを印加することを特徴とする電子装置。
  24. 請求項１１記載の認証素子を含む電子装置であって、前記認証素子は、複数のビット線と複数のワード線の交差点に配置した認証素子の集合体から構成され、外部入力から少なくとも一つのワード線を選択するデータを生成し、選択されたワード線に対応してビット線で読み出されたデータの集合を出力コードとすることを特徴とし、前記外部入力によって順次選択されるワード線の列番号の順列を入力コードとし、前記出力コードは、前記入力コードにしたがって順次選択されるワード線に連なる前記認証素子の各データを行番号順に並べた列データを、更に、前記入力コードにしたがって順次選択されるワード線の列番号に従って並べたデータの集合であることを特徴とする電子装置。
  25. 前記基幹サーバーに接続する各周辺装置の内部メモリーを個々に読み出し、前記基幹サーバーに保存されている各パスコードと比較し、その比較結果はいずれも一致するものがないかどうかを判定し、いずれも一致するものがない場合、更に前記基幹サーバーに保存されているパスコードに対応する各登録コードのリスト内の各登録コードの中に一致するものがあるかどうか判定し、いずれも一致するものがない場合、前記周辺装置を公正と認可することを特徴とする請求項１１に記載の複数のネットワークユニットの各基幹サーバーが行う検査工程。
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