JP4524176B2 - 電子デバイスの製造方法 - Google Patents
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Description
以下、本発明の第1の実施形態に係る電子デバイス、具体的には、固有認識番号を生成する半導体素子アレイを有する電子デバイスについて、図面を参照しながら説明する。
以下、本発明の第2の実施形態に係る電子デバイス、具体的には、固有認識番号を生成する半導体素子アレイを有する電子デバイスについて、図面を参照しながら説明する。
以下、本発明の第3の実施形態に係る電子デバイス、具体的には、固有認識番号を生成する半導体素子アレイを有する電子デバイスについて、図面を参照しながら説明する。
以下、本発明の第4の実施形態に係る電子デバイス、具体的には、固有認識番号を生成する半導体素子アレイを有する電子デバイスについて、図面を参照しながら説明する。
以下、本発明の第5の実施形態に係る電子デバイス、具体的には、固有認識番号を生成する半導体素子アレイを有する電子デバイスについて、図面を参照しながら説明する。
以下、本発明の第6の実施形態に係る電子デバイス、具体的には、固有認識番号を生成する半導体素子アレイを有する電子デバイスについて、図面を参照しながら説明する。
以下、本発明の第7の実施形態に係る電子デバイス、具体的には、固有認識番号を生成する半導体素子アレイを有する電子デバイスについて、図面を参照しながら説明する。
以下、本発明の第8の実施形態に係る電子デバイス、具体的には、固有認識番号を生成する半導体素子アレイを有する電子デバイスについて、図面を参照しながら説明する。
1a OD細線
2 ゲート電極
2a フルシリサイド化電極
3 ビアコンタクト
3A ビアコンタクト
3B ビアコンタクト
4 配線
5 ゲート配線
5a ゲート細線
6 シェアードコンタクト
7 ビアコンタクト
8 他のコンタクト
9 他の配線
Claims (9)
- 固有認識番号を生成する複数の素子からなる素子群を備えた電子デバイスの製造方法であって、
前記各素子はアクセストランジスタを有し、
前記固有認識番号を、製造工程の偶発不良に起因して前記各素子の電気特性に生じる不連続な変化に基づいて設定し、
前記各素子は、当該素子の電気特性の変化を2値情報として出力し、それによって、2の素子数乗の固有番号を生成できることを特徴とする電子デバイスの製造方法。 - 請求項1に記載の電子デバイスの製造方法において、
前記各素子は、前記アクセストランジスタと電気的に接続し且つ最小ルール幅よりも小さい幅を持つ活性領域を有し、
前記活性領域の表面はシリサイド化されており、
前記固有認識番号は、前記活性領域におけるシリサイド化層の断線に起因して生じる不連続な抵抗上昇に基づいて設定されることを特徴とする電子デバイスの製造方法。 - 請求項1に記載の電子デバイスの製造方法において、
前記各素子は、前記アクセストランジスタと電気的に接続し且つ最小ルール幅よりも小さい幅を持つゲート配線を有し、
前記ゲート配線の表面はシリサイド化されており、
前記固有認識番号は、前記ゲート配線におけるシリサイド化層の断線に起因して生じる不連続な抵抗上昇に基づいて設定されることを特徴とする電子デバイスの製造方法。 - 請求項1に記載の電子デバイスの製造方法において、
前記アクセストランジスタにおけるゲート電極の表面はシリサイド化されており、
前記固有認識番号は、前記ゲート電極におけるフルシリサイド化に起因して生じる前記アクセストランジスタの不連続な閾値変化に基づいて設定されることを特徴とする電子デバイスの製造方法。 - 請求項1に記載の電子デバイスの製造方法において、
前記各素子のうちの少なくとも1つの第1素子は、当該第1素子のアクセストランジスタと電気的に接続し且つ最小ルール幅以上の幅を持つ第1のゲート配線を有し、
前記各素子のうちの少なくとも1つの第2素子は、当該第2素子のアクセストランジスタと電気的に接続し且つ最小ルール幅よりも小さい幅を持つ第2のゲート配線を有し、
前記第1のゲート配線及び前記第2のゲート配線のそれぞれの表面はシリサイド化されており、
前記第1のゲート配線は、外部からの書き込みによってシリサイド化層の断線が起こる電気的ヒューズを構成し、
前記第2のゲート配線は、偶発不良に起因してシリサイド化層の断線が起こる物理的ヒューズを構成し、
前記固有認識番号は、前記電気的ヒューズ及び前記物理的ヒューズのそれぞれの状態に基づいて設定されることを特徴とする電子デバイスの製造方法。 - 請求項1に記載の電子デバイスの製造方法において、
前記各素子は、前記アクセストランジスタと電気的に接続し且つ最小ルール幅以上の幅を持つ活性領域を有し、
前記活性領域は、前記製造工程の偶発不良の発生率を制御するために熱処理が局所的に加えられる領域に設けられ、
前記活性領域の表面はシリサイド化されており、
前記固有認識番号は、前記活性領域におけるシリサイド化層の断線に起因して生じる不連続な抵抗上昇に基づいて設定されることを特徴とする電子デバイスの製造方法。 - 請求項1に記載の電子デバイスの製造方法において、
前記各素子は、前記アクセストランジスタと電気的に接続し且つ最小ルール幅以上の幅を持つゲート配線を有し、
前記ゲート配線は、前記製造工程の偶発不良の発生率を制御するために熱処理が局所的に加えられる領域に設けられ、
前記ゲート配線の表面はシリサイド化されており、
前記固有認識番号は、前記ゲート配線におけるシリサイド化層の断線に起因して生じる不連続な抵抗上昇に基づいて設定されることを特徴とする電子デバイスの製造方法。 - 請求項1に記載の電子デバイスの製造方法において、
前記アクセストランジスタにおけるゲート電極は、最小ルール幅以上の幅を持つと共に、前記製造工程の偶発不良の発生率を制御するために熱処理が局所的に加えられる領域に設けられ、
前記ゲート電極の表面はシリサイド化されており、
前記固有認識番号は、前記ゲート電極におけるフルシリサイド化に起因して生じる前記アクセストランジスタの不連続な閾値変化に基づいて設定されることを特徴とする電子デバイスの製造方法。 - 請求項4又は8に記載の電子デバイスの製造方法において、
前記ゲート電極におけるシリサイド化層はコバルトシリサイド又はニッケルシリサイドからなることを特徴とする電子デバイスの製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004366519A JP4524176B2 (ja) | 2004-12-17 | 2004-12-17 | 電子デバイスの製造方法 |
US11/225,341 US20060131575A1 (en) | 2004-12-17 | 2005-09-14 | Electronic device and manufacturing method thereof |
US12/201,537 US7655483B2 (en) | 2004-12-17 | 2008-08-29 | Electronic device and manufacturing method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004366519A JP4524176B2 (ja) | 2004-12-17 | 2004-12-17 | 電子デバイスの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006173485A JP2006173485A (ja) | 2006-06-29 |
JP4524176B2 true JP4524176B2 (ja) | 2010-08-11 |
Family
ID=36594538
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004366519A Expired - Fee Related JP4524176B2 (ja) | 2004-12-17 | 2004-12-17 | 電子デバイスの製造方法 |
Country Status (2)
Country | Link |
---|---|
US (2) | US20060131575A1 (ja) |
JP (1) | JP4524176B2 (ja) |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7227183B2 (en) * | 2004-09-17 | 2007-06-05 | International Business Machines Corporation | Polysilicon conductor width measurement for 3-dimensional FETs |
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-
2004
- 2004-12-17 JP JP2004366519A patent/JP4524176B2/ja not_active Expired - Fee Related
-
2005
- 2005-09-14 US US11/225,341 patent/US20060131575A1/en not_active Abandoned
-
2008
- 2008-08-29 US US12/201,537 patent/US7655483B2/en not_active Expired - Fee Related
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Also Published As
Publication number | Publication date |
---|---|
US20060131575A1 (en) | 2006-06-22 |
US20090011596A1 (en) | 2009-01-08 |
JP2006173485A (ja) | 2006-06-29 |
US7655483B2 (en) | 2010-02-02 |
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Legal Events
Date | Code | Title | Description |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070830 |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
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A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100531 |
|
R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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