JP6181037B2 - ワンタイム・プログラミング・メモリ・セル、アレイ構造およびその動作方法 - Google Patents

ワンタイム・プログラミング・メモリ・セル、アレイ構造およびその動作方法 Download PDF

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Description

本発明は、不揮発性メモリ・セルに関し、より詳細に述べれば、ワンタイム・プログラミング・メモリ・セル、アレイ構造およびその動作方法に関する。
周知のとおり、不揮発性メモリは、供給電力の中断後も継続的にデータを保持できる。概して、不揮発性メモリが工場から出荷された後、ユーザは、不揮発性メモリにデータを記録するためにその不揮発性メモリをプログラムできる。
不揮発性メモリがプログラムされる回数に応じて、不揮発性メモリは、マルチタイム・プログラミング・メモリ（ＭＴＰメモリとも呼ばれる）、ワンタイム・プログラミング・メモリ（ＯＴＰメモリとも呼ばれる）、およびマスク読み出し専用メモリ（マスクＲＯＭとも呼ばれる）に分類できる。
概して、ＭＴＰメモリは多数回にわたりプログラムでき、ＭＴＰメモリにストアされたデータは、多数回にわたり修正され得る。それとは対照的にＯＴＰメモリは、１回だけプログラムできる。ＯＴＰメモリがプログラムされた後は、ストアされたデータの修正ができない。さらにマスクＲＯＭが工場から出荷された後は、ストアされるすべてのデータがそれの中に記録済みになっている。ユーザは、マスクＲＯＭからストア済みデータを読み出すことだけが可能であり、マスクＲＯＭをプログラムすることはできない。
それに加えて、ＯＴＰメモリは、特性に応じて２つのタイプ、すなわちヒューズ・タイプＯＴＰメモリとアンチヒューズ・タイプＯＴＰメモリに分類できる。ヒューズ・タイプＯＴＰメモリのメモリ・セルがプログラムされる前は、メモリ・セルが低抵抗ストレージ状態を有する。ヒューズ・タイプＯＴＰメモリのメモリ・セルがプログラムされた後は、メモリ・セルが高抵抗ストレージ状態を有する。
これに対し、プログラムされる前のアンチヒューズ・タイプＯＴＰメモリのメモリ・セルは高抵抗ストレージ状態を有し、プログラムされた後のアンチヒューズ・タイプＯＴＰメモリのメモリ・セルは低抵抗ストレージ状態を有する。たとえば、特許文献１は、アンチヒューズ・タイプＯＴＰメモリを開示している。
半導体製造プロセスの一層の進歩により、ＯＴＰメモリの製造プロセスは、ＣＭＯＳ半導体製造プロセスに適合する。ＣＭＯＳ半導体製造プロセスが継続的に進歩していることから、より信頼できるＯＴＰメモリのパフォーマンスを達成するために向上したＯＴＰメモリの構造を提供することが求められている。
米国特許第６，７９８，６９３号明細書
本発明は、セル内の１００％の冗長効果を達成するためのワンタイム・プログラミング・メモリ・セル、そのアレイ構造、および動作方法を提供する。
本発明の実施態様は、ワンタイム・プログラミング・メモリ・セルを提供する。このワンタイム・プログラミング・メモリ・セルは、Ｐ型の基材、第１のゲート構造、第２のゲート構造、第３のゲート構造、第１のＮ型拡散領域、および第２のＮ型拡散領域を含む。第１のゲート構造は、Ｐ型の基材の表面上に配置され、ワード線と接続される。第２のゲート構造は、Ｐ型の基材の表面上に配置され、第１のプログラム線と接続される。第３のゲート構造は、Ｐ型の基材の表面上に配置され、第２のプログラム線と接続される。第１のＮ型拡散領域は、Ｐ型の基材の表面の下に配置され、第１のゲート構造の第１の側の近くに位置し、ビット線と接続される。第２のＮ型拡散領域は、Ｐ型の基材の表面の下に配置される。第２のＮ型拡散領域は、第１のゲート構造の第２の側、第２のゲート構造の第１の側、および第３のゲート構造の第１の側の近くに位置する。第２のゲート構造の下に横たわるチャンネル領域が第１のＮ型・ドープ・チャンネル領域である。第３のゲート構造の下に横たわるチャンネル領域が第２のＮ型・ドープ・チャンネル領域である。第１のバラクタが第２のゲート構造、第１のＮ型・ドープ・チャンネル領域、および第２のＮ型拡散領域によって協働的に定義される。第２のバラクタが第３のゲート構造、第２のＮ型・ドープ・チャンネル領域、および第２のＮ型拡散領域によって協働的に定義される。トランジスタが第１のゲート構造、Ｐ型の基材、第１のＮ型拡散領域、および第２のＮ型拡散領域によって協働的に定義される。
本発明の別の実施態様は、ワンタイム・プログラミング・メモリ・セルを提供する。このワンタイム・プログラミング・メモリ・セルは、トランジスタ、第１のバラクタ、および第２のバラクタを含む。トランジスタは、ゲート端子、ソース端子、およびドレイン端子を有する。トランジスタのゲート端子は、ワード線と接続される。トランジスタのソース端子は、ビット線と接続される。第１のバラクタの第１の端は、トランジスタのドレイン端子と接続される。第１のバラクタの第２の端は、第１のプログラム線と接続される。第２のバラクタの第１の端は、トランジスタのドレイン端子と接続される。第２のバラクタの第２の端は、第２のプログラム線と接続される。
本発明のさらなる実施態様は、アレイ構造を提供する。このアレイ構造は、第１のワンタイム・プログラミング・メモリ・セルおよび第２のワンタイム・プログラミング・メモリ・セルを含む。第１のワンタイム・プログラミング・メモリ・セルは、第１のトランジスタ、第１のバラクタ、および第２のバラクタを含む。第１のトランジスタは、ゲート端子、ソース端子、およびドレイン端子を有する。第１のトランジスタのゲート端子は、第１のワード線と接続される。第１のトランジスタのソース端子は、第１のビット線と接続される。第１のバラクタの第１の端は、第１のトランジスタのドレイン端子と接続される。第１のバラクタの第２の端は、第１のプログラム線と接続される。第２のバラクタの第１の端は、第１のトランジスタのドレイン端子と接続される。第２のバラクタの第２の端は、第２のプログラム線と接続される。第２のワンタイム・プログラミング・メモリ・セルは、第２のトランジスタ、第３のバラクタ、および第４のバラクタを含む。第２のトランジスタは、ゲート端子、ソース端子、およびドレイン端子を含む。第２のトランジスタのゲート端子は、第２のワード線と接続される。第２のトランジスタのソース端子は、第１のビット線と接続される。第３のバラクタの第１の端は、第２のトランジスタのドレイン端子と接続される。第３のバラクタの第２の端は、第１のプログラム線と接続される。第４のバラクタの第１の端は、第２のトランジスタのドレイン端子と接続される。第４のバラクタの第２の端は、第２のプログラム線と接続される。
本発明のさらなる実施態様は、アレイ構造の動作方法を提供する。第１のプログラム・プロセスが実行されて第１のワンタイム・プログラミング・メモリ・セルの第１のバラクタが第１の抵抗に転換される。検証プロセスが実行されて第１のワンタイム・プログラミング・メモリ・セルの第１の読み出し電流が読み取られる。第１のワンタイム・プログラミング・メモリ・セルが故障メモリ・セルとして検証されると、第２のプログラム・プロセスが実行されて第１のワンタイム・プログラミング・メモリ・セルの第２のバラクタが第２の抵抗に転換される。
本発明の多くの目的、特徴、および利点は、添付図面とともに以下の本発明の実施態様の詳細な説明を読むことによって容易に明らかになるであろう。しかしながら、ここに採用された図面は、説明目的のためのものであり、限定として考えられるべきものではない。
以下の詳細な説明および添付図面を検討すれば、当業者には本発明の上記の目的および利点がより容易に明らかになるであろう。
本発明の第１の実施態様に従ったＯＴＰメモリ・セルの構造の概略図である。 本発明の第１の実施態様に従ったＯＴＰメモリ・セルの構造の概略図である。 本発明の第１の実施態様に従ったＯＴＰメモリ・セルの構造の概略図である。 本発明の第１の実施態様に従ったＯＴＰメモリ・セルの構造の等価回路である。 本発明の第２の実施態様に従ったＯＴＰメモリ・セルの構造の概略図である。 本発明の第２の実施態様に従ったＯＴＰメモリ・セルの構造の概略図である。 本発明の第２の実施態様に従ったＯＴＰメモリ・セルの構造の等価回路である。 本発明の第３の実施態様に従ったＯＴＰメモリ・セルの概略断面図である。 本発明の第４の実施態様に従ったＯＴＰメモリ・セルの概略断面図である。 本発明のＯＴＰメモリ・セルをプログラムするための関連コントロール信号を図解した概略図である。 本発明のプログラム済みメモリ・セルを読み出す関連コントロール信号を図解した概略図である。 本発明のプログラム未済メモリ・セルを読み出す関連コントロール信号を図解した概略図である。 本発明に従った故障メモリ・セルを救済するための関連コントロール信号を図解した概略図である。 本発明に従った救済済みメモリ・セルを読み出す関連コントロール信号を図解した概略図である。 本発明の第１の実施態様に従ったＯＴＰメモリ・セルのアレイ構造のレイアウトを図解した概略上面図である。 図８Ａのアレイ構造の概略等価回路図である。 第１のプログラム・サイクルの間におけるＯＴＰメモリ・セルＣ００、Ｃ１１、およびＣ０２をプログラムする手順を図解した概略図である。 第１のプログラム・サイクルの間におけるＯＴＰメモリ・セルＣ００、Ｃ１１、およびＣ０２をプログラムする手順を図解した概略図である。 第１のプログラム・サイクルの間におけるＯＴＰメモリ・セルＣ００、Ｃ１１、およびＣ０２をプログラムする手順を図解した概略図である。 検証サイクルの間におけるすべてのＯＴＰメモリ・セルを読み出す手順を図解した概略図である。 検証サイクルの間におけるすべてのＯＴＰメモリ・セルを読み出す手順を図解した概略図である。 検証サイクルの間におけるすべてのＯＴＰメモリ・セルを読み出す手順を図解した概略図である。 第２のプログラム・サイクルの間における故障メモリ・セルを救済する手順を図解した概略図である。 本発明の実施態様に従ったアレイ構造の動作方法を図解したフローチャートである。 本発明の第２の実施態様に従ったＯＴＰメモリ・セルのアレイ構造のレイアウトを図解した概略上面図である。
図１Ａ〜１Ｄは、本発明の第１の実施態様に従ったＯＴＰメモリ・セルの構造および等価回路を概略で図解している。図１Ａは、本発明の第１の実施態様に従ったＯＴＰメモリ・セルの略図的な斜視図である。図１Ｂは、図１ＡのＯＴＰメモリ・セルの略図的な上面図である。図１Ｃは、方向（ａ１−ａ２）に沿って得られる図１ＡのＯＴＰメモリ・セルの略図的な断面図である。図１Ｄは、本発明の第１の実施態様に従ったＯＴＰメモリ・セルの略図的な等価回路図である。
図１Ａを参照する。ＯＴＰメモリ・セル１００はＰウェル領域１１０を伴う基材を有する。第１のゲート構造、第２のゲート構造、および第３のゲート構造がＰウェル領域１１０の上に形成されている。第１のゲート構造は、ゲート酸化物層１１１およびそのゲート酸化物層１１１の上に横たわる第１のポリシリコン・ゲート１１２を包含する。第２のゲート構造は、ゲート酸化物層１２１およびそのゲート酸化物層１２１の上に横たわる第２のポリシリコン・ゲート１２２を包含する。第３のゲート構造は、ゲート酸化物層１３１およびそのゲート酸化物層１３１の上に横たわる第３のポリシリコン・ゲート１３２を包含する。
図１Ｂを参照する。３つのゲート構造を注入マスクとして使用することによってイオン注入プロセスが実行された後、Ｐウェル領域１１０内に第１のＮ＋拡散領域１４１および第２のＮ＋拡散領域１４２が形成される。第１のＮ＋拡散領域１４１は、第１のゲート構造の一辺の近くに位置する。第２のＮ＋拡散領域１４２は、第１のゲート構造の別の一辺の近くに位置する。それに加えて、第１の接点１５１が第１のＮ＋拡散領域１４１の上に形成され、第２の接点１５２が第１のポリシリコン・ゲート１１２の上に形成され、第３の接点１５３が第２のポリシリコン・ゲート１２２の上に形成され、第４の接点１５４が第３のポリシリコン・ゲート１３２の上に形成される。
図１Ｃを参照する。メタル線形成プロセスが実行された後、第１の接点１５１がビット線ＢＬに接続され、第２の接点１５２がワード線ＷＬに接続され、第３の接点１５３が第１のプログラム線ＰＬ１に接続され、第４の接点１５４が第２のプログラム線ＰＬ２に接続される。
それに加えて、図１Ｃに示されているとおり、第１のＮ＋拡散領域１４１、第１のゲート構造、および第２のＮ＋拡散領域１４２が協働的にＮ型の金属酸化膜半導体（ＮＭＯＳ）トランジスタＴとして定義され、第２のゲート構造および第２のＮ＋拡散領域１４２が協働的にＮ型の金属酸化膜半導体（ＮＭＯＳ）キャパシタＣとして定義される。同様に第３のゲート構造および第２のＮ＋拡散領域１４２が協働的にもう１つのＮＭＯＳキャパシタＣ’（図示せず）として定義される。
図１Ｄを参照する。ＮＭＯＳトランジスタＴのゲート端子は、ワード線ＷＬに接続されている。ＮＭＯＳトランジスタＴの第１のＮ＋拡散領域１４１は、ビット線ＢＬに接続されている。ＮＭＯＳトランジスタＴの第２のＮ＋拡散領域１４２は、ＮＭＯＳキャパシタＣの第１の端およびＮＭＯＳキャパシタＣ’の第１の端に接続されている。ＮＭＯＳキャパシタＣの第２の端は、第１のプログラム線ＰＬ１に接続されている。ＮＭＯＳキャパシタＣ’の第２の端は、第２のプログラム線ＰＬ２に接続されている。
それに加えて、図１Ｃに示されているとおり、２つのＮＭＯＳキャパシタＣおよびＣ’の第２のゲート構造および第３のゲート構造の下のチャンネル領域は、Ｐウェル領域である。その結果、適切な正のバイアス電圧が第２のゲート構造および第３のゲート構造に提供された後は、これら２つのＮＭＯＳキャパシタＣおよびＣ’がキャパシタンス値を有する。
半導体製造プロセスの一層の進歩により、第１の実施態様のＯＴＰメモリ・セルの構造をさらに変更できる。たとえば、チャンネル・キャンセル・プロセスが実行された後に、これら２つのＮＭＯＳキャパシタＣおよびＣ’が２つのバラクタに転換される。チャンネル・キャンセル・プロセスは、たとえばソース／ドレイン延長プロセス、ウェル形成プロセス、またはイオン注入プロセスであり、より詳細な説明を次に示す。
図２Ａ〜２Ｃは、本発明の第２の実施態様に従ったＯＴＰメモリ・セルの構造および等価回路を概略で図解している。図２Ａは、本発明の第２の実施態様に従ったＯＴＰメモリ・セルの略図的な上面図である。図２Ｂは、方向（ａ１−ａ２）に沿って得られる図２ＡのＯＴＰメモリ・セルの略図的な断面図である。図２Ｃは、本発明の第２の実施態様に従ったＯＴＰメモリ・セルの略図的な等価回路図である。第２の実施態様のＯＴＰメモリ・セルの斜視図は、第１の実施態様のＯＴＰメモリ・セルのそれと類似であり、ここでは冗長な説明を省略する。
第１の実施態様のＯＴＰメモリ・セルが製造された後、ＮＭＯＳトランジスタＴがマスクされ、ＮＭＯＳキャパシタＣがソース／ドレイン延長プロセスに掛けられる。ソース／ドレイン延長プロセスが実行された後は、第２のゲート構造の下に横たわるチャンネル領域内に２つのＮ型延長領域２４２が形成される。また、これら２つのＮ型延長領域２４２の組合せは、Ｎ型・ドープ・チャンネル領域とも呼ばれる。概して、Ｐ型・チャンネルの長さが４０ｎｍより短い場合には、２つのＮ型延長領域２４２が融合されてＰ型・チャンネルが消滅する。その結果、図２Ｂに示されているとおり、第２のゲート構造およびＮ型延長領域２４２が協働的にバラクタＶａとして定義される。この状況の下においては、バラクタＶａが、第２のゲート構造への正のバイアス電圧の提供を必要とすることなく、電気的にコントロール可能なキャパシタンス値を有する。したがって、バラクタ・タイプのアンチヒューズ・セルは、ゲート酸化物が破壊された後にＭＯＳキャパシタより良好なパフォーマンスを有する。同様に、第３のゲート構造およびＮ型延長領域２４２は、協働的に別のバラクタＶａ’として定義される。
図２Ｃを参照する。ＮＭＯＳトランジスタＴのゲート端子は、ワード線ＷＬに接続されている。ＮＭＯＳトランジスタＴの第１のＮ＋拡散領域１４１は、ビット線ＢＬに接続されている。ＮＭＯＳトランジスタＴの第２のＮ＋拡散領域１４２は、バラクタＶａの第１の端およびバラクタＶａ’の第１の端に接続されている。バラクタＶａの第２の端は、第１のプログラム線ＰＬ１に接続されている。バラクタＶａ’の第２の端は、第２のプログラム線ＰＬ２に接続されている。
図３は、本発明の第３の実施態様に従ったＯＴＰメモリ・セルの概略断面図である。この実施態様のＯＴＰメモリ・セルの上面図および等価回路図は、第２の実施態様のＯＴＰメモリ・セルのそれと類似であり、ここでは冗長な説明を省略する。
第１の実施態様のＯＴＰメモリ・セルが製造された後、ＮＭＯＳトランジスタＴがマスクされ、ＮＭＯＳキャパシタＣがＮウェル形成プロセスに掛けられる。Ｎウェル形成プロセスが実行された後、第２のゲート構造の下に横たわるチャンネル領域がＮウェル領域３４２によって置換され、Ｐ型・チャンネルが消滅する。また、Ｎウェル領域３４２は、Ｎ型・ドープ・チャンネル領域とも呼ばれる。その結果、図３に示されているとおり、第２のゲート構造およびＮウェル領域３４２が協働的にバラクタＶａとして定義される。同様に、第３のゲート構造の下に横たわるチャンネル領域がＮウェル領域３４２によって置換され、Ｐ型・チャンネルが消滅する。その結果、第３のゲート構造およびＮウェル領域３４２が協働的に別のバラクタＶａ’（図示せず）として定義される。
図４は、本発明の第４の実施態様に従ったＯＴＰメモリ・セルの概略断面図である。この実施態様のＯＴＰメモリ・セルの上面図および等価回路図は、第２の実施態様のＯＴＰメモリ・セルのそれと類似であり、ここでは冗長な説明を省略する。
第１の実施態様のＯＴＰメモリ・セルが製造された後、ＮＭＯＳトランジスタＴがマスクされ、ＮＭＯＳキャパシタＣがＮ型のイオン注入プロセスに掛けられる。Ｎ型のイオン注入プロセスが実行された後、第２のゲート構造の下に横たわるチャンネル領域がＮ型・ドープ領域４４２によって置換され、Ｐ型・チャンネルが消滅する。Ｎ型・ドープ領域４４２はまた、Ｎ型・ドープ・チャンネル領域とも呼ばれる。その結果、図４に示されているとおり、第２のゲート構造およびＮ型・ドープ領域４４２が協働的にバラクタＶａとして定義される。同様に、第３のゲート構造の下に横たわるチャンネル領域が別のＮ型・ドープ領域によって置換され、Ｐ型・チャンネルが消滅する。その結果、第３のゲート構造およびＮ型・ドープ領域が協働的に別のバラクタＶａ’（図示せず）として定義される。
図５は、本発明のＯＴＰメモリ・セルをプログラムするための関連コントロール信号を略図的に図解している。図５のＯＴＰメモリ・セルが、プログラム・サイクルの間に選択されるメモリ・セルであるとした場合、電圧Ｖｄｄがワード線ＷＬに提供され、ゼロ電圧（０Ｖ）がビット線ＢＬに提供され、電圧Ｖｐｐが一方のプログラム線に提供され、電圧Ｖｄｄが他方のプログラム線に提供される。たとえば、電圧Ｖｐｐが第１のプログラム線ＰＬ１に提供され、電圧Ｖｄｄが第２のプログラム線ＰＬ２に提供される。ある実施態様においては、電圧Ｖｐｐの大きさが６Ｖに、電圧Ｖｄｄの大きさが１Ｖと２．８Ｖの間の範囲になる。
再び図５を参照する。プログラム・サイクルの間、バラクタＶａの両端の間の電位差はＶｐｐに等しい。バラクタＶａのゲート酸化物層がこの電位差によって破壊されることから、バラクタＶａが低抵抗値の抵抗Ｒｖａに転換される。それに加えてバラクタＶａ’の両端の間の電位差はＶｄｄに等しい。バラクタＶａ’は、この電位差に耐えられることから、バラクタＶａ’のゲート酸化物層は破壊されない。
プログラム・サイクルの後は、選択されたメモリ・セルがプログラム済みメモリ・セルになる。プログラム済みメモリ・セルは、低抵抗値の抵抗Ｒｖａを有する。これに対して選択されなかったメモリ・セルは、プログラム未済メモリ・セルになる。バラクタＶａおよびＶａ’のゲート酸化物層が破壊されていないことから、バラクタＶａおよびＶａ’は、高抵抗値のバラクタであると考えてよい。
図６Ａは、本発明のプログラム済みメモリ・セルを読み出す関連コントロール信号を略図的に図解している。図６Ｂは、本発明のプログラム未済メモリ・セルを読み出す関連コントロール信号を略図的に図解している。読み出しサイクルの間に、電圧Ｖｄｄがワード線ＷＬに提供され、ゼロ電圧（０Ｖ）がビット線ＢＬに提供され、電圧Ｖｄｄが第１のプログラム線ＰＬ１および第２のプログラム線ＰＬ２の両方に提供される。注意されるものとするが、本発明のメモリ・セルの読み出し時に異なる電圧レベルを用いてワード線ＷＬ、第１のプログラム線ＰＬ１、および第２のプログラム線ＰＬ２がバイアスされることもある。
図６Ａに示されているメモリ・セルはプログラム済みメモリ・セルであることから、より高い読み出し電流Ｉｒがビット線ＢＬに生じる。他方、図６Ｂに示されているメモリ・セルはプログラム未済メモリ・セルであることから、より低い読み出し電流Ｉｒ（たとえば、Ｉｒ＝０Ａ）がビット線ＢＬに生じる。この結果、読み出し電流Ｉｒの大きさに応じてＯＴＰメモリ・セルのストレージ状態が認識できる。読み出し電流Ｉｒが基準電流より高ければ、そのＯＴＰメモリ・セルは第１のストレージ状態を有する。これに対して、読み出し電流Ｉｒが基準電流より低ければ、そのＯＴＰメモリ・セルは第２のストレージ状態を有する。
プログラム・サイクルの間に、首尾よくゲートの酸化物層が破壊できないとプログラム・プロセスが失敗する。この状況の下においては、そのメモリ・セルが故障メモリ・セルになる。故障メモリ・セルは、より高い抵抗値を有する。故障メモリ・セルを読み出すプロセスの間の読み出し電流Ｉｒが低いことから故障メモリ・セルのストレージ状態がしばしば誤って判定される。
本発明のＯＴＰメモリ・セルは２つのバラクタを有することから、再プログラム・サイクル（すなわち、第２のプログラム・サイクル）の間に故障メモリ・セルを救済できる。図７Ａは、本発明に従った故障メモリ・セルを救済（または再プログラミング）するための関連コントロール信号を略図的に図解している。図７Ｂは、本発明に従った救済済み（または再プログラム済み）メモリ・セルを読み出す関連コントロール信号を略図的に図解している。
図７Ａに示されているＯＴＰメモリ・セルは故障メモリ・セルと見られることから、このＯＴＰメモリ・セルは、より高い抵抗値の抵抗Ｒｖａを有する。再プログラム・サイクル（すなわち、第２のプログラム・サイクル）の間に、電圧Ｖｄｄがワード線ＷＬに提供され、ゼロ電圧（０Ｖ）がビット線ＢＬに提供され、電圧Ｖｐｐが第２のプログラム線ＰＬ２に提供され、電圧Ｖｄｄが第１のプログラム線ＰＬ１に提供される。再プログラム・サイクル（すなわち、第２のプログラム・サイクル）の間、バラクタＶａ’の両端の間の電位差はＶｐｐに等しい。バラクタＶａ’のゲート酸化物層がこの電位差によって破壊されることから、バラクタＶａ’が低抵抗値の抵抗Ｒｖａ’に転換される。
図７Ｂを参照する。読み出しサイクルの間に、電圧Ｖｄｄがワード線ＷＬに提供され、ゼロ電圧（０Ｖ）がビット線ＢＬに提供され、電圧Ｖｄｄが第１のプログラム線ＰＬ１および第２のプログラム線ＰＬ２の両方に提供される。その結果、より高い読み出し電流Ｉｒがビット線ＢＬに生じる。このより高い読み出し電流Ｉｒにより、このメモリ・セルが第１のストレージ状態を有することが検証される。
上記のとおり、本発明のＯＴＰメモリ・セルは２つのバラクタを包含している。これらの２つのバラクタによって、セル内の１００％の冗長効果を達成できる。
図８Ａは、本発明の第１の実施態様に従ったＯＴＰメモリ・セルのアレイ構造のレイアウトを図解した概略上面図である。図８Ｂは、図８Ａのアレイ構造の概略等価回路図である。
図８Ａにおいては、各ＯＴＰメモリ・セルが破線の矩形によって囲まれている。各ＯＴＰメモリ・セルは、図２ＡのＯＴＰメモリ・セルと同様に２つのＮ＋拡散領域、第１のゲート構造、第２のゲート構造、および第３のゲート構造を包含する。たとえば、ＯＴＰメモリ・セルＣ００内においては、第１のゲート構造の第１のポリシリコン・ゲートがワード線ＷＬ０に接続され、第２のゲート構造の第２のポリシリコン・ゲートが第１のプログラム線ＰＬ１に接続され、第３のゲート構造の第３のポリシリコン・ゲートが第２のプログラム線ＰＬ２に接続される。
それに加えてＯＴＰメモリ・セルＣ００、Ｃ１０、およびＣ２０の第１のゲート構造の第１のポリシリコン・ゲートが１つに結合されてワード線ＷＬ０に接続される。ＯＴＰメモリ・セルＣ００およびＣ１０の第２のゲート構造の第２のポリシリコン・ゲートは、１つに結合されて第１のプログラム線ＰＬ１に接続される。ＯＴＰメモリ・セルＣ１０およびＣ２０の第３のゲート構造の第３のポリシリコン・ゲートは、１つに結合されて第２のプログラム線ＰＬ２に接続される。
図８Ａの構造が製造された後に、チャンネル・キャンセル・プロセスが実行される。チャンネル・キャンセル・プロセスは、たとえばソース／ドレイン延長プロセス、ウェル形成プロセス、またはイオン注入プロセスである。チャンネル・キャンセル・プロセスの実行後は第２のゲート構造および第３のゲート構造のチャンネル領域が取り除かれてＮＭＯＳキャパシタがバラクタに転換される。その結果として、この実施態様のアレイ構造が製造される。
図８Ｂに示されているとおり、アレイ構造８００は、複数のＯＴＰメモリ・セルＣ００〜Ｃ１２を包含している。各ＯＴＰメモリ・セルは、ＮＭＯＳトランジスタＴ、第１のバラクタＶａ、および第２のバラクタＶａ’を包含する。ＯＴＰメモリ・セルＣ００およびＣ１０においては、バラクタＶａの第１の端およびバラクタＶａ’の第１の端がＮＭＯＳトランジスタＴのドレイン端子に接続される。第１のバラクタＶａの第２の端は、第１のプログラム線ＰＬ１に接続される。第２のバラクタＶａ’の第２の端は、第２のプログラム線ＰＬ２に接続される。ＯＴＰメモリ・セルＣ０１およびＣ１１においては、バラクタＶａの第１の端およびバラクタＶａ’の第１の端がＮＭＯＳトランジスタＴのドレイン端子に接続される。第１のバラクタＶａの第２の端は、第３のプログラム線ＰＬ３に接続される。第２のバラクタＶａ’の第２の端は、第４のプログラム線ＰＬ４に接続される。ＯＴＰメモリ・セルＣ０２およびＣ１２においては、バラクタＶａの第１の端およびバラクタＶａ’の第１の端がＮＭＯＳトランジスタＴのドレイン端子に接続される。第１のバラクタＶａの第２の端は、第５のプログラム線ＰＬ５に接続される。第２のバラクタＶａ’の第２の端は、第６のプログラム線ＰＬ６に接続される。
ＯＴＰメモリ・セルＣ００およびＣ１０のＮＭＯＳトランジスタＴのゲート端子は、ワード線ＷＬ０に接続される。ＯＴＰメモリ・セルＣ０１およびＣ１１のＮＭＯＳトランジスタＴのゲート端子は、ワード線ＷＬ１に接続される。ＯＴＰメモリ・セルＣ０２およびＣ１２のＮＭＯＳトランジスタＴのゲート端子は、ワード線ＷＬ２に接続される。それに加えて、ＯＴＰメモリ・セルＣ００、Ｃ０１、およびＣ０２のＮＭＯＳトランジスタＴのソース端子がビット線ＢＬ０に接続され、ＯＴＰメモリ・セルＣ１０、Ｃ１１、およびＣ１２のＮＭＯＳトランジスタＴのソース端子がビット線ＢＬ１に接続される。この実施態様においては、アレイ構造のＯＴＰメモリ・セルが２×３のアレイに配列される。注意されるものとするが、アレイ構造のＯＴＰメモリ・セルは、ｍおよびｎを正の整数とするとき、ｍ×ｎのアレイで配列され得る。
第１のプログラム・サイクルの間に、第１のプログラム線ＰＬ１、第３のプログラム線ＰＬ３、および第５のプログラム線ＰＬ５に電圧Ｖｐｐが提供され、第２のプログラム線ＰＬ２、第４のプログラム線ＰＬ４、および第６のプログラム線ＰＬ６に電圧Ｖｄｄが提供される。第２のプログラム・サイクルの間には、第１のプログラム線ＰＬ１、第３のプログラム線ＰＬ３、および第５のプログラム線ＰＬ５に電圧Ｖｄｄが提供され、第２のプログラム線ＰＬ２、第４のプログラム線ＰＬ４、および第６のプログラム線ＰＬ６に電圧Ｖｐｐが提供される。それに加えて、指定されたＯＴＰメモリ・セルに対応するワード線ＷＬおよびビット線ＢＬが電圧Ｖｄｄおよびゼロ電圧（０Ｖ）をそれぞれ受け取ると、それらの指定されたＯＴＰメモリ・セルが選択メモリ・セルになる。
図９Ａ〜９Ｃは、第１のプログラム・サイクルの間におけるＯＴＰメモリ・セルＣ００、Ｃ１１、およびＣ０２をプログラムする手順を略図的に図解している。ある実施態様においては、電圧Ｖｐｐの大きさが６Ｖに、電圧Ｖｄｄの大きさが１Ｖと３．６Ｖの間の範囲になる。
図９Ａに示されているとおり、電圧Ｖｄｄがワード線ＷＬ０に提供され、０Ｖがワード線ＷＬ１およびＷＬ２に提供される。それに加えて０Ｖがビット線ＢＬ０に提供され、電圧Ｖｄｄがビット線ＢＬ１に提供される。言い換えると、ＯＴＰメモリ・セルＣ００が選択メモリ・セルになるが、残りのＯＴＰメモリ・セルは非選択メモリ・セルになる。その間に、図９Ａに示されているとおり、ＯＴＰメモリ・セルＣ００のバラクタＶａが抵抗Ｒｖａに転換される。すなわち、ＯＴＰメモリ・セルＣ００はプログラム済みメモリ・セルである。
図９Ｂに示されているとおり、電圧Ｖｄｄがワード線ＷＬ２に提供され、０Ｖがワード線ＷＬ０およびＷＬ１に提供される。それに加えて０Ｖがビット線ＢＬ０に提供され、電圧Ｖｄｄがビット線ＢＬ１に提供される。言い換えると、ＯＴＰメモリ・セルＣ０２が選択メモリ・セルになるが、残りのＯＴＰメモリ・セルは非選択メモリ・セルになる。その間に、図９Ｂに示されているとおり、ＯＴＰメモリ・セルＣ０２のバラクタＶａが抵抗Ｒｖａに転換される。すなわち、ＯＴＰメモリ・セルＣ０２はプログラム済みメモリ・セルである。
図９Ｃに示されているとおり、電圧Ｖｄｄがワード線ＷＬ１に提供され、０Ｖがワード線ＷＬ０およびＷＬ２に提供される。それに加えて電圧Ｖｄｄがビット線ＢＬ０に提供され、０Ｖがビット線ＢＬ１に提供される。言い換えると、ＯＴＰメモリ・セルＣ１１が選択メモリ・セルになるが、残りのＯＴＰメモリ・セルは非選択メモリ・セルになる。その間に、図９Ｃに示されているとおり、ＯＴＰメモリ・セルＣ１１のバラクタＶａが抵抗Ｒｖａに転換される。すなわち、ＯＴＰメモリ・セルＣ１１はプログラム済みメモリ・セルである。
第１のプログラム・サイクルの後は、ＯＴＰメモリ・セルＣ００、Ｃ１１およびＣ０２がプログラム済みメモリ・セルである。続いてそれらのプログラム済みメモリ・セルのストレージ状態を検証する必要がある。より詳細には、検証サイクルの間にすべてのＯＴＰメモリ・セルのストレージ状態が読み出されて検証され、故障メモリ・セルがサーチされる。
検証サイクルの間においては、電圧Ｖｄｄが、第１のプログラム線ＰＬ１、第２のプログラム線ＰＬ２、第３のプログラム線ＰＬ３、第４のプログラム線ＰＬ４、第５のプログラム線ＰＬ５、および第６のプログラム線ＰＬ６に提供される。それに加えて、指定されたＯＴＰメモリ・セルに対応するワード線ＷＬおよびビット線ＢＬが電圧Ｖｄｄおよびゼロ電圧（０Ｖ）をそれぞれ受け取ると、それらの指定されたＯＴＰメモリ・セルが選択メモリ・セルになる。さらに、選択メモリ・セルが読み出し電流を生成する。
図１０Ａ〜１０Ｃは、検証サイクルの間におけるすべてのＯＴＰメモリ・セルを読み出す手順を略図的に図解している。たとえば、ＯＴＰメモリ・セルＣ１１が故障メモリ・セルであるとする。
図１０Ａに示されているとおり、電圧Ｖｄｄがワード線ＷＬ０に提供され、０Ｖがワード線ＷＬ１およびＷＬ２に提供される。それに加えて、０Ｖがビット線ＢＬ０およびＢＬ１に提供される。言い換えると、ＯＴＰメモリ・セルＣ００およびＣ１０が選択メモリ・セルである。ＯＴＰメモリ・セルＣ００がより高い読み出し電流Ｉｒｃ００をビット線ＢＬ０に生成することから、ＯＴＰメモリ・セルＣ００が第１のストレージ状態を有することが検証される。他方、ＯＴＰメモリ・セルＣ１０は読み出し電流をビット線ＢＬ１に生成しないことから（すなわち、Ｉｒｃ１０＝０）、ＯＴＰメモリ・セルＣ１０が第２のストレージ状態を有することが検証される。
図１０Ｂに示されているとおり、電圧Ｖｄｄがワード線ＷＬ１に提供され、０Ｖがワード線ＷＬ０およびＷＬ２に提供される。それに加えて、０Ｖがビット線ＢＬ０およびＢＬ１に提供される。言い換えると、ＯＴＰメモリ・セルＣ０１およびＣ１１が選択メモリ・セルである。ＯＴＰメモリ・セルＣ０１が読み出し電流をビット線ＢＬ０に生成しないことから（すなわち、Ｉｒｃ０１＝０）、ＯＴＰメモリ・セルＣ０１が第２のストレージ状態を有することが検証される。これに対して、ＯＴＰメモリ・セルＣ１１は故障メモリ・セルであることから、ＯＴＰメモリ・セルＣ１１によって生成される読み出し電流Ｉｒｃ１１は非常に小さい。この状況の下においては、ＯＴＰメモリ・セルＣ１１が第２のストレージ状態を有するという誤った判定が行なわれる。
図１０Ｃに示されているとおり、電圧Ｖｄｄがワード線ＷＬ２に提供され、０Ｖがワード線ＷＬ０およびＷＬ１に提供される。それに加えて、０Ｖがビット線ＢＬ０およびＢＬ１に提供される。言い換えると、ＯＴＰメモリ・セルＣ０２およびＣ１２が選択メモリ・セルである。ＯＴＰメモリ・セルＣ０２がより高い読み出し電流Ｉｒｃ０２をビット線ＢＬ０に生成することから、ＯＴＰメモリ・セルＣ０２が第１のストレージ状態を有することが検証される。他方、ＯＴＰメモリ・セルＣ１２は読み出し電流ビット線ＢＬ１に生成しないことから（すなわち、Ｉｒｃ１２＝０）、ＯＴＰメモリ・セルＣ１２が第２のストレージ状態を有することが検証される。
上記の考察から、検証サイクルの後にＯＴＰメモリ・セルＣ１１が第２のストレージ状態を有するという誤った判定が行なわれる。実際、ＯＴＰメモリ・セルＣ１１は第１のストレージ状態にある。言い換えると、ＯＴＰメモリ・セルＣ１１は故障メモリ・セルとして検証される。
検証サイクル後に故障メモリ・セルが見つかった場合には、第２のプログラム・プロセスが実行される。第２のプログラム・サイクルの間には、第１のプログラム線ＰＬ１、第３のプログラム線ＰＬ３、および第５のプログラム線ＰＬ５に電圧Ｖｄｄが提供され、第２のプログラム線ＰＬ２、第４のプログラム線ＰＬ４、および第６のプログラム線ＰＬ６に電圧Ｖｐｐが提供される。前述同様に、第２のプログラム・サイクルの間に、指定されたＯＴＰメモリ・セルに対応するワード線ＷＬおよびビット線ＢＬが電圧Ｖｄｄおよびゼロ電圧（０Ｖ）をそれぞれ受け取ると、それらの指定されたＯＴＰメモリ・セルが選択メモリ・セルになる。この後の第２のプログラム・サイクルの間における故障メモリ・セルを救済する手順を、図１１を参照して説明する。ある実施態様においては、電圧Ｖｐｐの大きさが６Ｖに、電圧Ｖｄｄの大きさが１Ｖと２．８Ｖの間の範囲になる。
図１１は、第２のプログラム・サイクルの間における故障メモリ・セルを救済する手順を略図的に図解している。第２のプログラム・サイクルの間に、電圧Ｖｄｄがワード線ＷＬ１に提供され、０Ｖがワード線ＷＬ０およびＷＬ２に提供される。それに加えて電圧Ｖｄｄがビット線ＢＬ０に提供され、０Ｖがビット線ＢＬ１に提供される。言い換えると、ＯＴＰメモリ・セルＣ１１が選択メモリ・セルになる。その結果、ＯＴＰメモリ・セルＣ１１のバラクタＶａ’が抵抗Ｒｖａ’に転換される。この状況の下においては、その故障メモリ・セルがプログラム済みメモリ・セルとして救済される。
本発明は、さらに、アレイ構造の動作方法を提供する。図１２は、本発明の実施態様に従ったアレイ構造の動作方法を図解したフローチャートである。
最初に、第１のプログラム・プロセスが実行される。第１のプログラム・サイクルの間に、アレイ構造のうちのＭ個のＯＴＰメモリ・セルがプログラムされ、その結果、それらのＭ個のＯＴＰメモリ・セルの第１のバラクタが第１の抵抗に転換される（ステップＳ１２１０）。
その後、検証プロセスが実行される。検証サイクルの間は、アレイ構造のうちのそれらＭ個のＯＴＰメモリ・セルが読み出され、そのうちのＮ個のＯＴＰメモリ・セルが故障メモリ・セルであるとして検証される（ステップＳ１２１２）。
続いてＮが０に等しいか否かを判定するステップＳ１２１４が実行される。
Ｎが０でなければ、第２のプログラム・プロセスが実行される。第２のプログラム・サイクルの間に、アレイ構造のうちのＮ個の故障メモリ・セルがプログラムされ、その結果、それらのＮ個の故障メモリ・セルの第２のバラクタが第２の抵抗に転換される（ステップＳ１２１６）。その後、このフローチャートが終了する。
Ｎが０に等しければフローチャートが直接終了する。
上記の説明から、本発明は、ワンタイム・プログラミング・メモリ・セル、およびそれのアレイ構造ならびにその動作方法を提供する。本発明のアレイ構造の各ＯＴＰメモリ・セルは、２つのバラクタを包含する。第１のプログラム・サイクルの間に第１のバラクタＶａのゲート酸化物層が首尾よく破壊され得なかった場合には、第２のプログラム・サイクルの間に第２のバラクタＶａ’のゲート酸化物層が破壊される。その結果、故障メモリ・セルがプログラム済みメモリ・セルになる。言い換えると、セル内の１００％の冗長効果を達成できる。
さらにまた、図１３は、本発明の第２の実施態様に従ったＯＴＰメモリ・セルのアレイ構造のレイアウトを図解した概略上面図である。図１３においては、各ＯＴＰメモリ・セルが破線の矩形によって囲まれている。図８Ａの構造と比較すると、この実施態様の構造は第１のプログラム線ＰＬ１、第２のプログラム線ＰＬ２、および隣接するメモリ・セルの間の接続関係が明確に異なる。図１３に示されるとおり、ＯＴＰメモリ・セルＣ００、Ｃ１０、Ｃ０１、およびＣ１１の第２のゲート構造の第２のポリシリコン・ゲートが１つに結合されて第１のプログラム線ＰＬ１に接続され、ＯＴＰメモリ・セルＣ１０、Ｃ２０、Ｃ１１、およびＣ２１の第３のゲート構造の第３のポリシリコン・ゲートが１つに結合されて第２のプログラム線ＰＬ２に接続される。
図１３の構造が製造された後、チャンネル・キャンセル・プロセスが実行される。チャンネル・キャンセル・プロセスは、たとえばソース／ドレイン延長プロセス、ウェル形成プロセス、またはイオン注入プロセスである。チャンネル・キャンセル・プロセスの実行後は第２のゲート構造および第３のゲート構造のチャンネル領域が取り除かれてＮＭＯＳキャパシタがバラクタに転換される。その結果として、この実施態様のアレイ構造が製造される。
さらにまた、第１のプログラム・サイクル、検証サイクル、第２のプログラム・サイクルの間の第２の実施態様は、第１の実施態様と同じバイアス電圧を有する。図１２に示されているフローチャートは、この第２の実施態様に適用可能であり、ここでは冗長な説明を省略する。
以上、現在のところ何がもっとも実際的であり、好ましい実施態様であると考えられるかという観点から本発明を説明してきたが、開示された実施態様に本発明を限定する必要がないことは理解されるものとする。むしろそれとは対照的に、もっとも広い解釈と調和する付随する特許請求の範囲およびその精神に含まれる多様な修正ならびに類似のアレンジメントが包含されるように、それらの修正ならびに類似の構造のすべてが保護されることが意図されている。
１００ ＯＴＰメモリ・セル
１１０ Ｐウェル領域
１１１ ゲート酸化物層
１１２ 第１のポリシリコン・ゲート
１２１ ゲート酸化物層
１２２ 第２のポリシリコン・ゲート
１３１ ゲート酸化物層
１３２ 第３のポリシリコン・ゲート
１４１ 第１のＮ＋拡散領域
１４２ 第２のＮ＋拡散領域
１５１ 第１の接点
１５２ 第２の接点
１５３ 第３の接点
１５４ 第４の接点
２４２ Ｎ型延長領域
３４２ Ｎウェル領域
４４２ Ｎ型・ドープ領域
８００ アレイ構造
ＢＬ、ＢＬ０、ＢＬ１ ビット線
Ｃ、Ｃ’ ＮＭＯＳキャパシタ
Ｃ００、Ｃ０１、Ｃ０２、Ｃ１０、Ｃ１１、Ｃ１２、Ｃ２０、Ｃ２１、Ｃ２２ ＯＴＰメモリ・セル
Ｉｒ、Ｉｒｃ００、Ｉｒｃ０２、Ｉｒｃ１１ 読み出し電流
ＰＬ１ 第１のプログラム線
ＰＬ２ 第２のプログラム線
ＰＬ３ 第３のプログラム線
ＰＬ４ 第４のプログラム線
ＰＬ５ 第５のプログラム線
ＰＬ６ 第６のプログラム線
Ｒｖａ、Ｒｖａ’ 抵抗
Ｔ ＮＭＯＳトランジスタ
Ｖａ、Ｖａ’ バラクタ
Ｖｄｄ、Ｖｐｐ 電圧
ＷＬ、ＷＬ０、ＷＬ１、ＷＬ２ ワード線。

Claims (13)

  1. ワンタイム・プログラミング・メモリ・セルであって、
    Ｐ型の基材と、
    前記Ｐ型の基材の表面上に配置され、ワード線に接続される第１のゲート構造と、
    前記Ｐ型の基材の前記表面上に配置され、第１のプログラム線と接続される第２のゲート構造と、
    前記Ｐ型の基材の前記表面上に配置され、第２のプログラム線と接続される第３のゲート構造と、
    前記Ｐ型の基材の前記表面の下に配置され、前記第１のゲート構造の第１の側の近くに位置し、かつビット線と接続される第１のＮ型拡散領域と、
    前記Ｐ型の基材の前記表面の下に配置される第２のＮ型拡散領域であって、前記第１のゲート構造の第２の側の近くに位置する第２のＮ型拡散領域と、
    を包含し、
    前記第２のゲート構造の下に横たわるチャンネル領域が第１のＮ型・ドープ・チャンネル領域であり、かつ前記第３のゲート構造の下に横たわるチャンネル領域が第２のＮ型・ドープ・チャンネル領域であり、
    第１のバラクタが前記第２のゲート構造と前記第１のＮ型・ドープ・チャンネル領域と前記第２のＮ型拡散領域によって協働的に定まり、
    第２のバラクタが前記第３のゲート構造と前記第２のＮ型・ドープ・チャンネル領域と前記第２のＮ型拡散領域によって協働的に定まり、
    トランジスタが前記第１のゲート構造と前記Ｐ型の基材と前記第１のＮ型拡散領域と前記第２のＮ型拡散領域によって協働的に定まり、
    前記ワンタイム・プログラミング・メモリ・セルを動作させるときに、
    前記第１のバラクタを第１の抵抗に転換する第１のプログラム・プロセスが実行され、
    次に、前記ワンタイム・プログラミング・メモリ・セルの読み出し電流を読み取る検証プロセスが実行され、
    前記ワンタイム・プログラミング・メモリ・セルが故障メモリ・セルとして検証されると、第２のプログラム・プロセスが実行されて前記第２のバラクタが第２の抵抗に転換される、
    ワンタイム・プログラミング・メモリ・セルの動作方法。
  2. 前記第１のゲート構造は、前記Ｐ型の基材の前記表面上に形成された第１のゲート酸化物層と前記第１のゲート酸化物層の上に形成されて前記ワード線に接続される第１のポリシリコン・ゲートを包含し、
    前記第２のゲート構造は、前記Ｐ型の基材の前記表面上に形成された第２のゲート酸化物層と前記第２のゲート酸化物層の上に形成されて前記第１のプログラム線に接続される第２のポリシリコン・ゲートを包含し、
    前記第３のゲート構造は、前記Ｐ型の基材の前記表面上に形成された第３のゲート酸化物層と前記第３のゲート酸化物層の上に形成されて前記第２のプログラム線に接続される第３のポリシリコン・ゲートを包含する、
    請求項１に記載のワンタイム・プログラミング・メモリ・セルの動作方法。
  3. 第１の電圧が前記ビット線に提供され、第２の電圧が前記ワード線に提供され、かつ第３の電圧が前記第１のプログラム線に提供されるとき、前記第２のゲート構造の前記ゲート酸化物層が破壊され、その結果として前記第１のバラクタが第１の抵抗に転換され、
    前記第３の電圧は前記第２の電圧より高く、前記第２の電圧は前記第１の電圧より高い、
    請求項２に記載のワンタイム・プログラミング・メモリ・セルの動作方法。
  4. 前記第１のＮ型・ドープ・チャンネル領域と前記第２のＮ型・ドープ・チャンネル領域は、Ｎ型延長領域、Ｎウェル領域またはＮ型・ドープ領域である、
    請求項１に記載のワンタイム・プログラミング・メモリ・セルの動作方法。
  5. ワンタイム・プログラミング・メモリ・セルであって、
    ゲート端子とソース端子とドレイン端子を有するトランジスタであって、前記トランジスタの前記ゲート端子がワード線に接続され、前記トランジスタの前記ソース端子がビット線に接続されるトランジスタと、
    第１のバラクタであって、前記第１のバラクタの第１の端が前記トランジスタの前記ドレイン端子に接続され、前記第１のバラクタの第２の端が第１のプログラム線に接続される第１のバラクタと、
    第２のバラクタであって、前記第２のバラクタの第１の端が前記トランジスタの前記ドレイン端子に接続され、前記第２のバラクタの第２の端が第２のプログラム線に接続される第２のバラクタと、
    を包含し、
    前記ワンタイム・プログラミング・メモリ・セルを動作させるときに、
    前記第１のバラクタを第１の抵抗に転換する第１のプログラム・プロセスが実行され、
    次に、前記ワンタイム・プログラミング・メモリ・セルの読み出し電流を読み取る検証プロセスが実行され、
    前記ワンタイム・プログラミング・メモリ・セルが故障メモリ・セルとして検証されると、第２のプログラム・プロセスが実行されて前記第２のバラクタが第２の抵抗に転換される、
    ワンタイム・プログラミング・メモリ・セルの動作方法。
  6. 前記トランジスタは、Ｐ型の基材の表面上に配置され、前記ワード線に接続される第１のゲート構造と、前記Ｐ型の基材の前記表面の下に配置され、前記第１のゲート構造の第１の側の近くに位置し、かつ前記ビット線と接続される第１のＮ型拡散領域と、前記Ｐ型の基材の前記表面の下に配置され、前記第１のゲート構造の第２の側の近くに位置する第２のＮ型拡散領域と、を包含し、
    前記第１のバラクタは、前記Ｐ型の基材の前記表面上に配置され、前記第１のプログラム線と接続される第２のゲート構造と、前記第２のゲート構造の第１の側の近くに位置する前記第２のＮ型拡散領域と、前記第２のゲート構造の下に配置される第１のＮ型・ドープ・チャンネル領域と、を包含し、
    前記第２のバラクタは、前記Ｐ型の基材の前記表面上に配置され、前記第２のプログラム線と接続される第３のゲート構造と、前記第３のゲート構造の第１の側の近くに位置する前記第２のＮ型拡散領域と、前記第３のゲート構造の下に配置される第２のＮ型・ドープ・チャンネル領域と、を包含する、
    請求項５に記載のワンタイム・プログラミング・メモリ・セルの動作方法。
  7. 前記第１のＮ型・ドープ・チャンネル領域と前記第２のＮ型・ドープ・チャンネル領域は、Ｎ型延長領域、Ｎウェル領域またはＮ型・ドープ領域である、
    請求項６に記載のワンタイム・プログラミング・メモリ・セルの動作方法。
  8. アレイ構造であって、
    ゲート端子とソース端子とドレイン端子を有する第１のトランジスタであって、前記第１のトランジスタの前記ゲート端子が第１のワード線に接続され、前記第１のトランジスタの前記ソース端子が第１のビット線に接続される第１のトランジスタと、
    第１のバラクタであって、前記第１のバラクタの第１の端が前記第１のトランジスタの前記ドレイン端子に接続され、前記第１のバラクタの第２の端が第１のプログラム線に接続される第１のバラクタと、
    第２のバラクタであって、前記第２のバラクタの第１の端が前記第１のトランジスタの前記ドレイン端子に接続され、前記第２のバラクタの第２の端が第２のプログラム線に接続される第２のバラクタと、
    を包含する第１のワンタイム・プログラミング・メモリ・セルと、
    ゲート端子とソース端子とドレイン端子を有する第２のトランジスタであって、前記第２のトランジスタの前記ゲート端子が第２のワード線に接続され、前記第２のトランジスタの前記ソース端子が前記第１のビット線に接続される第２のトランジスタと、
    第３のバラクタであって、前記第３のバラクタの第１の端が前記第２のトランジスタの前記ドレイン端子に接続され、前記第３のバラクタの第２の端が第３のプログラム線に接続される第３のバラクタと、
    第４のバラクタであって、前記第４のバラクタの第１の端が前記第２のトランジスタの前記ドレイン端子に接続され、前記第４のバラクタの第２の端が第４のプログラム線に接続される第４のバラクタと、
    を包含する第２のワンタイム・プログラミング・メモリ・セルと、
    を包含し、
    前記アレイ構造を動作させるときに、
    前記第１のワンタイム・プログラミング・メモリ・セルの前記第１のバラクタを第１の抵抗に転換する第１のプログラム・プロセスが実行され、
    次に、前記第１のワンタイム・プログラミング・メモリ・セルの第１の読み出し電流を読み取る検証プロセスが実行され、
    前記第１のワンタイム・プログラミング・メモリ・セルが故障メモリ・セルとして検証されると、第２のプログラム・プロセスが実行されて前記第１のワンタイム・プログラミング・メモリ・セルの前記第２のバラクタが第２の抵抗に転換される、
    アレイ構造の動作方法。
  9. さらに、第３のワンタイム・プログラミング・メモリ・セルを包含し、
    前記第３のワンタイム・プログラミング・メモリ・セルは、
    ゲート端子とソース端子とドレイン端子を有する第３のトランジスタであって、前記第３のトランジスタの前記ゲート端子が前記第１のワード線に接続され、前記第３のトランジスタの前記ソース端子が第２のビット線に接続される第３のトランジスタと、
    第５のバラクタであって、前記第５のバラクタの第１の端が前記第３のトランジスタの前記ドレイン端子に接続され、前記第５のバラクタの第２の端が前記第１のプログラム線に接続される第５のバラクタと、
    第６のバラクタであって、前記第６のバラクタの第１の端が前記第３のトランジスタの前記ドレイン端子に接続され、前記第６のバラクタの第２の端が前記第２のプログラム線に接続される第６のバラクタと、
    を包含する、請求項８に記載のアレイ構造の動作方法。
  10. さらに、第４のワンタイム・プログラミング・メモリ・セルを包含し、
    前記第４のワンタイム・プログラミング・メモリ・セルは、
    ゲート端子とソース端子とドレイン端子を有する第４のトランジスタであって、前記第４のトランジスタの前記ゲート端子が前記第２のワード線に接続され、前記第４のトランジスタの前記ソース端子が前記第２のビット線に接続される第４のトランジスタと、
    第７のバラクタであって、前記第７のバラクタの第１の端が前記第４のトランジスタの前記ドレイン端子に接続され、前記第７のバラクタの第２の端が前記第３のプログラム線に接続される第７のバラクタと、
    第８のバラクタであって、前記第８のバラクタの第１の端が前記第４のトランジスタの前記ドレイン端子に接続され、前記第８のバラクタの第２の端が前記第４のプログラム線に接続される第８のバラクタと、
    を包含する、請求項９に記載のアレイ構造の動作方法。
  11. 前記第１のトランジスタは、Ｐ型の基材の表面上に配置され、前記第１のワード線に接続される第１のゲート構造と、前記Ｐ型の基材の前記表面の下に配置され、前記第１のゲート構造の第１の側の近くに位置し、かつ前記第１のビット線と接続される第１のＮ型拡散領域と、前記Ｐ型の基材の前記表面の下に配置され、前記第１のゲート構造の第２の側の近くに位置する第２のＮ型拡散領域と、を包含し、
    前記第１のバラクタは、前記Ｐ型の基材の前記表面上に配置され、前記第１のプログラム線と接続される第２のゲート構造と、前記第２のゲート構造の第１の側の近くに位置する前記第２のＮ型拡散領域と、前記第２のゲート構造の下に配置される第１のＮ型・ドープ・チャンネル領域と、を包含し、
    前記第２のバラクタは、前記Ｐ型の基材の前記表面上に配置され、前記第２のプログラム線と接続される第３のゲート構造と、前記第３のゲート構造の第１の側の近くに位置する前記第２のＮ型拡散領域と、前記第３のゲート構造の下に配置される第２のＮ型・ドープ・チャンネル領域と、を包含する、
    請求項８に記載のアレイ構造の動作方法。
  12. 前記第１のＮ型・ドープ・チャンネル領域と前記第２のＮ型・ドープ・チャンネル領域は、Ｎ型延長領域、Ｎウェル領域またはＮ型・ドープ領域である、
    請求項１１に記載のアレイ構造の動作方法。
  13. 前記第１の読み出し電流が基準電流より低い場合に、前記第１のワンタイム・プログラミング・メモリ・セルが故障メモリ・セルであるとして検証される、
    請求項８に記載のアレイ構造の動作方法。
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