JP6126710B2 - アンチヒューズ型ワンタイムプログラミングメモリセル及びそのアレイ構造 - Google Patents

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Description

本発明は不揮発性メモリに関し、より具体的には、アンチヒューズ型ワンタイムプログラミングメモリセル（antifuse-type one time programming memory cell）及びこのメモリセルを備えるアレイ構造に関する。
良く知られているように、不揮発性メモリは供給電力が絶たれた後であっても継続的に記憶を保持できる。一般に、不揮発型メモリが工場から出荷されると、ユーザは不揮発性メモリにデータを記録するために不揮発性メモリにプログラムすることができる。
不揮発性メモリがプログラムされる回数によって、不揮発性メモリは、マルチタイムプログラミングメモリ（multi-time programming memory：ＭＴＰメモリとも称される）と、ワンタイムプログラミングメモリ（one-time programming memory：ＯＴＰメモリとも称される）と、マスクリードオンリーメモリ（mask read only memory：マスクＲＯＭとも称される）とに、分類することができる。
一般に、ＭＴＰメモリは多数回プログラムすることができ、ＭＴＰメモリの記憶データは多数回修正することができる。一方、ＯＴＰメモリは一回だけプログラムすることができる。ＯＴＰメモリがプログラムされた後は記憶データは修正できない。また、マスクＲＯＭの工場からの出荷後は、全ての記憶データがその中に記録されてしまっている。ユーザは記憶データをマスクＲＯＭから読み出すことしかできず、マスクＲＯＭをプログラムすることはできない。
また、その特性によりＯＴＰメモリは２つの型、即ちヒューズ型ＯＴＰメモリとアンチヒューズ型ＯＴＰメモリとに分類することができる。ヒューズ型ＯＴＰメモリのメモリセルはプログラムされる前は低抵抗記憶状態を有する。ヒューズ型ＯＴＰメモリのメモリセルはプログラムされた後は高抵抗記憶状態を有する。
一方で、アンチヒューズ型ＯＴＰメモリのメモリセルはプログラムされる前は高抵抗記憶状態を有し、アンチヒューズ型ＯＴＰメモリのメモリセルはプログラムされた後は低抵抗記憶状態を有する。
半導体製造工程の更なる進歩に従い、ＯＴＰメモリの製造工程に対してＣＭＯＳ半導体製造工程を適用可能になっている。ＣＭＯＳ半導体製造工程は継続的に進歩しているため、より信頼性の高いＯＴＰメモリの性能を実現するべく、改善されたＯＴＰメモリの構造を提供するニーズが存在する。
米国特許第６７００１５１号明細書
米国特許第６７００１５１号明細書に開示されたＯＴＰメモリは、ＯＴＰセルの隔絶に酸化物トレンチを使用している。しかしながら、ＯＴＰメモリでの酸化物トレンチの作成はＯＴＰメモリのレイアウト領域の増大につながる。
本発明は新規なアンチヒューズ型ワンタイムプログラミングメモリセル及びそのアレイ構造を提供する。アンチヒューズ型ワンタイムプログラミングメモリセルは、プログラムサイクル又は読み出しサイクルの際に２つの伝導チャネルを提供する。
本発明の実施形態はアンチヒューズ型ワンタイムプログラミングメモリセルを提供する。アンチヒューズ型ワンタイムプログラミングメモリセルは、ウェル領域と、第１のドープ領域と、第２のドープ領域と、第３のドープ領域と、第４のドープ領域と、ゲート酸化物層と、第１のゲートと、第２のゲートと、第３のゲートと、第１の金属層とを含む。第１のドープ領域と、第２のドープ領域と、第３のドープ領域と、第４のドープ領域とは、ウェル領域の表面下に形成される。ゲート酸化物層はウェル領域の表面を覆う。第１のゲートはゲート酸化物層上に形成され、第１のドープ領域と第２のドープ領域との上にわたっている。第１のゲートはワード線と接続される。第２のゲートはゲート酸化物層上に形成され、第３のドープ領域と第４のドープ領域との上にわたっている。第２のゲートはワード線と接続される。第３のゲートはゲート酸化物層上に形成され、第２のドープ領域と第３のドープ領域との上にわたっている。第３のゲートはアンチヒューズコントロール線と接続される。第１の金属層は第１のビアを通じて第１のドープ領域と接続され、第２のビアを通じて第４のドープ領域と接続される。第１の金属層はビット線である。
本発明の他の実施形態はアンチヒューズ型ワンタイムプログラミングメモリセルを提供する。アンチヒューズ型ワンタイムプログラミングメモリセルは、第１の選択トランジスタと、アンチヒューズトランジスタと、第２の選択トランジスタとを含む。第１の選択トランジスタの第１のドレイン／ソース端子がビット線と接続される。第１の選択トランジスタのゲート端子がワード線と接続される。アンチヒューズトランジスタの第１のドレイン／ソース端子が第１の選択トランジスタの第２のドレイン／ソース端子と接続される。アンチヒューズトランジスタのゲート端子がアンチヒューズコントロール線と接続される。第２の選択トランジスタの第１のドレイン／ソース端子がアンチヒューズトランジスタの第２のドレイン／ソース端子と接続される。第２の選択トランジスタのゲート端子がワード線と接続される。第２の選択トランジスタの第２のドレイン／ソース端子がビット線と接続される。
本発明の他の実施形態はアレイ構造を提供する。アレイ構造は、第１のビット線、第１のワード線、第２のワード線、第１のアンチヒューズコントロール線、及び第２のアンチヒューズコントロール線と接続される。アレイ構造は、第１のメモリセルと、第２のメモリセルとを含む。第１のメモリセルは、第１のドープ領域と、第２のドープ領域と、第３のドープ領域と、第４のドープ領域と、ゲート酸化物層と、第１のゲートと、第２のゲートと、第３のゲートと、第１の金属層とを含む。第１のドープ領域と、第２のドープ領域と、第３のドープ領域と、第４のドープ領域とは、ウェル領域の表面下に形成される。ゲート酸化物層はウェル領域の表面を覆う。第１のゲートはゲート酸化物層上に形成され、第１のドープ領域と第２のドープ領域との上にわたっている。第１のゲートは第１のワード線と接続される。第２のゲートはゲート酸化物層上に形成され、第３のドープ領域と第４のドープ領域との上にわたっている。第２のゲートは第１のワード線と接続される。第３のゲートはゲート酸化物層上に形成され、第２のドープ領域と第３のドープ領域との上にわたっている。第３のゲートは第１のアンチヒューズコントロール線と接続される。第１の金属層は第１のビアを通じて第１のドープ領域と接続され、第２のビアを通じて第４のドープ領域と接続される。第１の金属層は第１のビット線である。第２のメモリセルは、第４のドープ領域と、第５のドープ領域と、第６のドープ領域と、第７のドープ領域と、第４のゲートと、第５のゲートと、第６のゲートと、第１の金属層とを含む。第４のドープ領域と、第５のドープ領域と、第６のドープ領域と、第７のドープ領域とは、ウェル領域の表面下に形成される。第４のゲートはゲート酸化物層上に形成され、第４のドープ領域と第５のドープ領域との上にわたっている。第４のゲートは第２のワード線と接続される。第５のゲートはゲート酸化物層上に形成され、第６のドープ領域と第７のドープ領域との上にわたっている。第５のゲートは第２のワード線と接続される。第６のゲートはゲート酸化物層上に形成され、第５のドープ領域と第６のドープ領域との上にわたっている。第６のゲートは第２のアンチヒューズコントロール線と接続される。第１の金属層は第３のビアを通じて第７のドープ領域と接続される。
本発明の他の実施形態はアレイ構造を提供する。アレイ構造は、第１のビット線と、第１のワード線と、第２のワード線と、第１のアンチヒューズコントロール線と、第２のアンチヒューズコントロール線とに接続される。アレイ構造は、第１のメモリセルと、第２のメモリセルとを含む。第１のメモリセルは、第１の選択トランジスタと、第１のアンチヒューズトランジスタと、第２の選択トランジスタとを含む。第１の選択トランジスタの第１のドレイン／ソース端子が第１のビット線と接続される。第１の選択トランジスタのゲート端子が第１のワード線と接続される。第１のアンチヒューズトランジスタの第１のドレイン／ソース端子が第１の選択トランジスタの第２のドレイン／ソース端子と接続される。第１のアンチヒューズトランジスタのゲート端子が第１のアンチヒューズコントロール線と接続される。第２の選択トランジスタの第１のドレイン／ソース端子が第１のアンチヒューズトランジスタの第２のドレイン／ソース端子と接続される。第２の選択トランジスタのゲート端子が第１のワード線と接続される。第２の選択トランジスタの第２のドレイン／ソース端子が第１のビット線と接続される。第２のメモリセルは、第３の選択トランジスタと、第２のアンチヒューズトランジスタと、第４の選択トランジスタとを含む。第３の選択トランジスタの第１のドレイン／ソース端子が第１のビット線と接続される。第３の選択トランジスタのゲート端子が第２のワード線と接続される。第２のアンチヒューズトランジスタの第１のドレイン／ソース端子が第３の選択トランジスタの第２のドレイン／ソース端子と接続される。第２のアンチヒューズトランジスタのゲート端子が第２のアンチヒューズコントロール線と接続される。第４の選択トランジスタの第１のドレイン／ソース端子が第２のアンチヒューズトランジスタの第２のドレイン／ソース端子と接続される。第４の選択トランジスタのゲート端子が第２のワード線と接続される。第４の選択トランジスタの第２のドレイン／ソース端子が第１のビット線と接続される。
本発明の多数の目的、特徴及び効果は、以下の本発明の実施形態の詳細な説明を添付の図面と併せて読むことで容易に明白となろう。しかしながら、ここで採用する図面は説明を目的としたものであって、限定的なものとして解釈されるべきではない。
本発明の上記の目的や効果は、以下の詳細な説明と添付の図面を見ることで当業者にはより容易に明白となるであろう。
本発明の第１の実施形態に係るアンチヒューズ型ワンタイムプログラミングメモリセルの概略上面図である。 図１Ａのアンチヒューズ型ワンタイムプログラミングメモリセルの、線ＡＡ’に沿う概略断面図である。 本発明の第１の実施形態に係るアンチヒューズ型ワンタイムプログラミングメモリセルの概略等価回路図である。 本発明の第１の実施形態に係るＯＴＰメモリセルのプログラミングと読み出しのための、関連する電圧信号を概略的に図示したものである。 本発明の第１の実施形態に係るＯＴＰメモリセルのプログラミングと読み出しのための、関連する電圧信号を概略的に図示したものである。 本発明の第１の実施形態に係るＯＴＰメモリセルのプログラミングと読み出しのための、関連する電圧信号を概略的に図示したものである。 本発明の第１の実施形態に係るＯＴＰメモリセルのプログラミングと読み出しのための、関連する電圧信号を概略的に図示したものである。 本発明の第２の実施形態に係るアンチヒューズ型ワンタイムプログラミングメモリセルの概略断面図である。 本発明の実施形態に係るＯＴＰメモリセルのアレイ構造を図示する概略上面図である。 図４ＡのＯＴＰメモリセルのアレイ構造を図示する、線ＣＣ’に沿う概略断面図である。 図４Ａのアレイ構造の概略等価回路図である。
図１Ａは、本発明の第１の実施形態に係るアンチヒューズ型ワンタイムプログラミングメモリセルの概略上面図である。図１Ｂは、図１Ａのアンチヒューズ型ワンタイムプログラミングメモリセルの、線ＡＡ’に沿う概略断面図である。図１Ｃは、本発明の第１の実施形態に係るアンチヒューズ型ワンタイムプログラミングメモリセルの概略等価回路図である。簡潔にするために、アンチヒューズ型ワンタイムプログラミングメモリセルはＯＴＰメモリセルとも称される。
図１Ａ及び図１Ｂに示されるように、ＯＴＰメモリセルはＰウェル領域ＰＷに構築される。第１のドープ領域１１０と、第２のドープ領域１２０と、第３のドープ領域１３０と、第４のドープ領域１４０とは、Ｐウェル領域ＰＷの上部表面下に形成される。さらに、ゲート酸化物層１５０はＰウェル領域ＰＷの上部表面を覆う。この実施形態においては、第１のドープ領域１１０と、第２のドープ領域１２０と、第３のドープ領域１３０と、第４のドープ領域１４０とは、Ｎ型ドープ領域である。
第１のゲート１１５はゲート酸化物層１５０上に形成され、第１のドープ領域１１０と第２のドープ領域１２０の上にわたっている。さらに、第１のゲート１１５はメモリセルｃ１のワード線ＷＬと接続される。第２のゲート１３５はゲート酸化物層１５０上に形成され、第３のドープ領域１３０と第４のドープ領域１４０の上にわたっている。第２のゲート１３５もメモリセルｃ１のワード線ＷＬと接続される。第３のゲート１２５はゲート酸化物層１５０上に形成され、第２のドープ領域１２０と第３のドープ領域１３０の上にわたっている。第３のゲート１２５はメモリセルｃ１のアンチヒューズコントロール線ＡＦと接続される。この実施形態においては、３つのゲート１１５，１２５及び１３５はポリシリコンゲートである。
第１の金属層１６０は３つの金属ゲート１１５，１２５及び１３５の上に配置される。さらに、第１の金属層１６０は、２つのビアを通じて第１のドープ領域１１０と第４のドープ領域１４０とに接続される。第１の金属層１６０はメモリセルｃ１のビット線ＢＬとして使用される。さらに、第１のゲート１１５と第２のゲート１３５とは第２の金属層１７０を介して互いに接続される。
図１Ｃを参照してほしい。第１のドープ領域１１０と、第２のドープ領域１２０と、第１のゲート１１５とは、第１の選択トランジスタＴｓ１として一体的に形成される。第３のドープ領域１３０と、第４のドープ領域１４０と、第２のゲート１３５とは、第２の選択トランジスタＴｓ２として協調的に形成される。第２のドープ領域１２０と、第３のドープ領域１３０と、第３のゲート１２５とは、アンチヒューズトランジスタＴａｆとして協調的に形成される。
第１の選択トランジスタＴｓ１の第１のドレイン／ソース端子は、ビット線ＢＬと接続される。第１の選択トランジスタＴｓ１のゲート端子は、ワード線ＷＬと接続される。アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子は、第１の選択トランジスタＴｓ１の第２のドレイン／ソース端子と接続される。アンチヒューズトランジスタＴａｆのゲート端子は、アンチヒューズコントロール線ＡＦと接続される。第２の選択トランジスタＴｓ２の第１のドレイン／ソース端子は、アンチヒューズトランジスタＴａｆの第２のドレイン／ソース端子と接続される。第２の選択トランジスタＴｓ２のゲート端子は、ワード線ＷＬと接続される。第２の選択トランジスタＴｓ２の第２のドレイン／ソース端子は、ビット線ＢＬと接続される。
図２Ａ〜図２Ｄは、本発明の第１の実施形態に係るＯＴＰメモリセルのプログラミングと読み出しのための、関連する電圧信号を概略的に図示したものである。
図２Ａを参照してほしい。ＯＴＰセルにプログラムして第１の記憶状態にするために、接地電圧（０Ｖ）がビット線ＢＬに供給され、選択電圧Ｖｄｄがワード線ＷＬに供給され、第１のプログラム電圧Ｖｐ１がアンチヒューズコントロール線ＡＦに供給される。一実施形態においては、選択電圧Ｖｄｄの大きさは０．７５Ｖと３．６Ｖとの間の範囲にあり、第１のプログラム電圧は４Ｖと１１Ｖとの間の範囲にある。
第１の選択トランジスタＴｓ１と第２の選択トランジスタＴｓ２とが、ワード線ＷＬに印加された選択電圧Ｖｄｄとビット線ＢＬに印加された接地電圧に反応してオンにされると、バイアス電圧Ｖｐ１がアンチヒューズトランジスタＴａｆのゲート酸化物層に印加される。第１のプログラム電圧Ｖｐ１はゲート酸化物層の耐圧域を超えるため、アンチヒューズトランジスタＴａｆのゲート酸化物層は断裂する。断裂したゲート酸化物層は、数十オームの低い抵抗値を持つ抵抗器とみなされてもよい。さらに、ＯＴＰメモリセルｃ１は２つのプログラム電流ｌｐ１及びｌｐ２を生じさせる。具体的には、第１のプログラム電流ｌｐ１は第１の選択トランジスタＴｓ１を通ってビット線ＢＬへと流れ、第２のプログラム電流ｌｐ２は第２の選択トランジスタＴｓ２を通ってビット線ＢＬへと流れる。言い換えれば、低抵抗の抵抗器が、アンチヒューズコントロール線ＡＦとアンチヒューズトランジスタＴａｆの２つのドレイン／ソース端子の間に接続されている。この状態においては、ＯＴＰメモリセルｃ１は第１の記憶状態にある。
図２Ｂを参照してほしい。ＯＴＰセルにプログラムして第２の記憶状態にするために、選択電圧Ｖｄｄがワード線ＷＬとビット線ＢＬに供給され、第１のプログラム電圧Ｖｐ１がアンチヒューズコントロール線ＡＦに供給される。一実施形態においては、選択電圧Ｖｄｄの大きさは０．７５Ｖと３．６Ｖとの間の範囲にあり、第１のプログラム電圧Ｖｐ１は４Ｖと１１Ｖとの間の範囲にある。
第１の選択トランジスタＴｓ１と第２の選択トランジスタＴｓ２とが、ワード線ＷＬとビット線ＢＬとに印加された選択電圧Ｖｄｄに反応してオフにされると、バイアス電圧Ｖｐ１がアンチヒューズトランジスタＴａｆのゲート酸化物層に印加される。アンチヒューズトランジスタＴａｆのゲート酸化物層は、上記のバイアス条件では断裂しない。断裂していないゲート酸化物層は、数メガオームの高い抵抗値を持つ抵抗器とみなされてもよい。さらに、ＯＴＰメモリセルｃ１は２つのプログラム電流ｌｐ１及びｌｐ２を生じさせない。言い換えれば、高抵抗の抵抗器が、アンチヒューズコントロール線ＡＦとアンチヒューズトランジスタＴａｆの２つのドレイン／ソース端子の間に接続される。この状態においては、ＯＴＰメモリセルｃ１は第２の記憶状態にある。
読み出しサイクルの際には、接地電圧（０Ｖ）がビット線ＢＬに供給され、選択電圧Ｖｄｄがワード線ＷＬに供給され、読み出し電圧Ｖｒｅａｄがアンチヒューズコントロール線ＡＦに供給される。ビット線ＢＬを流れる読み出し電流の大きさにより、ＯＴＰメモリセルｃ１が第１の記憶状態を有するか、第２の記憶状態を有するかが判定される。一実施形態においては、選択電圧Ｖｄｄの大きさは０．７５Ｖと３．６Ｖとの間の範囲にあり、読み出し電圧Ｖｒｅａｄは０．７５Ｖと３．６Ｖとの間の範囲にある。
図２Ｃを参照してほしい。この状態では、ＯＴＰメモリセルｃ１は第１の記憶状態にある。第１の選択トランジスタＴｓ１と第２の選択トランジスタＴｓ２とが、選択電圧Ｖｄｄに反応してオンにされると、読み出し電圧Ｖｒｅａｄに反応して、アンチヒューズトランジスタＴａｆが第１の読み出し電流Ｉｒ１と第２の読み出し電流Ｉｒ２とを生じさせる。第１の読み出し電流Ｉｒ１は第１の選択トランジスタＴｓ１を通ってビット線ＢＬへと流れ、第２の読み出し電流Ｉｒ２は第２の選択トランジスタＴｓ２を通ってビット線ＢＬへと流れる。この状態においては、ビット線ＢＬを通って流れる全電流はＩｒ１＋Ｉｒ２に等しく、全電流の大きさは数マイクロアンペアである。
図２Ｄを参照してほしい。この状態では、ＯＴＰメモリセルｃ１は第２の記憶状態にある。第１の選択トランジスタＴｓ１と第２の選択トランジスタＴｓ２とが、選択電圧Ｖｄｄに反応してオンにされると、読み出し電圧Ｖｒｅａｄに反応して、アンチヒューズトランジスタＴａｆが第１の読み出し電流Ｉｒ１と第２の読み出し電流Ｉｒ２とを生じさせる。第１の読み出し電流Ｉｒ１と第２の読み出し電流Ｉｒ２の大きさはほとんどゼロである。この状態においては、ビット線ＢＬを通って流れる全電流はほとんどゼロである（例えば、１マイクロアンペアよりはるかに低い）。
言い換えれば、読み出しサイクルの際には、ビット線ＢＬを通って流れる電流の大きさによって、ＯＴＰセルｃ１が第１の記憶状態を有しているか、第２の記憶状態を有しているかが判断される。
この実施形態においては、プログラムサイクル又は読み出しサイクルの際に、ＯＴＰセルｃ１は２つの伝導チャネルを提供する。結果として、ＯＴＰセルｃ１のプログラミングを成功させる確率とＯＴＰセルｃ１を読み出す確率は、ともに高まる。
なお、本発明の教示を保持しつつも、多くの修正や改変がなされてもよい。例えば、ＯＴＰセルｃ１を製造する工程の際に、アンチヒューズトランジスタＴａｆのゲート酸化物層はエッチングされる。結果として、アンチヒューズトランジスタＴａｆのゲート酸化物層は２つの選択トランジスタ各々のゲート酸化物層よりも薄い。この状態においては、ＯＴＰセルｃ１のプログラミングを成功させる確率はさらに高まる。
図１ＡのＯＴＰセルｃ１においては、第１のゲート１１５と第２のゲート１３５とは第２の金属層１７０を介して互いに接続される。これに代えて、他の実施形態においては、第１のゲート１１５と第２のゲート１３５とを形成する工程において、第１のゲート１１５と第２のゲート１３５とがポリシリコン層を介して互いに接続される。
図３は、本発明の第２の実施形態に係るアンチヒューズ型ワンタイムプログラミングメモリセルの概略断面図である。第１の実施形態と比較すると、この実施形態のＯＴＰメモリセルｃ２は合併ドープ領域１２２を備えている。
ＣＭＯＳ半導体製造工程の際に、軽度ドープドレイン（lightly doped drain：ＬＤＤ）構造がドープ領域に形成される。図３に示すように、ＬＤＤ構造１１２が第１のドープ領域１１０に形成される。
この実施形態のＯＴＰメモリセルｃ２においては、第２のドープ領域と第３のドープ領域とは互いに近接している。結果として、第２のドープ領域のＬＤＤ構造と第３のドープ領域とのＬＤＤ構造は互いに重畳し、合併ドープ領域１２２を形成する。第２のドープ領域のＬＤＤ構造と第３のドープ領域のＬＤＤ構造を重畳させることは、本来のＬＤＤインプラント（例えばコアＬＤＤインプラント）を、より大きな深さを備えたＬＤＤインプラント（例えばＩ／Ｏ ＬＤＤインプラント）へと変更することによって達成されてもよい。
ＯＴＰメモリセルｃ２のプログラミングと読み取りの手順は第１の実施形態のそれらと同様であり、ここでは重複して記載することはしない。
図４Ａは、本発明の実施形態に係るＯＴＰメモリセルのアレイ構造を図示する概略上面図である。図４Ｂは、図４ＡのＯＴＰメモリセルのアレイ構造を図示する、線ＣＣ’に沿う概略断面図である。図４Ｃは図４Ａのアレイ構造の概略等価回路図である。
図４Ａ及び図４Ｂに示すように、アレイ構造はＯＴＰメモリセルｃ１１〜ｃ３３を３×３のアレイ内に含んでいる。ＯＴＰメモリセルｃ１１〜ｃ３３は第１の実施形態のＯＴＰメモリセルであってもよいし、第２の実施形態のＯＴＰメモリセルであってもよい。この実施形態においては、第１行のＯＴＰメモリセルｃ１１、ｃ１２及びｃ１３は第１のビット線ＢＬ１と接続され、第２行のＯＴＰメモリセルｃ２１、ｃ２２及びｃ２３は第２のビット線ＢＬ２と接続され、第３行のＯＴＰメモリセルｃ３１、ｃ３２及びｃ３３は第３のビット線ＢＬ３と接続される。
３つのＯＴＰメモリセルｃ１１、ｃ１２及びｃ１３はＰウェル領域ＰＷに構築される。１０個のドープ領域５０１〜５１０がＰウェル領域ＰＷの上部表面下に形成される。さらに、ゲート酸化物層５５０がＰウェル領域ＰＷの上部表面を覆う。この実施形態においては、１０個のドープ領域５０１〜５１０はＮ型ドープ領域である。
ＯＴＰメモリセルｃ１１の構造を以下に説明する。第１のゲートはゲート酸化物層５５０上に形成され、第１のドープ領域５０１と第２のドープ領域５０２との上にわたっている。さらに、第１のゲートはメモリセルｃ１１の第１のワード線ＷＬ１と接続される。第２のゲートはゲート酸化物層５５０上に形成され、第３のドープ領域５０３と第４のドープ領域５０４の上にわたっている。第２のゲートもメモリセルｃ１１の第１のワード線ＷＬ１と接続される。第３のゲートはゲート酸化物層５５０上に形成され、第２のドープ領域５０２と第３のドープ領域５０３の上にわたっている。第３のゲートはメモリセルｃ１１の第１のアンチヒューズコントロール線ＡＦ１と接続される。
ＯＴＰメモリセルｃ１２の構造を以下に説明する。第１のゲートはゲート酸化物層５５０上に形成され、第４のドープ領域５０４と第５のドープ領域５０５との上にわたっている。さらに、第１のゲートはメモリセルｃ１２の第２のワード線ＷＬ２と接続される。第２のゲートはゲート酸化物層５５０上に形成され、第６のドープ領域５０６と第７のドープ領域５０７との上にわたっている。第２のゲートもメモリセルｃ１２の第２のワード線ＷＬ２と接続される。第３のゲートはゲート酸化物層５５０上に形成され、第５のドープ領域５０５と第６のドープ領域５０６との上にわたっている。第３のゲートはメモリセルｃ１２の第２のアンチヒューズコントロール線ＡＦ２と接続される。
つまり、第４のドープ領域５０４はＯＴＰメモリセルｃ１１とＯＴＰメモリセルｃ１２とによって共有される。第４のドープ領域５０４がＯＴＰメモリセルｃ１１とＯＴＰメモリセルｃ１２とによって共有されるため、ＯＴＰメモリセルｃ１１をＯＴＰメモリセルｃ１２から隔絶するために、浅いトレンチ隔絶構造を形成する必要がない。
ＯＴＰメモリセルｃ１３の構造を以下に説明する。第１のゲートはゲート酸化物層５５０上に形成され、第７のドープ領域５０７と第８のドープ領域５０８との上にわたっている。さらに、第１のゲートはメモリセルｃ１３の第３のワード線ＷＬ３と接続される。第２のゲートはゲート酸化物層５５０上に形成され、第９のドープ領域５０９と第１０のドープ領域５１０との上にわたっている。第２のゲートもメモリセルｃ１３の第３のワード線ＷＬ３と接続される。第３のゲートはゲート酸化物層５５０上に形成され、第８のドープ領域５０８と第９のドープ領域５０９との上にわたっている。第３のゲートはメモリセルｃ１３の第３のアンチヒューズコントロール線ＡＦ３と接続される。
同様に、第７のドープ領域５０７はＯＴＰメモリセルｃ１２とＯＴＰメモリセルｃ１３とによって共有される。第７のドープ領域５０７がＯＴＰメモリセルｃ１２とＯＴＰメモリセルｃ１３とによって共有されるため、ＯＴＰメモリセルｃ１２をＯＴＰメモリセルｃ１３から隔絶するために、浅いトレンチ隔絶構造を形成する必要がない。
ＯＴＰメモリセルｃ２１〜ｃ２３の構造とＯＴＰメモリセルｃ３１〜３３の構造は、ＯＴＰメモリセルｃ１１〜１３の構造と類似しており、ここでは重複して記載することはしない。
図４Ｃを参照してほしい。ＯＴＰメモリセルｃ１１は、第１の選択トランジスタＴｓ１と、第２の選択トランジスタＴｓ２と、アンチヒューズトランジスタＴａｆとを含む。第１の選択トランジスタＴｓ１の第１のドレイン／ソース端子は、第１のビット線ＢＬ１と接続される。第１の選択トランジスタＴｓ１のゲート端子は、第１のワード線ＷＬ１と接続される。アンチヒューズトランジスタＴａｆの第１のドレイン／ソース端子は、第１の選択トランジスタＴｓ１の第２のドレイン／ソース端子と接続される。アンチヒューズトランジスタＴａｆのゲート端子は、第１のアンチヒューズコントロール線ＡＦ１と接続される。第２の選択トランジスタＴｓ２の第１のドレイン／ソース端子は、アンチヒューズトランジスタＴａｆの第２のドレイン／ソース端子と接続される。第２の選択トランジスタＴｓ２のゲート端子は、第１のワード線ＷＬ１と接続される。第２の選択トランジスタＴｓ２の第２のドレイン／ソース端子は、第１のビット線ＢＬ１と接続される。
他のＯＴＰメモリセルの構造はＯＴＰメモリセルｃ１１の構造と同様である。ＯＴＰメモリセルｃ１２は、第２のワード線ＷＬ２と、第２のアンチヒューズコントロール線ＡＦ２と、第１のビット線ＢＬ１とに接続される。ＯＴＰメモリセルｃ１３は、第３のワード線ＷＬ３と、第３のアンチヒューズコントロール線ＡＦ３と、第１のビット線ＢＬ１とに接続される。ＯＴＰメモリセルｃ２１は、第１のワード線ＷＬ１と、第１のアンチヒューズコントロール線ＡＦ１と、第２のビット線ＢＬ２とに接続される。ＯＴＰメモリセルｃ２２は、第２のワード線ＷＬ２と、第２のアンチヒューズコントロール線ＡＦ２と、第２のビット線ＢＬ２とに接続される。ＯＴＰメモリセルｃ２３は、第３のワード線ＷＬ３と、第３のアンチヒューズコントロール線ＡＦ３と、第２のビット線ＢＬ２とに接続される。ＯＴＰメモリセルｃ３１は、第１のワード線ＷＬ１と、第１のアンチヒューズコントロール線ＡＦ１と、第３のビット線ＢＬ３とに接続される。ＯＴＰメモリセルｃ３２は、第２のワード線ＷＬ２と、第２のアンチヒューズコントロール線ＡＦ２と、第３のビット線ＢＬ３とに接続される。ＯＴＰメモリセルｃ３３は、第３のワード線ＷＬ３と、第３のアンチヒューズコントロール線ＡＦ３と、第３のビット線ＢＬ３とに接続される。
上記の記載から、本発明はアンチヒューズ型ワンタイムプログラミングメモリセル及びそのアレイ構造を提供する。ＯＴＰメモリセルは、２つの選択トランジスタと１つのアンチヒューズトランジスタとを含む。さらに、プログラムサイクル又は読み出しサイクルの際にＯＴＰセルは２つの伝導チャネルを提供する。結果として、ＯＴＰセルのプログラミングを成功させる確率とＯＴＰセルを読み出す確率は、ともに高まる。
本発明は、現在最も実用的かつ好適な実施形態と考えられるものによって記述されているが、本発明は開示された実施形態に限定される必要はないと理解されるべきである。それとは逆に、添付の請求項の趣旨と範囲内に含まれる種々の修正や類似の構成を包含することが意図されており、添付の請求項には、そのような修正と類似の構成全てを包含するように最も広汎な解釈が与えられるべきである。

Claims (14)

  1. ウェル領域と、
    前記ウェル領域の表面下に形成された、第１のドープ領域、第２のドープ領域、第３のドープ領域、及び第４のドープ領域と、
    前記ウェル領域の前記表面を覆うゲート酸化物層と、
    前記ゲート酸化物層上に形成され、前記第１のドープ領域と前記第２のドープ領域との上にわたっている第１のゲートであって、ワード線と接続される第１のゲートと、
    前記ゲート酸化物層上に形成され、前記第３のドープ領域と前記第４のドープ領域との上にわたっている第２のゲートであって、前記ワード線と接続される第２のゲートと、
    前記ゲート酸化物層上に形成され、前記第２のドープ領域と前記第３のドープ領域との上にわたっている第３のゲートであって、アンチヒューズコントロール線と接続される第３のゲートと、
    第１のビアを通じて前記第１のドープ領域と接続され、第２のビアを通じて前記第４のドープ領域と接続される第１の金属層であって、ビット線である、第１の金属層と、
    を含むアンチヒューズ型ワンタイムプログラミングメモリセル。
  2. 前記第３のゲートの下の前記ゲート酸化物層が前記第１のゲートの下の前記ゲート酸化物層よりも薄く、前記第３のゲートの下の前記ゲート酸化物層が前記第２のゲートの下の前記ゲート酸化物層よりも薄い、
    請求項１に記載のアンチヒューズ型ワンタイムプログラミングメモリセル。
  3. 第２の金属層をさらに含み、前記第１のゲートと前記第２のゲートとが前記第２の金属層を介して互いに接続されている、
    請求項１に記載のアンチヒューズ型ワンタイムプログラミングメモリセル。
  4. 前記第１のゲートと前記第２のゲートとがポリシリコン層を介して互いに接続されている、
    請求項１に記載のアンチヒューズ型ワンタイムプログラミングメモリセル。
  5. 前記第２のドープ領域と前記第３のドープ領域とが結合され、結合ドープ領域となっている、
    請求項１に記載のアンチヒューズ型ワンタイムプログラミングメモリセル。
  6. 第１の選択トランジスタであって、当該第１の選択トランジスタの第１のドレイン／ソース端子がビット線と接続され、当該第１の選択トランジスタのゲート端子がワード線と接続される、第１の選択トランジスタと、
    アンチヒューズトランジスタであって、当該アンチヒューズトランジスタの第１のドレイン／ソース端子が前記第１の選択トランジスタの第２のドレイン／ソース端子と接続され、当該アンチヒューズトランジスタのゲート端子がアンチヒューズコントロール線と接続される、アンチヒューズトランジスタと、
    第２の選択トランジスタであって、当該第２の選択トランジスタの第１のドレイン／ソース端子が前記アンチヒューズトランジスタの第２のドレイン／ソース端子と接続され、当該第２の選択トランジスタのゲート端子が前記ワード線と接続され、当該第２の選択トランジスタの第２のドレイン／ソース端子が前記ビット線と接続される、第２の選択トランジスタと、
    を含むアンチヒューズ型ワンタイムプログラミングメモリセル。
  7. 第１のビット線、第１のワード線、第２のワード線、第１のアンチヒューズコントロール線、及び第２のアンチヒューズコントロール線と接続されるアレイ構造であって、
    第１のメモリセルであって、
    ウェル領域の表面下に形成された、第１のドープ領域、第２のドープ領域、第３のドープ領域、及び第４のドープ領域と、
    前記ウェル領域の前記表面を覆うゲート酸化物層と、
    前記ゲート酸化物層上に形成され、前記第１のドープ領域と前記第２のドープ領域との上にわたっている第１のゲートであって、前記第１のワード線と接続される第１のゲートと、
    前記ゲート酸化物層上に形成され、前記第３のドープ領域と前記第４のドープ領域との上にわたっている第２のゲートであって、前記第１のワード線と接続される第２のゲートと、
    前記ゲート酸化物層上に形成され、前記第２のドープ領域と前記第３のドープ領域との上にわたっている第３のゲートであって、前記第１のアンチヒューズコントロール線と接続される第３のゲートと、
    第１のビアを通じて前記第１のドープ領域と接続され、第２のビアを通じて前記第４のドープ領域と接続される第１の金属層であって、前記第１のビット線である、第１の金属層と、
    を含む、第１のメモリセルと、
    第２のメモリセルであって、
    前記ウェル領域の前記表面下に形成された、前記第４のドープ領域、第５のドープ領域、第６のドープ領域、及び第７のドープ領域と、
    前記ゲート酸化物層上に形成され、前記第４のドープ領域と前記第５のドープ領域との上にわたっている第４のゲートであって、前記第２のワード線と接続される第４のゲートと、
    前記ゲート酸化物層上に形成され、前記第６のドープ領域と前記第７のドープ領域との上にわたっている第５のゲートであって、前記第２のワード線と接続される第５のゲートと、
    前記ゲート酸化物層上に形成され、前記第５のドープ領域と前記第６のドープ領域との上にわたっている第６のゲートであって、前記第２のアンチヒューズコントロール線と接続される第６のゲートと、
    第３のビアを通じて前記第７のドープ領域と接続される前記第１の金属層と、
    を含む、第２のメモリセルと、
    を含む、
    アレイ構造。
  8. 前記第３のゲートの下の前記ゲート酸化物層が前記第１のゲートの下の前記ゲート酸化物層よりも薄く、前記第３のゲートの下の前記ゲート酸化物層が前記第２のゲートの下の前記ゲート酸化物層よりも薄く、前記第６のゲートの下の前記ゲート酸化物層が前記第４のゲートの下の前記ゲート酸化物層よりも薄く、前記第６のゲートの下の前記ゲート酸化物層が前記第５のゲートの下の前記ゲート酸化物層よりも薄い、
    請求項７に記載のアレイ構造。
  9. 第２の金属層であって、前記第１のゲートと前記第２のゲートとが当該第２の金属層を介して互いに接続される、第２の金属層と、
    第３の金属層であって、前記第４のゲートと前記第５のゲートとが当該第３の金属層を介して互いに接続される、第３の金属層と、
    をさらに含む、
    請求項７に記載のアレイ構造。
  10. 前記第１のゲートと前記第２のゲートが第１のポリシリコン層を介して互いに接続され、
    前記第４のゲートと前記第５のゲートが第２のポリシリコン層を介して互いに接続される、
    請求項７に記載のアレイ構造。
  11. 前記第２のドープ領域と前記第３のドープ領域とが結合されて、第１の結合ドープ領域となっており、前記第５のドープ領域と前記第６のドープ領域とが結合されて、第２の結合ドープ領域となっている、
    請求項７に記載のアレイ構造。
  12. 第３のメモリセルであって、
    前記ウェル領域の前記表面下に形成された、第８のドープ領域、第９のドープ領域、第１０のドープ領域、及び第１１のドープ領域と、
    前記ゲート酸化物層上に形成され、前記第８のドープ領域と前記第９のドープ領域との上にわたっている第７のゲートであって、前記第１のワード線と接続される第７のゲートと、
    前記ゲート酸化物層上に形成され、前記第１０のドープ領域と前記第１１のドープ領域との上にわたっている第８のゲートであって、前記第１のワード線と接続される第８のゲートと、
    前記ゲート酸化物層上に形成され、前記第９のドープ領域と前記第１０のドープ領域との上にわたっている第９のゲートであって、前記第１のアンチヒューズコントロール線と接続される第９のゲートと、
    第４のビアを通じて前記第８のドープ領域と接続され、第５のビアを通じて前記第１１のドープ領域と接続される第４の金属層であって、第２のビット線である、第４の金属層と、
    を含む、第３のメモリセルと、
    第４のメモリセルであって、
    前記ウェル領域の前記表面下に形成された、前記第１１のドープ領域、第１２のドープ領域、第１３のドープ領域、及び第１４のドープ領域と、
    前記ゲート酸化物層上に形成され、前記第１１のドープ領域と前記第１２のドープ領域との上にわたっている第１０のゲートであって、前記第２のワード線と接続される第１０のゲートと、
    前記ゲート酸化物層上に形成され、前記第１３のドープ領域と前記第１４のドープ領域との上にわたっている第１１のゲートであって、前記第２のワード線と接続される第１１のゲートと、
    前記ゲート酸化物層上に形成され、前記第１２のドープ領域と前記第１３のドープ領域との上にわたっている第１２のゲートであって、前記第２のアンチヒューズコントロール線と接続される第１２のゲートと、
    第６のビアを通じて前記第１４のドープ領域と接続される、前記第４の金属層と、
    を含む、第４のメモリセルと、
    をさらに含む、
    請求項７に記載のアレイ構造。
  13. 第１のビット線と、第１のワード線と、第２のワード線と、第１のアンチヒューズコントロール線と、第２のアンチヒューズコントロール線とに接続されるアレイ構造であって、
    第１のメモリセルであって、
    第１の選択トランジスタであって、当該第１の選択トランジスタの第１のドレイン／ソース端子が前記第１のビット線と接続され、当該第１の選択トランジスタのゲート端子が前記第１のワード線と接続される、第１の選択トランジスタと、
    第１のアンチヒューズトランジスタであって、当該第１のアンチヒューズトランジスタの第１のドレイン／ソース端子が前記第１の選択トランジスタの第２のドレイン／ソース端子と接続され、当該第１のアンチヒューズトランジスタのゲート端子が前記第１のアンチヒューズコントロール線と接続される、第１のアンチヒューズトランジスタと、
    第２の選択トランジスタであって、当該第２の選択トランジスタの第１のドレイン／ソース端子が前記第１のアンチヒューズトランジスタの第２のドレイン／ソース端子と接続され、当該第２の選択トランジスタのゲート端子が前記第１のワード線と接続され、当該第２の選択トランジスタの第２のドレイン／ソース端子が前記第１のビット線と接続される、第２の選択トランジスタと、
    を含む、第１のメモリセルと、
    第２のメモリセルであって、
    第３の選択トランジスタであって、当該第３の選択トランジスタの第１のドレイン／ソース端子が前記第１のビット線と接続され、当該第３の選択トランジスタのゲート端子が前記第２のワード線と接続される、第３の選択トランジスタと、
    第２のアンチヒューズトランジスタであって、当該第２のアンチヒューズトランジスタの第１のドレイン／ソース端子が前記第３の選択トランジスタの第２のドレイン／ソース端子と接続され、当該第２のアンチヒューズトランジスタのゲート端子が前記第２のアンチヒューズコントロール線と接続される、第２のアンチヒューズトランジスタと、
    第４の選択トランジスタであって、当該第４の選択トランジスタの第１のドレイン／ソース端子が前記第２のアンチヒューズトランジスタの第２のドレイン／ソース端子と接続され、当該第４の選択トランジスタのゲート端子が前記第２のワード線と接続され、当該第４の選択トランジスタの第２のドレイン／ソース端子が前記第１のビット線と接続される、第４の選択トランジスタと、
    を含む、第２のメモリセルと、
    を含む、
    アレイ構造。
  14. 第３のメモリセルであって、
    第５の選択トランジスタであって、当該第５の選択トランジスタの第１のドレイン／ソース端子が第２のビット線と接続され、当該第５の選択トランジスタのゲート端子が前記第１のワード線と接続される、第５の選択トランジスタと、
    第３のアンチヒューズトランジスタであって、当該第３のアンチヒューズトランジスタの第１のドレイン／ソース端子が前記第５の選択トランジスタの第２のドレイン／ソース端子と接続され、当該第３のアンチヒューズトランジスタのゲート端子が前記第１のアンチヒューズコントロール線と接続される、第３のアンチヒューズトランジスタと、
    第６の選択トランジスタであって、当該第６の選択トランジスタの第１のドレイン／ソース端子が前記第３のアンチヒューズトランジスタの第２のドレイン／ソース端子と接続され、当該第６の選択トランジスタのゲート端子が前記第１のワード線と接続され、当該第６の選択トランジスタの第２のドレイン／ソース端子が前記第２のビット線と接続される、第６の選択トランジスタと、
    を含む、第３のメモリセルと、
    第４のメモリセルであって、
    第７の選択トランジスタであって、当該第７の選択トランジスタの第１のドレイン／ソース端子が前記第２のビット線と接続され、当該第７の選択トランジスタのゲート端子が前記第２のワード線と接続される、第７の選択トランジスタと、
    第４のアンチヒューズトランジスタであって、当該第４のアンチヒューズトランジスタの第１のドレイン／ソース端子が前記第７の選択トランジスタの第２のドレイン／ソース端子と接続され、当該第４のアンチヒューズトランジスタのゲート端子が前記第２のアンチヒューズコントロール線と接続される、第４のアンチヒューズトランジスタと、
    第８の選択トランジスタであって、当該第８の選択トランジスタの第１のドレイン／ソース端子が前記第４のアンチヒューズトランジスタの第２のドレイン／ソース端子と接続され、当該第８の選択トランジスタのゲート端子が前記第２のワード線と接続され、当該第８の選択トランジスタの第２のドレイン／ソース端子が前記第２のビット線と接続される、第８の選択トランジスタと、
    を含む、第４のメモリセルと、
    をさらに含む、
    請求項１３に記載のアレイ構造。
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