TWI503824B - 記憶體陣列及其非揮發性記憶裝置 - Google Patents

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Yachin King
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Description

記憶體陣列及其非揮發性記憶裝置
本揭示內容是有關於一種半導體技術，且特別是有關於一種記憶體陣列及其非揮發性記憶裝置。
近年來由於工商發達、社會進步，相對提供之產品亦主要針對便利、確實、經濟實惠為主旨，因此，當前開發之產品亦比以往更加進步，而得以貢獻社會。在關於半導體記憶元件方面，近年來業者不斷地開發出整合度更高且低耗電之產品，使得作業與功效可達到事半功倍之運作。
當電流關掉後，儲存在記憶體裡面的資料不會消失者，這類型的記憶體稱為非揮發性記憶體。非揮發性記憶體中，依記憶體內的資料是否能在使用電腦時隨時改寫為標準，又可分為二大類產品，即唯讀記憶體(ROM)和快閃記憶體(Flash)。
由於電子裝置朝向輕薄短小的設計趨勢發展，如何在不影響操作及功能的狀況下將各類電子元件的尺寸縮小，是相當大的挑戰。目前的非揮性記憶體技術，在元件 尺寸上有相當大的改進空間。除需額外的製程步驟或光罩數目來達到使尺寸縮小的目的外，亦無法有效地將尺寸降低。
由此可見，上述現有的非揮發性記憶體，顯然仍存在不便與缺陷，而亟待加以進一步改進。相關領域莫不費盡心思來研發新一代的非揮發性記憶體，但長久以來一直未見適用的元件被發展完成。因此，如何提供一種可靠的非揮發性記憶體，實屬當前重要研發課題之一，亦成為當前相關領域極需改進的目標。
因此，本發明之一態樣是在提供一種非揮發性記憶裝置，包含：基板區、二儲存單元、間隙壁(spacer)結構以及二控制單元。二儲存單元包含：二反熔絲(anti-fuse)閘極結構以及二擴散區。二反熔絲閘極結構形成於基板區上，並各與基板區間形成有閘極介電層。二擴散區分別為以第一型雜質佈植之第一佈植區，形成於二反熔絲閘極結構之兩側之基板區中，並分別接觸於二反熔絲閘極結構其中之一。間隙壁結構形成於基板區上及二反熔絲閘極結構間，並接觸於二反熔絲閘極結構。二控制單元各包含：選擇閘極以及第二佈植區。選擇閘極形成於基板區上，並與基板區間形成有介電層，選擇閘極之第一側與儲存單元之二擴散區其中之一接觸。第二佈植區以第一型雜質佈植形成於基板區中，並接觸選擇閘極之第二側。
依據本發明一實施例，其中二反熔絲閘極結構更分別電性連接於控制線，二控制單元之選擇閘極分別電性連接於第一存取線，二控制單元之第二佈植區共同電性連接於第二存取線。其中第一存取線為字元線，第二存取線為位元線。
依據本發明另一實施例，其中二反熔絲閘極結構及選擇閘極分別為多晶矽閘極或金屬閘極。
依據本發明又一實施例，其中選擇閘極與二擴散區其中之一及第二佈植區形成金氧半導體元件。
依據本發明再一實施例，其中二反熔絲閘極結構其中之一之閘極介電層崩潰，以使擴散區位於第一資料狀態。
依據本發明更具有之一實施例，其中二反熔絲閘極結構其中之一之閘極介電層未崩潰，以使擴散區位於第二資料狀態。
本發明之又一態樣是在提供一種記憶體陣列，包含：複數非揮發性記憶裝置、複數控制線、複數第一存取線以及複數第二存取線。非揮發性記憶裝置各包含：基板區、二儲存單元、間隙壁結構以及二控制單元。二儲存單元包含：二反熔絲閘極結構以及二擴散區。二反熔絲閘極結構形成於基板區上，並各與基板區間形成有閘極介電層。二擴散區分別為以第一型雜質佈植之第一佈植區，形成於二反熔絲閘極結構之兩側之基板區中，並分別接觸於二反熔絲閘極結構其中之一。間隙壁結構形成於基板區上及二反熔絲閘極結構間，並接觸於二反熔絲閘極結構。二 控制單元各包含：選擇閘極以及第二佈植區。選擇閘極形成於基板區上，並與基板區間形成有介電層，選擇閘極之第一側與儲存單元之二擴散區其中之一接觸。第二佈植區以第一型雜質佈植形成於基板區中，並接觸選擇閘極之第二側。控制線分別電性連接於非揮發性記憶裝置至少其中之一之儲存單元之二反熔絲閘極結構其中之一。第一存取線分別電性連接於非揮發性記憶裝置至少其中之一之二控制單元其中之一之選擇閘極。第二存取線分別電性連接於非揮發性記憶裝置其中之一之二控制單元其中之一之第二佈植區。
依據本發明另一實施例，其中第一存取線分別為字元線，第二存取線分別為位元線。
應用本發明之優點在於藉由非揮發性記憶裝置的結構設計，使二反熔絲閘極結構可達到極佳的隔離效果，而輕易地達到上述之目的。
1‧‧‧記憶體陣列
10‧‧‧非揮發性記憶裝置
20‧‧‧基板區
22a、22b‧‧‧儲存單元
220a、220b‧‧‧反熔絲閘極結構
222a、222b‧‧‧擴散區
224a、224b‧‧‧閘極介電層
24a、24b‧‧‧控制單元
240a、240b‧‧‧選擇閘極
242a、242b‧‧‧佈植區
244a、244b‧‧‧介電層
26‧‧‧間隙壁結構
40a、40b‧‧‧間隙壁結構
50a、50b‧‧‧間隙壁結構
52‧‧‧隔離區
第1圖為本揭示內容一實施例中，一種記憶體陣列之示意圖；第2圖為本揭示內容一實施例中，非揮發性記憶裝置之佈局圖；第3圖則為本揭示內容一實施例中，非揮發性記憶裝置之剖面圖； 第4圖為本揭示內容另一實施例中，非揮發性記憶裝置之剖面圖；第5圖為本揭示內容另一實施例中，非揮發性記憶裝置之剖面圖；第6A圖為本揭示內容一實施例中，在第n儲存單元已進行燒錄時，以不同源極線電壓施加相鄰的第n儲存單元及第n+1儲存單元所產生的讀取電流之示意圖；第6B圖為本揭示內容一實施例中，在第n儲存單元未燒錄時，以不同源極線電壓施加相鄰的第n儲存單元及第n+1儲存單元所產生的讀取電流之示意圖；第7圖為本揭示內容一實施例中，非揮發性記憶裝置在長時間位於讀寫狀態下，開啟狀態及關閉狀態的電流示意圖；以及第8圖為本揭示內容一實施例中，非揮發性記憶裝置在長時間高溫烘烤下的電流示意圖。
請參照第1圖。第1圖為本揭示內容一實施例中，一種記憶體陣列1之示意圖。記憶體陣列1包含：複數非揮發性記憶裝置10、複數控制線SLn、SLn+1、…、SLn+3、複數第一存取線WLn、WLn+1、…、WLn+3以及複數第二存取線BLm、BLm+1、…、BLm+3。
於一實施例中，記憶體陣列1是由二維排列的非揮發性記憶裝置10所形成。第一存取線WLn-WLn+3分別為 一個字元線，第二存取線BLm-BLm+3分別為一個位元線，用以對其中至少一個非揮發性記憶裝置10進行選擇。控制線SLn-SLn+3分別為一個源極線，被選擇的非揮發性記憶裝置10可根據控制線SLn-SLn+3的電壓而被寫入或被讀取。
請同時參照第2圖及第3圖。第2圖為本揭示內容一實施例中，非揮發性記憶裝置10之佈局圖。第3圖則為本揭示內容一實施例中，非揮發性記憶裝置10之剖面圖。非揮發性記憶裝置10包含：基板區20、二儲存單元22a、22b、二控制單元24a、24b以及間隙壁結構26。
於本實施例中，基板區20為一P-井區。二個儲存單元22a、22b共包含：兩個反熔絲閘極結構220a及220b以及二擴散區222a、222b。
反熔絲閘極結構220a及220b形成於基板區20上，並各與基板區20間形成有閘極介電層224a及224b。其中，反熔絲閘極結構220a、擴散區222a與閘極介電層224a形成一個資料儲存單元，而反熔絲閘極結構220b、擴散區222b與閘極介電層224b形成另一個資料儲存單元。
於本實施例中，閘極介電層224a、224b可為氧化層(oxide)、氮化層(nitride)或是由高介電係數(high-k)材料所形成。並且於本實施例中，反熔絲閘極結構220a、220b各包含一個閘極。此閘極可為多晶矽閘極或是金屬閘極。
二擴散區222a、222b分別為以第一型雜質佈植之 佈植區，形成於基板區20中。於本實施例中，擴散區222a、222b是N型佈植區(n+)，亦即擴散區222a、222b是藉由在基板區20佈植如磷(P)或砷(As)等離子形成。擴散區222a接觸於反熔絲閘極結構220a其中一側，而擴散區222b接觸於反熔絲閘極結構220b其中一側。
間隙壁結構26形成於基板區20上及二反熔絲閘極結構220a、220b間，並接觸於二反熔絲閘極結構220a、220b。間隙壁結構26可達到使反熔絲閘極結構220a、220b相隔離，以避免其互相影響的功效。
於一實施例中，間隙壁結構26可為單一結構，以直接形成並覆蓋基板區20，或是相獨立卻極為接近或接觸的兩個結構，以使二反熔絲閘極結構220a、220b在距離相當接近的情形下，仍可達到隔離兩個儲存單元22a及22b的功效。儲存單元22a及22b可因而將其單元尺寸縮小。
控制單元24a包含：選擇閘極240a以及佈植區242a。控制單元24b包含：選擇閘極240b以及佈植區242b。選擇閘極240a、240b形成於基板區20上，並分別與基板區20間形成有介電層244a及244b。於本實施例中，介電層244a、244b可為氧化層、氮化層或是由高介電係數材料所形成。
選擇閘極240a之第一側與儲存單元22a之擴散區222a接觸。選擇閘極240b之第一側與儲存單元22b之擴散區222b接觸。佈植區242a係以第一型雜質，於本實施例中為N型雜質，佈植形成於基板區20中，並接觸選擇閘極 240a之第二側。佈植區242b亦以第一型雜質佈植形成於基板區20中，並接觸選擇閘極240b之第二側。因此，選擇閘極240a、佈植區242a及與選擇閘極240a接觸的擴散區222a共同形成一個金氧半導體元件。而選擇閘極240b、佈植區242b及與選擇閘極240b接觸的擴散區222b共同形成另一個金氧半導體元件。
控制線SLn及SLn+1分別電性連接於反熔絲閘極結構220a及220b。第一存取線WLn及WLn+1(位元線)分別電性連接於選擇閘極240a及240b。第二存取線BLm(字元線)則同時電性連接於佈植區242a及242b。
因此，上述的非揮發性記憶裝置10將使二擴散區222a、222b與反熔絲閘極結構220a、220b間分別形成一個反熔絲儲存結構。請參照下表1，係表示出本揭示內容一實施例中，字元線、源極線、位元線及P-井區電壓對以28奈米製程製造的儲存單元(如儲存單元22a、22b)施加不同電壓後，所對應的操作狀態：
由上述可知，以儲存單元22a為例，在閘極介電層224a正常的情形下，其在讀取時將未有或少有電流通過而 幾乎呈現開路狀態，於一實施例中為低態(0)。而在字元線(WL)之電壓為1.2伏特，且位元線(BL)電壓為0伏特時，此字元線及位元線所對應到的非揮發性記憶裝置10將被選擇，並藉由源極線(SL)施加至反熔絲閘極結構220a上的4伏特電壓使其下的閘極介電層224a崩潰(breakdown)進行寫入，而有電流通過而呈現短路狀態，於一實施例中為高態(1)。故稱為反熔絲儲存結構。
因此，本揭示內容之非揮發性記憶裝置10可藉由上述的操作方式進行讀寫，達到資料儲存之功效。由於間隙壁結構26的設置，在用以形成擴散區222a、222b的離子佈植過程中，將可提供儲存單元22a及22b中間的區間遮蔽的作用，使之不致被佈值。在對例如儲存單元22a進行上述的寫入過程中，間隙壁結構26的設置，將可避免鄰近的儲存單元22b被施加於儲存單元22a上的高電壓破壞。進一步地，間隙壁結構26在二反熔絲閘極結構220a、220b距離相當接近的情形下，仍可達到隔離兩個儲存單元22a及22b的功效。儲存單元22a及22b可因而將其單元尺寸縮小，整體記憶體陣列1的面積亦將因而縮小。
請參照第4圖。第4圖為本揭示內容另一實施例中，非揮發性記憶裝置10之剖面圖。與第3圖之實施例近似，非揮發性記憶裝置10包含：基板區20、儲存單元22a、22b以及控制單元24a、24b。以下係將針對第4圖之實施例與第3圖之實施例間的差異進行描述，而不再贅述重複的元件。
於本實施例中，非揮發性記憶裝置10包含兩個間隙壁結構40a及40b。間隙壁結構40a及40b形成於基板區20上，並分別與反熔絲閘極結構220a、220b相接觸。間隙壁結構40a及40b間具有一間距D。於一實施例中，當間隙壁結構40a及40b的間距D小於100奈米時，仍足以提供隔離的功效，使用以形成擴散區222a、222b的離子佈植過程不致佈植於儲存單元22a及22b中間的區間。
請參照第5圖。第5圖為本揭示內容另一實施例中，非揮發性記憶裝置10之剖面圖。與第3圖之實施例近似，非揮發性記憶裝置10包含：基板區20、儲存單元22a、22b以及控制單元24a、24b。以下係將針對第5圖之實施例與第3圖之實施例間的差異進行描述，而不再贅述重複的元件。
於本實施例中，非揮發性記憶裝置10包含兩個間隙壁結構50a及50b，以及隔離區52。隔離區52為以一第二型雜質佈植之佈植區。於本實施例中，隔離區52為P型佈植區(p+)，亦即隔離區52是藉由在基板區20中，間隙壁結構50a及50b下佈植如硼(B)離子形成。隔離區52可在間隙壁結構50a及50b的間距較大時，達到使儲存單元22a、22b隔離，以避免其互相影響的功效。
請同時參照第6A圖、第6B圖、第7圖及第8圖。第6A圖為本揭示內容一實施例中，在第n儲存單元已進行燒錄(儲存高位元)時，以不同源極線電壓施加相鄰的第n儲存單元及第n+1儲存單元所產生的讀取電流之示意圖。 第6B圖為本揭示內容一實施例中，在第n儲存單元未燒錄(儲存低位元)時，以不同源極線電壓施加相鄰的第n儲存單元及第n+1儲存單元所產生的讀取電流之示意圖。第7圖為本揭示內容一實施例中，非揮發性記憶裝置10在長時間位於讀寫狀態下，開啟狀態(儲存高位元)及關閉狀態(儲存低位元)的電流示意圖。第8圖為本揭示內容一實施例中，非揮發性記憶裝置10在長時間高溫烘烤(450小時；攝氏150度)下的電流示意圖。
由上述三圖可知，本揭示內容的記憶體陣列及其非揮發性記憶裝置可藉由反熔絲的結構達到資料儲存的功效，並藉由間隙壁結構的設置，達到儲存單元間良好的隔離效果，在連續的讀寫或長時間高溫烘烤下將不會產生電流退化(degradation)的現象，不論是穩定度或是隔離效果都具有良好的表現。
雖然本揭示內容已以實施方式揭露如上，然其並非用以限定本揭示內容，任何熟習此技藝者，在不脫離本揭示內容之精神和範圍內，當可作各種之更動與潤飾，因此本揭示內容之保護範圍當視後附之申請專利範圍所界定者為準。
10‧‧‧非揮發性記憶裝置
20‧‧‧基板區
22a、22b‧‧‧儲存單元
220a、220b‧‧‧反熔絲閘極結構
222a、222b‧‧‧擴散區
224a、224b‧‧‧閘極介電層
24a、24b‧‧‧控制單元
240a、240b‧‧‧選擇閘極
242a、242b‧‧‧佈植區
244a、244b‧‧‧介電層
26‧‧‧間隙壁結構

Claims (9)

  1. 一種非揮發性記憶裝置，包含：一基板區；二儲存單元，包含：二反熔絲(anti-fuse)閘極結構，形成於該基板區上，並各與該基板區間形成有一閘極介電層；以及二擴散區，分別為以一第一型雜質佈植之一第一佈植區，形成於該二反熔絲閘極結構之兩側之該基板區中，並分別接觸於該二反熔絲閘極結構其中之一；一間隙壁(spacer)結構，形成於該基板區上及該二反熔絲閘極結構間，並接觸於該二反熔絲閘極結構；以及二控制單元，各包含：一選擇閘極，形成於該基板區上，並與該基板區間形成有一介電層，該選擇閘極之一第一側與該儲存單元之該二擴散區其中之一接觸；以及一第二佈植區，以該第一型雜質佈植形成於該基板區中，並接觸該選擇閘極之一第二側。
  2. 如請求項1所述之非揮發性記憶裝置，其中該二反熔絲閘極結構更分別電性連接於一控制線，該二控制單元之該選擇閘極分別電性連接於一第一存取線，該二控制單元之該第二佈植區共同電性連接於一第二存取線。
  3. 如請求項2所述之非揮發性記憶裝置，其中該第一存取線為一字元線，該第二存取線為一位元線。
  4. 如請求項1所述之非揮發性記憶裝置，其中該二反熔絲閘極結構及該選擇閘極分別為一多晶矽閘極或一金屬閘極。
  5. 如請求項1所述之非揮發性記憶裝置，其中該選擇閘極與該二擴散區其中之一及該第二佈植區形成一金氧半導體元件。
  6. 如請求項1所述之非揮發性記憶裝置，其中該二反熔絲閘極結構其中之一之該閘極介電層崩潰，以使該擴散區位於一第一資料狀態。
  7. 如請求項1所述之非揮發性記憶裝置，其中該二反熔絲閘極結構其中之一之該閘極介電層未崩潰，以使該擴散區位於一第二資料狀態。
  8. 一種記憶體陣列，包含：複數非揮發性記憶裝置，各包含：一基板區；一儲存單元，包含： 二反熔絲閘極結構，形成於該基板區上，並各與該基板區間形成有一閘極介電層；以及二擴散區，分別為以一第一型雜質佈植之一第一佈植區，形成於該二反熔絲閘極結構之兩側之該基板區中，並分別接觸於該二反熔絲閘極結構其中之一；一間隙壁(Spacer)結構，形成於該基板區上及該二反熔絲閘極結構間，並接觸於該二反熔絲閘極結構；以及二控制單元，各包含：一選擇閘極，形成於該基板區上，並與該基板區間形成有一介電層，該選擇閘極之一第一側與該儲存單元之該二擴散區其中之一接觸；以及一第二佈植區，以該第一型雜質佈植形成於該基板區中，並接觸該選擇閘極之一第二側；複數控制線，分別電性連接於該等非揮發性記憶裝置至少其中之一之該儲存單元之該二反熔絲閘極結構其中之一；複數第一存取線，分別電性連接於該等非揮發性記憶裝置至少其中之一之該二控制單元其中之一之該選擇閘極；以及複數第二存取線，分別電性連接於該等非揮發性記憶裝置至少其中之一之該二控制單元之該第二佈植區。
  9. 如請求項8所述之記憶體陣列，其中該等第一存取線分別為一字元線，該等第二存取線分別為一位元線。
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