TW201839960A - 半導體裝置及其製造方法 - Google Patents

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川嶋祥之
橋本孝司
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日商瑞薩電子股份有限公司
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Abstract

本發明之課題在提供一種半導體裝置及其製造方法，其能縮小單元之尺寸，並且在讀出動作時，能抑制干擾之產生。第一記憶體單元FMC具有第一記憶用電晶體MT1。第二記憶體單元SMC具有第二記憶用電晶體MT2。控制閘CG為第一記憶體單元FMC與第二記憶體單元SMC所共有。於俯視圖中，控制閘CG夾於記憶用電晶體MT1之記憶體閘極MG1與記憶用電晶體MT2之記憶體閘極MG2之間。

Description

半導體裝置及其製造方法
本發明是關於半導體裝置及其製造方法
半導體裝置中有非易失性記憶體。非易失性記憶體是即使關掉電源亦殘留有記憶資料之元件。將該非易失性記憶體混合裝載於與邏輯用半導體裝置相同之半導體基板上，藉此能實現高功能之半導體裝置。混合裝載這種非易失性記憶體之半導體裝置，作為內建型微電腦，被廣泛使用在汽車搭載裝置等領域。
作為這種非易失性記憶體之單元結構，有由選擇用電晶體、記憶用電晶體之兩個電晶體組成之單元結構。這種單元結構例如揭露於日本特開2004－200504號公報(專利文獻1)。
此處，選擇用電晶體是選擇非易失性記憶體之單元。記憶用電晶體是藉由儲存電荷使閾值電壓變動，藉此記憶資料。該記憶用電晶體具有MONOS(Metal Oxide Nitride Oxide Semiconductor：金屬氧化物氮化物氧化物半導體)結構。
又，作為非易失性記憶體之單元結構，亦有僅由電荷記憶用記憶體記憶用電晶體構成之結構。 [先行技術文獻] [專利文獻]
專利文獻1：日本特開2004－200504號公報
[發明所欲解決之問題]
在由上述兩個電晶體構成之記憶體單元結構中，由於必須要有兩個電晶體，因此有記憶體單元尺寸變大之問題。
又，在僅由上述一個電晶體構成之記憶體單元結構中，當進行讀出動作時，產生干擾，因此有可靠度低之問題。
從本說明書之記載及附圖能瞭解其他問題和新特徵。 [解決問題之方式]
依一實施形態，第一記憶體單元具有第一記憶用電晶體。第二記憶體單元具有第二記憶用電晶體。控制閘為第一記憶體單元與第二記憶體單元共有。控制閘是夾於俯視圖中第一記憶用電晶體之第一記憶體閘極與第二記憶用電晶體之第二記憶體閘極之間。
依另一實施形態，第一記憶用電晶體具有第一記憶體閘極。選擇用電晶體具有控制閘。第一記憶用電晶體與選擇用電晶體共有俯視圖中配置於第一記憶體閘極與控制閘之間之第一雜質區。第一源極配線電性連接於第一雜質區。 [發明之效果]
依該一及另一實施形態，能實現半導體裝置及其製造方法，該半導體裝置及其製造方法能縮小記憶體單元尺寸，並且進行讀出動作時，能抑制產生干擾。
以下，依照附圖說明實施形態。 (實施形態1) 如圖1所示，本實施形態之半導體裝置CHI是晶片狀態，具有半導體基板。在半導體基板之主表面上配置有：RAM(Random Access Memory：隨機存取記憶體)、CPU(Central Processing Unit：中央處理單元)、快閃記憶體(flash memory)、周邊電路等各領域。
又，本實施形態之半導體裝置，並非限定於半導體晶片，晶圓狀態亦可，用密封樹脂密封之封裝狀態亦可。
以下，使用圖2說明本實施形態之半導體裝置之電路構成。 如圖2所示，在記憶體單元陣列中，複數個記憶體單元配置成矩陣形。複數個記憶體單元各具有：記憶用電晶體、及選擇用電晶體。在位元配線之延伸方向，彼此相鄰之兩個記憶體單元共有選擇用電晶體。具體而言，如以下所述。
複數個記憶體單元中之第一記憶體單元FMC具有：記憶用電晶體MT1(第一記憶用電晶體)、及選擇用電晶體ST。由記憶用電晶體MT1之源極／汲極形成之一對雜質區之一方、與由選擇用電晶體ST源極／汲極形成之一對雜質區一方是彼此電性連接。
由記憶用電晶體MT1之源極／汲極形成之一對雜質區之一方、與由選擇用電晶體ST源極／汲極形成之一對雜質區一方之雙方皆電性連接於源極配線S1(第一源極配線)。由記憶用電晶體MT1之源極／汲極形成之一對雜質區之另一方是電性連接於位元配線BL1(第一位元配線)。
複數個記憶體單元中之第二記憶體單元SMC具有：記憶用電晶體MT2(第二記憶用電晶體)、及選擇用電晶體ST。由記憶用電晶體MT2之源極／汲極形成之一對雜質區之一方、與由選擇用電晶體ST源極／汲極形成之一對雜質區之另一方是彼此電性連接。
由記憶用電晶體MT2之源極／汲極形成之一對雜質區之一方、與由選擇用電晶體ST源極／汲極形成之一對雜質區之另一方之雙方皆電性連接於源極配線S2(第二源極配線)。由記憶用電晶體MT2之源極／汲極形成之一對雜質區之另一方是電性連接於位元配線BL2(第二位元配線)。
第一記憶體單元FMC與第二記憶體單元SMC是在位元配線BL1、BL2之各延伸方向彼此相鄰。第一記憶體單元FMC與第二記憶體單元SMC共有選擇用電晶體ST。因此，在位元配線BL1、BL2之延伸方向並排之記憶用電晶體MT1與記憶用電晶體MT2之間，只配置有一個選擇用電晶體ST。
上述之第一記憶體單元FMC與第二記憶體單元SMC之組合是反複配置於列方向(記憶體閘極MG1、MG2之延伸方向)及行方向(位元配線BL1、BL2之延伸方向)。
配置於列方向之複數個記憶用電晶體MT1之各記憶體閘極MG1是彼此電性連接。又，配置於列方向之複數個記憶用電晶體MT2之各記憶體閘極MG2是彼此電性連接。又，配置於列方向之複數個選擇用電晶體ST之各控制閘CG是彼此電性連接。
配置於列方向之複數個第一記憶體單元FMC之各記憶用電晶體MT1與選擇用電晶體ST之連接部是藉由源極配線S1電性連接。配置於列方向之複數個第二記憶體單元SMC之各記憶用電晶體MT2與選擇用電晶體ST之連接部是藉由源極配線S2電性連接
又，配置於行方向之複數個第一記憶體單元FMC之各記憶用電晶體MT1之一對雜質區之另一方是藉由位元配線BL1電性連接。又，配置於行方向之複數個第二記憶體單元FMC之各記憶用電晶體MT2之一對雜質區之另一方是藉由位元配線BL2電性連接。
以下，使用圖3及圖4說明本實施形態之半導體裝置之具體構成。
主要如圖4所示，在半導體基板SUB上配置有井區WL。在半導體基板SUB上以與井區WL連接之方式配置有通道形成區CHA。通道形成區CHA位於半導體基板SUB之主表面MS之位置。
在該半導體基板SUB之主表面MS上配置有第一記憶體單元FMC與第二記憶體單元SMC。具體而言，在半導體基板SUB之主表面MS上各形成有構成第一記憶體單元FMC與第二記憶體單元SMC之記憶用電晶體MT1、MT2、與選擇用電晶體ST。
記憶用電晶體MT1具有：雜質區IR1(第一雜質區)、雜質區IR3(第三雜質區)、閘絕緣膜GI1、記憶體閘極MG1(第一記憶體閘極)。
雜質區IR1與雜質區IR3構成記憶用電晶體MT1之一對源極／汲極。雜質區IR1、IR3各彼此空出間隔配置於半導體基板SUB之主表面MS上。雜質區IR1、IR3各具有例如LDD(Lightly Doped Drain：輕摻雜汲極)結構，且具有高濃度雜質區HI與低濃度雜質區LI。為了連接於各雜質區IR1、IR3，配置有矽化物層SC1。
閘絕緣膜GI1是夾於雜質區IR1與雜質區IR3之半導體基板SUB之區域上，配置於半導體基板SUB之主表面上。該閘絕緣膜GI1具有電荷儲存膜SN(第一電荷儲存膜)。閘絕緣膜GI1具有由依序疊層例如第一矽氧化膜SO1、矽氮化膜SN、第二矽氧化膜SO2所構成之疊層結構。
記憶體閘極MG1配置於電荷儲存膜SN(閘絕緣膜GI1)之上方。記憶體閘極MG1具有：導電膜CL、矽化物層SC2。導電膜CL是由導入雜質之多結晶矽(摻雜多晶矽)構成。矽化物層SC2是配置於該導電膜CL上。在該記憶體閘極MG1之側壁形成有側壁形之側壁絕緣膜SW。
記憶用電晶體MT2具有：雜質區IR2(第二雜質區)、雜質區IR4(第四雜質區)、閘絕緣膜GI1、記憶體閘極MG2(第二記憶體閘極)。
雜質區IR2與雜質區IR4構成記憶用電晶體MT2之一對源極／汲極。雜質區IR2、IR4各彼此空出間隔配置於半導體基板SUB之主表面MS上。雜質區IR2、IR4各具有例如LDD(Lightly Doped Drain：輕摻雜汲極)結構，且具有高濃度雜質區HI與低濃度雜質區LI。為了連接於各雜質區IR2、IR4，配置有矽化物層SC1。
閘絕緣膜GI1是夾於雜質區IR2與雜質區IR4之半導體基板SUB之區域上，配置於半導體基板SUB之主表面上。該閘絕緣膜GI1具有電荷儲存膜SN(第二電荷儲存膜)。閘絕緣膜GI1具有由依序疊層例如第一矽氧化膜SO1、矽氮化膜SN、第二矽氧化膜SO2所構成之疊層結構
記憶體閘極MG2配置於電荷儲存膜SN(閘絕緣膜GI1)之上方。記憶體閘極MG2具有：導電膜CL、矽化物層SC2。導電膜CL是由例如摻雜多晶矽構成。矽化物層SC2配置於該導電膜CL上。在該記憶體閘極MG2之側壁形成有側壁形之側壁絕緣膜SW。
選擇用電晶體ST配置於記憶用電晶體MT1與記憶用電晶體MT2之間。選擇用電晶體ST具有：雜質區IR1、雜質區IR2、閘絕緣膜GI2、控制閘CG。
雜質區IR1與雜質區IR2構成選擇用電晶體ST之一對源極／汲極。各雜質區IR1、IR2彼此空出間隔配置於半導體基板SUB之主表面MS上。
閘絕緣膜GI2是夾於雜質區IR1與雜質區IR2之半導體基板SUB之區域上，配置於半導體基板SUB之主表面MS上。該閘絕緣膜GI1是由絕緣膜形成，例如是單層矽氧化膜。
控制閘CG配置於閘絕緣膜GI2上。藉此控制閘CG被配置成與半導體基板SUB絕緣。控制閘CG具有：導電膜CL、矽化物層SC2。導電膜CL例如由摻雜多晶矽形成。矽化物層SC2配置於該導電膜CL上。在該控制閘CG之側壁形成有側壁形之側壁絕緣膜SW。
上述矽化物層SC1、SC2各由例如NiSi(鎳矽)形成。記憶用電晶體MT1之雜質區IR1與選擇用電晶體ST之雜質區IR1是相同雜質區。亦即，記憶用電晶體MT1與選擇用電晶體ST共有雜質區IR1。
又，記憶用電晶體MT2之雜質區IR2與選擇用電晶體ST之雜質區IR2是相同雜質區。亦即，記憶用電晶體MT2與選擇用電晶體ST共有雜質區IR2。
第一記憶體單元FMC與第二記憶體單元SMC共有選擇用電晶體ST。因此，第一記憶體單元FMC與第二記憶體單元SMC共有控制閘CG。該控制閘CG能選擇記憶用電晶體MT1與記憶用電晶體MT2。
在半導體基板SUB之主表面MS上配置有層間絕緣膜I I。層間絕緣膜I I覆蓋記憶用電晶體MT1、MT2與選擇用電晶體ST。層間絕緣膜I I具有複數個接觸孔CH。複數個接觸孔CH分別連接到矽化物層SC1。
在複數個接觸孔CH之各內部配置有塞型導電膜PL。雜質區IR3，介於塞型導電膜PL與矽化物層SC1之間，電性連接有位元配線BL1(第一位元配線)。雜質區IR4，介於塞型導電膜PL與矽化物層SC1之間，電性連接有位元配線BL2(第二位元配線) 。
雜質區IRI，介於塞型導電膜PL與矽化物層SC1之間，電性連接有源極配線S1(第一源極配線)。雜質區IR2，介於塞型導電膜PL與矽化物層SC1之間，電性連接有源極配線S2(第二源極配線)。
第一記憶體單元FMC及第二記憶體單元SMC構成記憶體單元體MCU。彼此相鄰於行方向(位元配線BL1、BL2之延伸方向)之兩個記憶體單元體MCU，兩個記憶體單元體MCU之界線A是對稱(線對稱)。
一記憶體單元體MCU之記憶用電晶體MT1與另一記憶體單元體MCU之記憶用電晶體MT1共有雜質區IR3。
主要如圖3所示，俯視圖中，記憶體閘極MG1、記憶體閘極MG2、控制閘CG以彼此並列方式延伸。又，俯視圖中，位元配線BL1與位元配線BL2以彼此並列方式延伸。俯視圖中，複數個閘(記憶體閘極MG1、記憶體閘極MG2、控制閘CG)與複數條位元配線BL1、BL2彼此交叉(例如正交)。
控制閘CG夾於俯視圖中記憶體閘極MG1與記憶體閘極MG2之間。雜質區IR1夾於俯視圖中控制閘CG與記憶體閘極MG1之間。雜質區IR2夾於俯視圖中控制閘CG與記憶體閘極MG2之間。
記憶體閘極MG1夾於俯視圖中雜質區IR1與雜質區IR3之間。記憶體閘極MG2夾於俯視圖中雜質區IR2與雜質區IR4之間
又，在本揭露中，俯視圖是指如圖3所示，從與半導體基板SUB之主表面MS正交之方向所視之視點。
以下，使用圖5說明本實施形態之半導體裝置之動作。 在以下說明中，對記憶用電晶體MT1、MT2之電荷儲存層亦即矽氮化膜注入電子當作「寫入」，注入正孔(hole)當作「消去」。
如圖5(A)所示，當讀出記憶於記憶用電晶體MT1之資料時，在位元配線BL1及控制閘CG上例如施加有電源電位VDD。又，源極配線S1例如開(OPEN)，記憶體閘極MG1及源極配線S2為例如0V。又，記憶體閘極MG2、位元配線BL2及半導體基板SUB各為例如0V。
將讀出時施加於記憶體閘極MG1之電壓設定為記憶用電晶體MT1之寫入狀態之閾值電壓與消去狀態之閾值電壓之間的值，藉此能辨別寫入狀態和消去狀態。
又，當讀出記憶於記憶用電晶體MT2之資料時，在位元配線BL2及控制閘CG上例如施加有電源電位VDD。又，源極配線S2例如開(OPEN)，記憶體閘極MG2及源極配線S1為例如0V。又，記憶體閘極MG1、位元配線BL1及半導體基板SUB各為例如0V。
如圖5(B)所示，當把資料寫入於記憶用電晶體MT1時，在位元配線BL1上例如施加－4V，在記憶體閘極MG1例如施加4V，源極配線S1例如開(OPEN)。又，源極配線S2例如開(OPEN)，控制閘CG、記憶體閘極MG2、及位元配線BL2各為例如0V，半導體基板SUB為例如－4V。
由於位元配線BL1與記憶體閘極MG1之電位差變大，因此從位元配線BL1將電子注入於電荷儲存層亦即矽氮化膜上。藉此，記憶用電晶體MT1之閾值電壓上升，能進行寫入。
當把資料寫入於記憶用電晶體MT2時，在位元配線BL2上例如施加－4V，在記憶體閘極MG2例如施加4V，源極配線S2例如開(OPEN)。又，源極配線S1例如開(OPEN)，控制閘CG、記憶體閘極MG1及位元配線BL1各為例如0V，半導體基板SUB為例如－4V。
又，當消去記憶用電晶體MT1、MT2之資料時，在位元配線BL1、BL2、源極配線S1、S2及半導體基板SUB施加5V。又，在記憶體閘極MG1、MG2施加－5V，控制閘CG為0V。藉此，從記憶用電晶體MT1、MT2之各電荷儲存膜亦即矽氮化膜，將電子往位元配線BL1、BL2、源極配線S1、S2抽出。藉此，記憶用電晶體MT1、MT2之各閾值電壓下降，進行消去。
接著，使用圖6～圖17說明本實施形態之半導體裝置之製造方法。以下，說明與高耐壓MOS(Metal Oxide Semiconductor：金屬氧化物半導體)電晶體及低壓MOS電晶體同時形成圖3及圖4所示之記憶體單元之情形。
如圖6所示，在半導體基板SUB之主表面MS上形成有例如STI(Shallow Trench Isolation：淺溝隔離)，作為元件分離結構EI。該STI是在半導體基板SUB之主表面MS上形成溝TR，以埋入該溝TR內之方式，將埋入絕緣膜BI埋入藉此形成。
在半導體基板SUB之井區WL上形成有通道形成區CHA。又，亦可在井區WL上形成通道形成區CHA後，再形成STI。
如圖7所示，在半導體基板SUB之主表面MS上形成有閘絕緣膜GI2。該閘絕緣膜GI2例如藉由矽氧化膜形成。
如圖8所示，藉由通常之照片製版技術及蝕刻技術，將閘絕緣膜GI2圖案化。藉此，在選擇用電晶體ST、高耐壓MOS電晶體及低壓MOS電晶體之各形成區殘留有閘絕緣膜GI2，將此以外之閘絕緣膜GI2去除。
如圖9所示，在半導體基板SUB之主表面MS上依序疊層有第一矽氧化膜SO1、矽氮化膜SN、第二矽氧化膜SO2。該疊層結構是以覆蓋閘絕緣膜GI2上之方式形成。
如圖10所示，藉由通常之照片製版技術及蝕刻技術，將第二矽氧化膜SO2、矽氮化膜SN、第一矽氧化膜SO1依序圖案化。藉此，在記憶用電晶體MT1、MT2之各形成區，殘留有第一矽氧化膜SO1、矽氮化膜SN、第二矽氧化膜SO2之疊層結構。
如圖11所示，將低壓MOS電晶體形成區之閘絕緣膜GI2去除。
如圖12所示，露出之半導體基板SUB之主表面MS被氧化。藉此，在露出之半導體基板SUB之主表面MS上形成有由矽氧化膜所構成之閘絕緣膜GI。
如圖13所示，在半導體基板SUB之主表面MS上形成有例如由摻雜多晶矽構成之導電膜CL。
如圖14所示，藉由通常之照片製版技術及蝕刻技術，將導電膜CL圖案化，用以形成閘形狀。又，第一矽氧化膜SO1、矽氮化膜SN、及第二矽氧化膜SO2亦加以圖案化。又，閘絕緣膜GI、GI2亦加以圖案化。藉此，形成閘絕緣膜GI、GI1、GI2。
如圖15所示，將導電膜CL作為遮罩，在半導體基板SUB之主表面MS上注入雜質離子。藉此，在半導體基板SUB之主表面MS上形成低濃度雜質區LI。
如圖16所示，在各導電膜CL之側壁形成有側壁形之側壁絕緣膜SW。將導電膜CL與側壁絕緣膜SW作為遮罩，在半導體基板SUB之主表面MS上注入雜質離子。藉此，在半導體基板SUB之主表面MS上形成高濃度雜質區HI。藉由該高濃度雜質區HI與低濃度雜質區LI形成LDD結構之雜質區IR、IR1～IR4。
之後，形成連接於各雜質區IR、IR1～IR4之矽化物層SC1、連接於導電膜CL之矽化物層SC2。藉此，形成由導電膜CL與矽化物層SC2構成之各閘極MG1、MG2、CG。又，矽化物層SC1、SC2各由例如NiSi(鎳矽)形成。
藉由上述程序，形成有記憶用電晶體MT1、MT2、選擇用電晶體ST、高耐壓MOS電晶體、及低壓MOS電晶體。
如圖17所示，為了覆蓋各電晶體，在半導體基板SUB之主表面MS上形成有層間絕緣膜I I。在該層間絕緣膜I I上，藉由通常之照片製版技術及蝕刻技術，形成有複數個接觸孔CH。為了埋入該複數個接觸孔CH，形成有塞型導電膜PL。之後，形成位元配線BL1、BL2，以製造如圖3、圖4所示所示之本實施形態之半導體裝置。
以下，對照圖18所示之比較例1及圖19所示之比較例2，說明本實施形態之作用效果。
如圖18所示，在比較例1中，一個記憶體單元包含：電荷記憶用MONOS電晶體MT與記憶體選擇用之電晶體ST之兩個電晶體。又，如圖19所示，在比較例2中，一個記憶體單元僅由一個MONOS電晶體MT構成。
圖18所示之比較例1，一個記憶體單元包含兩個電晶體。因此，如圖20(A)所示，如將比較例1之記憶體單元排成兩排，則相較於圖20(C)所示之本實施形態之構成，記憶體單元之平面佔有面積變大。
另一方面，圖19所示之比較例2僅由一個電晶體構成。因此，如圖20(B)所示，比較例2之記憶體單元之單元尺寸比圖20(A)所示之比較例1之單元尺寸小。然而，在比較例2中，讀出動作時產生干擾。
圖21是用來說明在比較例2中，讀出動作時產生干擾之示意圖。如圖21所示，讀出動作時，從字元配線WD對記憶體閘極MG施加正電位。此時，從半導體基板SUB逐漸往電荷儲存膜SN注入電子。藉此，MONOS電晶體MT之閾值電壓變動，產生干擾。
相對於此，如圖22所示，如一個記憶體單元包含電荷記憶用之電晶體MT與記憶體選擇用之電晶體ST，進行讀出動作時，在控制閘CG施加有正電位，但記憶體閘極MG常為0V。因此，讀出時，未對記憶體閘極MG下之電荷儲存膜SN注入電子，用以抑制產生干擾。
從以上所述，在本實施形態中，如圖20(C)所示，兩個記憶體單元共有選擇用電晶體。因此，夾於記憶體閘極MG1與記憶體閘極MG2之間的閘只有一個控制閘CG。藉此，於兩個記憶體單元並排之情形，則三個電晶體(三個閘)並排。因此，本實施形態不必如圖20(A)所示之比較例1般，需要四個電晶體(四個閘)，相較於比較例1，能縮小記憶體單元尺寸。
又，如圖3及圖4所示，在本實施形態中，一個記憶體單元包含：記憶用電晶體MT1與選擇用電晶體ST。又，讀出動作時，如圖5所示，記憶體閘極MG1、MG2之電位為0V。因此，讀出動作時，電子不必注入於該記憶體閘極MG1、MG2下之電荷儲存膜SN，能抑制產生干擾。
又，在本實施形態中，如圖3及圖4所示，源極配線S1電性連接於俯視圖中夾於記憶體閘極MG1與控制閘CG之間之雜質區IR1。又，源極配線S2電性連接於俯視圖中夾於記憶體閘極MG2與控制閘CG之間之雜質區IR2。藉此，在第一記憶體單元FMC與第二記憶體單元SMC之間，能只配置控制閘CG作為閘，在兩個記憶體單元FMC、SMC中能共有選擇用電晶體ST。
又，在本實施形態中，如圖3所示，俯視圖中，沿著位元配線BL1、BL2之延伸方向，位元配線BL1連接於塞型導電膜PL之部分與位元配線BL2連接於塞型導電膜PL之部分是交互配置。因此，容易設計位元配線BL1、BL2。 (實施形態2)
如圖23所示，本實施形態與實施形態1比較，其半導體裝置之構成雖相同，但動作不同。
在本實施形態中，資料之寫入使用CHE(Channel Hot Electron：通道熱電子)方式。具體而言，如圖23(B)所示，當把資料寫入記憶用電晶體MT1時，位元配線BL1為例如0V，在記憶體閘極MG1及源極配線S1各施加例如5V。又，控制閘CG、記憶體閘極MG2、源極配線S2、位元配線BL2、及半導體基板SUB各為例如0V。
因此，電流在通道區流動。該通道電流藉由源極配線S1之高電場加速流動，成為熱電子，注入於電荷儲存膜SN。對該電荷儲存膜SN注入電子，藉此記憶用電晶體MT1之閾值電壓上升，進行寫入。
當把資料寫入於記憶用電晶體MT2時，位元配線BL2為例如0V，記憶體閘極MG2及源極配線S2各施加例如5V。又，控制閘CG、記憶體閘極MG1、源極配線S1、位元配線BL1、及半導體基板SUB各為例如0V。
又，本實施形態之讀出動作是如圖23(A)所示，由於與實施形態1相同，因此不重複其說明。又，本實施形態之消去動作亦與實施形態1相同，因此不重複其說明。 (實施形態3)
如圖24所示，本實施形態之構成與實施形態1之構成比較，選擇用電晶體ST之閘絕緣膜GI2之構成不同。在本實施形態中，選擇用電晶體ST之閘絕緣膜GI2具有由依序疊層第一矽氧化膜SO1、矽氮化膜SN、第二矽氧化膜SO2所構成之疊層結構。因此，記憶用電晶體MT1、MT2及選擇用電晶體ST之各閘絕緣膜GI1、GI2具有上述疊層結構，且具有相同結構。
又，上述以外之本實施形態之構成是與實施形態1之構成大致相同，因此與實施形態1相同要素，附以相同符號，不重複其說明。
本實施形態之製造方法，首先，通過與圖6～圖7所示之實施形態1同樣之步驟。之後，在圖8之步驟中，在高耐壓MOS電晶體及低壓MOS電晶體之形成區殘留有閘絕緣膜GI2，記憶用電晶體MT1、MT2及選擇用電晶體ST之形成區之閘絕緣膜GI2被去除。之後，本實施形態之製造方法是通過與圖9～圖12所示之實施形態1同樣之步驟。
因此，如圖25所示，在記憶用電晶體MT1、MT2及選擇用電晶體ST之形成區，形成有第一矽氧化膜SO1、矽氮化膜SN、第二矽氧化膜SO2之疊層結構。又，在高耐壓MOS電晶體之形成區形成有閘絕緣膜GI2。又，在低壓MOS電晶體之形成區形成有閘絕緣膜GI。
之後，在半導體基板SUB之主表面MS上形成有例如由摻雜多晶矽所構成之導電膜CL。
如圖26所示，藉由通常之照片製版技術及蝕刻技術，將導電膜CL圖案化，用以形成閘形狀。又，第一矽氧化膜SO1、矽氮化膜SN、第二矽氧化膜SO2亦加以圖案化。又，閘絕緣膜GI、GI2亦加以圖案化。藉此，形成閘絕緣膜GI、GI1、GI2。在本實施形態中，記憶用電晶體MT1、MT2及選擇用電晶體ST之各閘絕緣膜是由第一矽氧化膜SO1、矽氮化膜SN、第二矽氧化膜SO2之疊層結構形成。
之後，進行與圖15～圖17所示之實施形態1同樣之步驟，藉此而製造如圖24所示之本實施形態之半導體裝置。
依本實施形態，則記憶用電晶體MT1、MT2與選擇用電晶體ST之各閘絕緣膜GI1、GI2具有相同結構。因此，在記憶用電晶體MT1、MT2與選擇用電晶體ST中，不必分開形成閘絕緣膜GI1、GI2。因此，如本實施形態，相較於分開形成記憶用電晶體MT1、MT2與選擇用電晶體ST之閘絕緣膜GI1、GI2，則能縮短記憶體閘極MG1、MG2與控制閘CG間之距離。
又，在上述實施形態中，雖說明電荷儲存膜為例如矽氮化膜般之絕緣膜，但電荷儲存膜為浮動閘般之導電膜亦可。
以上，依照實施形態具體說明本發明人所進行之發明，但本發明並非限定於該實施形態，在不脫離其要點範圍內當然能進行各種變更。
BI‧‧‧埋入絕緣膜
BL1‧‧‧位元配線(第一位元配線)
BL2‧‧‧位元配線(第二位元配線)
CG‧‧‧控制閘
CH‧‧‧接觸孔
CHA‧‧‧通道形成區
CHI‧‧‧半導體裝置
CL‧‧‧導電膜
EI‧‧‧元件分離結構
FMC‧‧‧第一記憶體單元
GI、GI1、GI2‧‧‧閘絕緣膜
HI‧‧‧高濃度雜質區
I I‧‧‧層間絕緣膜
IR‧‧‧雜質區
IR1‧‧‧雜質區(第一雜質區)
IR2‧‧‧雜質區(第二雜質區)
IR3‧‧‧雜質區(第三雜質區)
IR4‧‧‧雜質區(第四雜質區)
LI‧‧‧低濃度雜質區
MCU‧‧‧記憶體單元體
MG1‧‧‧記憶體閘極(第一記憶體閘極)
MG2‧‧‧記憶體閘極(第二記憶體閘極)
MS‧‧‧主表面
MT1‧‧‧記憶用電晶體(第一記憶用電晶體)
MT2‧‧‧記憶用電晶體(第二記憶用電晶體)
PL‧‧‧塞型導電膜
S1‧‧‧源極配線(第一源極配線)
S2‧‧‧源極配線(第二源極配線)
SC1、SC2‧‧‧矽化物層
SMC‧‧‧第二記憶體單元
SN‧‧‧電荷儲存膜(矽氮化膜)
SO1‧‧‧第一矽氧化膜
SO2‧‧‧第二矽氧化膜
ST‧‧‧選擇用電晶體
SUB‧‧‧半導體基板
SW‧‧‧側壁絕緣膜
TR‧‧‧溝
VDD‧‧‧電源電位
WD‧‧‧字元配線
WL‧‧‧井區
圖1是概略顯示實施形態1之晶片狀態之半導體裝置構成之俯視圖。 圖2是形成於圖1之半導體裝置之記憶體單元陣列之記憶體單元之電路圖。 圖3是顯示圖1之半導體裝置之局部記憶體單元陣列區之俯視圖。 圖4是沿著圖3之IV－IV線之概略剖面圖。 圖5是用來說明圖3及圖4所示之記憶體之讀出動作(A)及寫入動作(B)之圖。 圖6是顯示圖3及圖4所示之半導體裝置之製造方法之第一步驟之概略剖面圖。 圖7是顯示圖3及圖4所示之半導體裝置之製造方法之第二步驟之概略剖面圖。 圖8是顯示圖3及圖4所示之半導體裝置之製造方法之第三步驟之概略剖面圖。 圖9是顯示圖3及圖4所示之半導體裝置之製造方法之第四步驟之概略剖面圖。 圖10是顯示圖3及圖4所示之半導體裝置之製造方法之第五步驟之概略剖面圖。 圖11是顯示圖3及圖4所示之半導體裝置之製造方法之第六步驟之概略剖面圖。 圖12是顯示圖3及圖4所示之半導體裝置之製造方法之第七步驟之概略剖面圖。 圖13是顯示圖3及圖4所示之半導體裝置之製造方法之第八步驟之概略剖面圖。 圖14是顯示圖3及圖4所示之半導體裝置之製造方法之第九步驟之概略剖面圖。 圖15是顯示圖3及圖4所示之半導體裝置之製造方法之第十步驟之概略剖面圖。 圖16是顯示圖3及圖4所示之半導體裝置之製造方法之第十一步驟之概略剖面圖。 圖17是顯示圖3及圖4所示之半導體裝置之製造方法之第十二步驟之概略剖面圖。 圖18是以示意方式顯示比較例1之構成之概略剖面圖。 圖19是以示意方式顯示比較例2之構成之概略剖面圖。 圖20是顯示比較例1(A)、比較例2(B)、實施形態1(C)之構成之俯視圖。 圖21是用來說明比較例2中，進行讀出動作時，產生干擾之概略剖面圖。 圖22是用來說明一個記憶體單元包含記憶用電晶體與選擇用電晶體，當進行讀出動作時，能抑制干擾之概略剖面圖。 圖23是用來說明實施形態2之半導體裝置之讀出動作(A)及寫入動作(B)之圖。 圖24是顯示實施形態3之半導體裝置構成之概略剖面圖。 圖25是顯示實施形態3之半導體裝置之製造方法之第一步驟之概略剖面圖。 圖26圖是顯示實施形態3之半導體裝置之製造方法之第二步驟之概略剖面圖。

Claims (10)

  1. 一種半導體裝置，具備： 半導體基板，具有主表面； 第一記憶體單元，具有第一記憶用電晶體；以及 第二記憶體單元，具有第二記憶用電晶體； 該第一記憶用電晶體具有：配置於該半導體基板之該主表面上之第一電荷儲存膜、以及配置於該第一電荷儲存膜上之第一記憶體閘極； 該第二記憶用電晶體具有：配置於該半導體基板之該主表面上之第二電荷儲存膜、以及配置於該第二電荷儲存膜上之第二記憶體閘極； 更具備： 控制閘，由該第一記憶體單元與該第二記憶單元所共有，且用來選擇該第一記憶用電晶體與該第二記憶用電晶體； 於俯視圖中，該控制閘是夾於該第一記憶體閘極與該第二記憶體閘極之間。
  2. 如申請專利範圍第1項所記載之半導體裝置，更具備： 第一雜質區，配置於該半導體基板之該主表面上，且配置於俯視圖中在該控制閘與該第一記憶體閘極之間； 第一源極配線，電性連接於該第一雜質區； 第二雜質區，配置於該半導體基板之該主表面上，且配置於俯視圖中在該控制閘與該第二記憶體閘極之間；以及 第二源極配線，電性連接於該第二雜質區。
  3. 如申請專利範圍第2項所記載之半導體裝置，更具備： 第三雜質區，配置於該半導體基板之該主表面上，且於俯視圖中將該第一記憶體閘極夾於該第三雜質區與該第一雜質區之間； 第四雜質區，配置於該半導體基板之該主表面上，且於俯視圖中將該第二記憶體閘極夾於該第四雜質區與該第二雜質區之間； 第一位元配線，電性連接於該第三雜質區；以及 第二位元配線，電性連接於該第四雜質區，且於俯視圖中與該第一位元配線並列。
  4. 如申請專利範圍第1項所記載之半導體裝置，其中，在該第一記憶體閘極與該半導體基板之該主表面之間、在該第二記憶體閘極與該半導體基板之該主表面之間、以及在該控制閘與該半導體基板之該主表面之間，各自配置有由依序疊層第一矽氧化膜、矽氮化膜及第二矽氧化膜所構成之疊層結構。
  5. 一種半導體裝置，具備： 半導體基板，具有主表面； 第一記憶用電晶體，具有：配置於該半導體基板之該主表面上之第一電荷儲存膜、以及配置於該第一電荷儲存膜上之第一記憶體閘極； 選擇用電晶體，具有控制閘，該控制閘配置於該半導體基板之該主表面上，而與該半導體基板絕緣；以及 第一源極配線； 該第一記憶用電晶體與該選擇用電晶體，共有於俯視圖中配置於該第一記憶體閘極與該控制閘之間的第一雜質區， 該第一源極配線電性連接於該第一雜質區。
  6. 如申請專利範圍第5項所記載之半導體裝置，更具備： 第二記憶用電晶體，具有：配置於該半導體基板之該主表面上之第二電荷儲存膜、以及配置於該第二電荷儲存膜上之第二記憶體閘極；以及 第二源極配線； 該第二記憶用電晶體與該選擇用電晶體，共有於俯視圖中配置於該第二記憶體閘極與該控制閘之間之第二雜質區， 該第二源極配線電性連接於該第二雜質區。
  7. 如申請專利範圍第6項所記載之半導體裝置，其中，該第一記憶用電晶體、該第二記憶用電晶體、以及該選擇用電晶體的各自之閘絕緣膜，具有：由依序疊層第一矽氧化膜、矽氮化膜、第二矽氧化膜所構成之疊層結構。
  8. 一種半導體裝置之製造方法，具備： 第一記憶體單元之形成步驟，具有第一記憶用電晶體；該第一記憶用電晶體包含：配置於半導體基板之主表面上之第一電荷儲存膜、以及配置於該第一電荷儲存膜上之第一記憶體閘極； 第二記憶體單元之形成步驟，具有第二記憶用電晶體；該第二記憶用電晶體包含：配置於該半導體基板之該主表面上之第二電荷儲存膜、以及配置於該第二電荷儲存膜上之第二記憶體閘極；以及 控制閘之形成步驟，由該第一記憶體單元與該第二記憶體單元所共有，且用以選擇該第一記憶用電晶體與該第二記憶用電晶體； 該控制閘係以於俯視圖中被夾在該第一記憶體閘極與該第二記憶體閘極之間的方式形成。
  9. 如申請專利範圍第8項所記載之半導體裝置之製造方法，其中，該第一記憶體閘極、該第二記憶體閘極及該控制閘是以包含從同一閘用導電層形成的部分之方式形成。
  10. 如申請專利範圍第8項所記載之半導體裝置之製造方法，其中，在該第一記憶體閘極與該半導體基板之該主表面之間、在該第二記憶體閘極與該半導體基板之該主表面之間、以及在該控制閘與該半導體基板之該主表面之間，各自形成由依序疊層第一矽氧化膜、矽氮化膜及第二矽氧化膜而成的疊層結構。
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