JP2012174762A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

不揮発性半導体記憶装置及びその製造方法 Download PDF

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Abstract

【課題】隣接セル間干渉を抑制した不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】実施形態によれば、第１メモリストリングと、ソースコンタクトと、第２メモリストリングと、シールド導電層と、を備えた不揮発性半導体記憶装置を提供する。第１メモリストリングは、第１軸に沿って並ぶ第１メモリセル及び第２メモリセルを含む。ソースコンタクトは、第１メモリストリングのソース側の端に設けられる。第２メモリストリングは、第１軸に対して直交する第２軸に沿って第１メモリセルと並ぶ第３メモリセルを含み、第１軸に沿って延在する。シールド導電層は、第１メモリストリングと第２メモリストリングとの間において第１軸に沿って延在し、ソースコンタクトと電気的に接続される。
【選択図】図１

Description

本発明の実施形態は、不揮発性半導体記憶装置及びその製造方法に関する。
例えば、浮遊ゲート型不揮発性半導体記憶装置などの不揮発性半導体記憶装置において、メモリセルの高集積化及び微細化が進んでいる。隣接するセル間の距離が近づくと、隣接セル干渉が顕在化する。すなわち、容量結合が増大し、浮遊ゲートに書き込んだデータが、隣接セルの影響で所望の値とは異なる値として読みだされてしまう場合がある。
特開２００９−２８３４８８号公報
本発明の実施形態は、隣接セル間干渉を抑制した不揮発性半導体記憶装置及びその製造方法を供給する。
本発明の実施形態によれば、第１メモリストリングと、ソースコンタクトと、第２メモリストリングと、シールド導電層と、を備えた不揮発性半導体記憶装置が提供される。前記第１メモリストリングは、第１軸に沿って並ぶ第１メモリセル及び第２メモリセルを含む。前記ソースコンタクトは、前記第１メモリストリングのソース側の端に設けられる。前記第２メモリストリングは、前記第１軸に対して直交する第２軸に沿って前記第１メモリセルと並ぶ第３メモリセルを含み、前記第１軸に沿って延在する。前記シールド導電層は、前記第１メモリストリングと前記第２メモリストリングとの間において前記第１軸に沿って延在し、前記ソースコンタクトと電気的に接続される。
第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。 第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。 第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。 第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的平面図である。 不揮発性半導体記憶装置の動作を例示する模式図である。 第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示するフローチャート図である。 図７（ａ）及び図７（ｂ）は、第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。 図８（ａ）及び図８（ｂ）は、第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。 図９（ａ）及び図９（ｂ）は、第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。 図１０（ａ）及び図１０（ｂ）は、第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
以下に、各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１の実施の形態）
図１は、第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
図２は、第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
図３は、第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
図４は、第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的平面図である。
図１は、図４のＡ１−Ａ２線断面図である。図２は、図４のＢ１−Ｂ２線断面図である。図３は、図４のＡ３−Ａ４線断面図である。図４においては、図を見易くするために、絶縁部分が省略された透視平面図である。
図４に表したように、本実施形態に係る不揮発性半導体記憶装置１１０は、第１メモリストリングＭＳ１と、第１ソースコンタクトＳＣ１（ソースコンタクトＳＣ）と、第２メモリストリングＭＳ２と、シールド導電層ＳＥと、を備える。
第１メモリストリングＭＳ１は、第１軸（Ｘ軸）に沿って並ぶ第１メモリセルＭＣ１及び第２メモリセルＭＣ２を含む。
第１ソースコンタクトＳＣ１は、第１メモリストリングＭＳ１のソース側の端に設けられる。
第２メモリストリングＭＳ２は、第１軸に沿って延在する。第２メモリストリングＭＳ２は、第３メモリセルＭＣ３を含む。第３メモリセルＭＣ３は、第１軸に対して直交する第２軸（Ｙ軸）に沿って第１メモリセルＭＣ１と並ぶ。なお、第２メモリストリングＭＳ２は、第１軸に沿って第３メモリセルＭＣ３と並び、第２軸に沿って第２メモリセルＭＣ２と並ぶ第４メモリセルＭＣ４をさらに含むことができる。
不揮発性半導体記憶装置１１０は、第２メモリストリングＭＳ２のソース側の端に設けられた第２ソースコンタクトＳＣ２をさらに備えることができる。
ここで、第１軸（Ｘ軸）と第２軸（Ｙ軸）とに対して直交する軸を、第３軸（Ｚ軸）とする。
シールド導電層ＳＥは、第１メモリストリングＭＳ１と第２メモリストリングＭＳ２との間において第１軸に沿って延在する。シールド導電層ＳＥは、ソースコンタクト線ＳＣＬと電気的に接続されている。
シールド導電層ＳＥには、例えば、タングステン、ポリシリコン及びシリサイドの少なくともいずれかを含むことができる。
上記の第１メモリストリングＭＳ１、第１ソースコンタクトＳＣ１、第２メモリストリングＭＳ２及びシールド導電層ＳＥは、メモリセルアレイＭＡに設けられる。
不揮発性半導体記憶装置１１０によれば、シールド導電層ＳＥにより、隣接するメモリセルＭＣ（この例では、第１メモリセルＭＣ１及び第３メモリセルＭＣ３）どうしの容量結合が抑制される。これにより、隣接セル間干渉を抑制することができる。
すなわち、不揮発性半導体記憶装置１１０は、Ｘ軸に沿って直列に接続された複数のメモリセルＭＣを含む第１メモリストリングＭＳ１と、第１メモリストリングＭＳ１のソース側の端に設けられたソースコンタクトＳＣ（第１ソースコンタクトＳＣ１）と、Ｘ軸に対して直交するＹ軸に沿って第１メモリストリングＭＳ１と並び、Ｘ軸に沿って直列に接続された複数のメモリセルＭＣを含む第２メモリストリングＭＳ２と、第１メモリストリングＭＳ１と第２メモリストリングＭＳ２との間においてＸ軸に沿って延在し、ソースコンタクト線ＳＣＬに電気的に接続されたシールド導電層ＳＥと、を備える。
不揮発性半導体記憶装置１１０は、複数のメモリストリングＭＳを備える。メモリストリングＭＳの数は、２以上であり任意である。複数のメモリストリングＭＳは、例えば第１メモリストリングＭＳ１及び第２メモリストリングＭＳ２を含む。
複数のメモリストリングＭＳのそれぞれは、Ｘ軸に沿って直列に接続された複数のメモリセルＭＣを含む。１つのメモリストリングＭＳに含まれるメモリセルＭＣの数は２以上であり任意である。
後述するように、１つのメモリストリングＭＳに含まれる複数のメモリセルＭＣは、Ｘ軸に沿って延在する半導体層を有しており、この半導体層がアクティブエリアＡＡとなる。例えば、第１メモリストリングＭＳ１は、第１アクティブエリアＡＡ１となる。第２メモリストリングＭＳ２は、第２アクティブエリアＡＡ２となる。複数のアクティブエリアＡＡのそれぞれは、Ｘ軸に沿って延在する。
不揮発性半導体記憶装置１１０においては、複数のワード線ＷＬ（例えば第１〜第３ワード線ＷＬ１〜ＷＬ３など）が設けられる。複数のワード線ＷＬのそれぞれは、Ｙ軸方向に沿って延在する。アクティブエリアＡＡとワード線ＷＬとが交差する部分のそれぞれに、メモリセルＭＣが設けられる。
例えば、複数のメモリストリングＭＳの両端のそれぞれに、選択ゲート線が設けられる。すなわち、メモリストリングＭＳのソース側の端に、Ｙ軸に沿って延在するソース側選択ゲート線ＳＧＳが設けられる。メモリストリングのドレイン側（図示しない）の端に、Ｙ軸に沿って延在するドレイン側選択ゲート線（図示しない）が設けられる。
アクティブエリアＡＡと選択ゲート線とが交差する部分に、選択ゲートトランジスタが設けられる。すなわち、アクティブエリアＡＡとソース側選択ゲート線ＳＧＳとが交差する部分にソース側選択トランジスタＳＴが設けられる。アクティブエリアＡＡとドレイン側選択ゲート線（図示しない）とが交差する部分にドレイン側選択トランジスタ（図示しない）が設けられる。
すなわち、第１アクティブエリアＡＡ１と第１ソース側選択ゲート線ＳＧＳ１とが交差する部分に第１ソース側選択トランジスタＳＴ１が設けられる。第２アクティブエリアＡＡ２と第１ソース側選択ゲート線ＳＧＳ１とが交差する部分に第２ソース側選択トランジスタＳＴ２が設けられる。
第１メモリストリングＭＳ１において、複数のメモリセルＭＣと第１ソースコンタクトＳＣ１（ソースコンタクトＳＣ）との間に第１ソース側選択トランジスタＳＴ１が配置されている。第２メモリストリングＭＳ２において、複数のメモリセルＭＣと第２ソースコンタクトＳＣ２（ソースコンタクトＳＣ）との間に第２ソース側選択トランジスタＳＴ２が配置されている。ソースコンタクトＳＣは、例えば、ソース側選択トランジスタＳＴのソース側の拡散領域に電気的に接続される。
このように、第１メモリストリングＭＳ１は、第１メモリセルＭＣ１及び第２メモリセルＭＣ２と、第１ソースコンタクトＳＣ１と、の間に設けられた第１ソース側選択トランジスタＳＴ１をさらに含む。第１ソースコンタクトＳＣ１は、第１ソース側選択トランジスタＳＴ１のソース拡散領域に電気的に接続される。
図４に表したように、本具体例においては、Ｙ軸に沿って延在する１つのソースコンタクト線ＳＣＬのＸ軸における両側に、Ｘ軸に沿って延在する複数のメモリストリングＭＳが設けられている。
図１に表したように、第１メモリセルＭＣ１は、第１チャネル部ＣＲ１と、第１ゲート電極ＧＥ１と、第１メモリ部ＭＰ１と、を含む。第１ゲート電極ＧＥ１は、第１チャネル部ＣＲ１に対向する。第１メモリ部ＭＰ１は、第１チャネル部ＣＲ１と第１ゲート電極ＧＥ１との間に設けられる。第１メモリ部ＭＰ１は、第１電荷保持層ＣＬ１を含む。
本具体例では、第１メモリ部ＭＰ１は、第１トンネル絶縁膜ＴＩ１と、第１ブロック絶縁膜ＢＩ１と、をさらに含む。第１トンネル絶縁膜ＴＩ１は、第１チャネル部ＣＲ１と第１電荷保持層ＣＬ１との間に設けられる。第１ブロック絶縁膜ＢＩ１は、第１電荷保持層ＣＬ１と第１ゲート電極ＧＥ１との間に設けられる。
第３メモリセルＭＣ３は、第３チャネル部ＣＲ３と、第３ゲート電極ＧＥ３と、第３メモリ部ＭＰ３と、を含む。第３ゲート電極ＧＥ３は、第３チャネル部ＣＲ３に対向する。第３メモリ部ＭＰ３は、第３チャネル部ＣＲ３と第３ゲート電極ＧＥ３との間に設けられる。第３メモリ部ＭＰ３は、第３電荷保持層ＣＬ３を含む。
本具体例では、第３メモリ部ＭＰ３は、第３トンネル絶縁膜ＴＩ３と、第３ブロック絶縁膜ＢＩ３と、をさらに含む。第３トンネル絶縁膜ＴＩ３は、第３チャネル部ＣＲ３と第３電荷保持層ＣＬ３との間に設けられる。第３ブロック絶縁膜ＢＩ３は、第３電荷保持層ＣＬ３と第３ゲート電極ＧＥ３との間に設けられる。
このように、複数のメモリセルＭＣのそれぞれは、チャネル部ＣＲと、ゲート電極ＧＥと、メモリ部ＭＰと、を含む。ゲート電極ＧＥは、チャネル部ＣＲに対向する。メモリ部ＭＰは、チャネル部ＣＲとゲート電極ＧＥとの間に設けられる。メモリ部ＭＰは、電荷保持層ＣＬを含む。メモリ部ＭＰは、トンネル絶縁膜ＴＩと、ブロック絶縁膜ＢＩと、をさらに含む。トンネル絶縁膜ＴＩは、チャネル部ＣＲと電荷保持層ＣＬとの間に設けられる。ブロック絶縁膜ＢＩは、電荷保持層ＣＬとゲート電極ＧＥとの間に設けられる。
そして、本具体例では、電荷保持層ＣＬ（第１電荷保持層ＣＬ１及び第２電荷保持層ＣＬ２）は、導電体である。電荷保持層ＣＬには、例えばポリシリコンが用いられる。すなわち、不揮発性半導体記憶装置１１０は、フローティングゲート型の不揮発性半導体記憶装置である。
第１ゲート電極ＧＥ１は第３ゲート電極ＧＥ３と電気的に接続される。第１ゲート電極ＧＥ１及び第３ゲート電極ＧＥ３は、例えば、Ｙ軸に沿って延在するワード線ＷＬの一部となる。
不揮発性半導体記憶装置１１０は、第１側面ゲート電極ＳＦＥ１（側面ゲート電極ＳＦＥ）と、第１側面絶縁膜ＳＩ１と、第３側面絶縁膜ＳＩ３と、をさらに備える。
第１側面ゲート電極ＳＦＥ１は、第１ゲート電極ＧＥ１及び第３ゲート電極ＧＥ３に電気的に接続される。第１側面ゲート電極ＳＦＥ１は、第１電荷保持層ＣＬ１の少なくとも一部の側面と、第３電荷保持層ＣＬ３の少なくとも一部の側面と、の間に設けられる。すなわち、第１側面ゲート電極ＳＦＥ１は、第１電荷保持層ＣＬ１の側面と、第３電荷保持層ＣＬ３の側面と、の間に延在する。
第１側面絶縁膜ＳＩ１は、第１側面ゲート電極ＳＦＥ１と、第１電荷保持層ＣＬ１の少なくとも一部の側面と、の間に設けられる。第３側面絶縁膜ＳＩ３は、第１側面ゲート電極ＳＦＥ１と、第３電荷保持層ＣＬ３の少なくとも一部の側面との間に設けられる。
このように、ゲート電極は、電荷保持層ＣＬの上面と、側面の一部と、に対向して設けられている。
不揮発性半導体記憶装置１１０は、例えば、半導体ベース層（半導体基板１０）をさらに備えることができる。そして、上記の第１メモリストリングＭＳ１、第１ソースコンタクトＳＣ１、第２メモリストリングＭＳ２及びシールド導電層ＳＥは、半導体ベース層の上に設けられる。すなわち、半導体基板１０の主面に素子分離絶縁膜２０（Shallow Trench Isolation）が設けられる。素子分離絶縁膜２０により、複数のメモリストリングＭＳは互いに分離される。
不揮発性半導体記憶装置１１０においては、シールド導電層ＳＥの上面ＳＥＴは、第１チャネル部ＣＲ１の上面ＣＲ１Ｔよりも下側に位置している。すなわち、第１チャネル部ＣＲ１の上面ＣＲ１Ｔは、第１ゲート電極ＧＥ１の下面ＧＥ１Ｂと、シールド導電層ＳＥの上面ＳＥＴと、の間の高さに位置する。
換言すれば、第１チャネル部ＣＲ１の第１ゲート電極ＧＥ１の側の面（上面ＣＲ１Ｔ）を通過しＺ軸に対して直交する平面は、第１ゲート電極ＧＥ１の第１チャネル部ＣＲ１の側の面（下面ＧＥ１Ｂ）を通過しＺ軸に対して直交する平面と、シールド導電層ＳＥのＺ軸における第１ゲート電極ＧＥ１の側の面（上面ＳＥＴ）を通過しＺ軸に対して直交する平面と、の間に配置される。
すなわち、シールド導電層ＳＥと第１ゲート電極ＧＥ１との間のＺ軸に沿った距離は、第１チャネル部ＣＲ１と第１ゲート電極ＧＥ１との間のＺ軸に沿った距離よりも大きい。
同様に、第３チャネル部ＣＲ３の第３ゲート電極ＧＥ３の側の面を通過しＺ軸に対して直交する平面は、第３ゲート電極ＧＥ３の第３チャネル部ＣＲ３の側の面を通過しＺ軸に対して直交する平面と、シールド導電層ＳＥのＺ軸における第３ゲート電極ＧＥ３の側の面を通過しＺ軸に対して直交する平面と、の間に配置される。
このように、シールド導電層ＳＥの上面ＳＥＴが、第１チャネル部ＣＲ１の上面ＣＲ１Ｔよりも下側で、第３チャネル部ＣＲ３の上面よりも下側に位置することで、シールド効果をより高めることができる。これにより、隣接セル間干渉をより効果的に抑制することができる。
図２に表したように、第２メモリセルＭＣ２は、第２チャネル部ＣＲ２と、第２ゲート電極ＧＥ２と、第２メモリ部ＭＰ２と、を含む。第２ゲート電極ＧＥ２は、第２チャネル部ＣＲ２に対向する。第２メモリ部ＭＰ２は、第２チャネル部ＣＲ２と第２ゲート電極ＧＥ２との間に設けられる。第２メモリ部ＭＰ２は、第２電荷保持層ＣＬ２を含む。
第２メモリ部ＭＰ２は、第２トンネル絶縁膜ＴＩ２と、第２ブロック絶縁膜ＢＩ２と、をさらに含む。第２トンネル絶縁膜ＴＩ２は、第２チャネル部ＣＲ２と第２電荷保持層ＣＬ２との間に設けられる。第２ブロック絶縁膜ＢＩ２は、第２電荷保持層ＣＬ２と第２ゲート電極ＧＥ２との間に設けられる。
図２に表したように、第１メモリストリングＭＳ１は、Ｘ軸に沿って並ぶ第１拡散領域ＤＲ１、第２拡散領域ＤＲ２及び第３拡散領域ＤＲ３をさらに含む。第２拡散領域ＤＲ２は、第１拡散領域ＤＲ１と第３拡散領域ＤＲ３との間に配置される。このように、第１メモリストリングは、複数の拡散領域ＤＲを含むことができる。そして、複数の拡散領域ＤＲどうしの間に、メモリセルＭＣのそれぞれは配置される。
すなわち、第１メモリセルＭＣ１の第１チャネル部ＣＲ１は、第１拡散領域ＤＲ１と第２拡散領域ＤＲ２との間に配置される。第２メモリセルＭＣ２の第２チャネル部ＣＲ２は、第２拡散領域ＤＲ２と第３拡散領域ＤＲ３との間に配置される。
このように、拡散領域ＤＲは、Ｘ軸に沿って並ぶ２つのメモリセルＭＣによって共有される。なお、拡散領域ＤＲは必ずしも設ける必要はなく、メモリストリングスＭＳを形成することができれば良い。
複数のメモリセルＭＣ（例えば第１メモリセルＭＣ１及び第２メモリセルＭＣ２）の間には、層間絶縁膜３０が設けられている。
第３メモリセルＭＣ３及び第４メモリセルＭＣ４の構成は、図２に例示した第１メモリセルＭＣ１及び第２メモリセルＭＣ２の構成と同様なので図示を省略する。
第４メモリセルは、第４チャネル部（図示しない）と、第４ゲート電極（図示しない）と、第４メモリ部（図示しない）と、を含む。第４ゲート電極は、第４チャネル部に対向する。第４メモリ部は、第４チャネル部と第４ゲート電極との間に設けられる。第４メモリ部は、第４電荷保持層を含む。
不揮発性半導体記憶装置１１０は、第２側面ゲート電極（図示しない）と、第２側面絶縁膜（図示しない）と、第４側面絶縁膜（図示しない）と、をさらに備えることができる。第２側面ゲート電極は、第２ゲート電極ＧＥ２と第４ゲート電極とに電気的に接続され、第２電荷保持層ＣＬ２の少なくとも一部の側面と第４電荷保持層の少なくとも一部の側面との間に設けられる、第２側面絶縁膜は、第２側面ゲート電極と第２電荷保持層ＣＬ２の少なくとも一部の側面との間に設けられる。第４側面絶縁膜は、第２側面ゲート電極と第４電荷保持層の少なくとも一部の側面との間に設けられる。
さらに、第２メモリストリングＭＳ２は、Ｘ軸に沿って並ぶ、図示しない第４拡散領域、第５拡散領域及び第６拡散領域をさらに含む。第５拡散領域は、第４拡散領域と第６拡散領域との間に配置される。第３メモリセルＭＣ３の第３チャネル部ＣＲ３は、第４拡散領域と第５拡散領域との間に配置される。第４メモリセルＭＣ４の第４チャネル部は、第５拡散領域と第６拡散領域との間に設けられる。
図３に表したように、メモリストリングＭＳの端（ソース側の端）に、Ｙ軸に沿って延在するソースコンタクト線ＳＣＬが設けられる。これにより、シールド導電層ＳＥは、ソースコンタクトＳＣに接続される。
すなわち、第１メモリストリングＭＳの端（ソース側の端）において、シールド導電層ＳＥは、第１ソースコンタクトＳＣ１に電気的に接続される。そして、シールド導電層ＳＥは、第２ソースコンタクトＳＣ２にさらに電気的に接続されることができる。
図５は、不揮発性半導体記憶装置の動作を例示する模式図である。
すなわち、同図は、図４のＡ１−Ａ２線断面に相当する模式図である。
図５において、例えば、第３メモリセルＭＣ３が、書き込みが終了したセルであるとする。そして、第１メモリセルＭＣ１に書き込み動作を実施しているとする。すなわち、第１メモリセルＭＣ１は、書き込み動作における選択セルである。
なお、第１メモリセルＭＣ１への書き込みを動作は、第１電荷保持層ＣＬ１への電子を注入及び第１電荷保持層ＣＬ１からのホールの引き抜きの少なくともいずれかを行う動作である。第１電荷保持層ＣＬ１への電子の注入は、例えば、第１チャネル部ＣＲ１から第１電荷保持層ＣＬ１への電子の注入である。
第１メモリセルＭＣ１に書き込み動作を実施しているときには、第３メモリセルＭＣ３は、非選択状態である。このとき、シールド導電層ＳＥが設けられていない第１参考例においては、第３メモリセルＭＣ３はブースト電位状態となる。第１参考例においては、第１メモリセルＭＣと、第３メモリセルＭＣ３に対応する半導体基板１０（第３チャネル部ＣＲ３）と、の間には容量結合ＣＣ１が存在する。このため、第１メモリセルＭＣ１は、容量結合ＣＣ１を介して第３メモリセルＭＣ３から影響を受ける。このため、第１メモリセルＭＣ１を所望の状態に書き込むことが阻害される。
これに対し、本実施形態に係る不揮発性半導体記憶装置１１０においては、シールド導電層ＳＥが設けられることで、容量結合ＣＣ１が抑制される。すなわち、隣接セル間干渉を抑制する。これにより、所望のメモリセルＭＣを所望の状態に安定して書き込むことができる。
図５に例示したように、第１メモリセルＭＣと、第３メモリセルＭＣ３に対応する半導体基板１０（第３チャネル部ＣＲ３）と、の間の容量結合ＣＣ１は、Ｚ軸に対して傾斜した方向に沿っている。既に説明したように、不揮発性半導体記憶装置１１０においては、シールド導電層ＳＥの上面ＳＥＴは、第１チャネル部ＣＲ１の上面ＣＲ１Ｔよりも下側に位置している。これにより、Ｚ軸に対して傾斜した方向に沿う容量結合ＣＣ１を、より効果的に抑制できる。
さらに、シールド導電層ＳＥは、第１メモリセルＭＣ１の第１電荷保持層ＣＬ１と、第３メモリセルＭＣ３の第３電荷保持層ＣＬ３と、の間の容量結合ＣＣ２も抑制する効果がある。これにより、隣接セル間干渉がさらに抑制される。
シールド導電層ＳＥには、中間電圧を印加することが望ましい。すなわち、書き込み動作の際に、第１ゲート電極ＧＥ１には、半導体ベース層（半導体基板１０）の電位を基準にした書き込み電圧が印加される。このとき、シールド導電層ＳＥには、半導体ベース層（半導体基板１０）を基準にしたときに書き込み電圧よりも低い電圧（中間電圧）が印加されることが望ましい。これにより、書き込みが終了した第３メモリセルＭＣ３のブースト不足による誤書き込みを抑制できる。
書き込み電圧は、例えば２０Ｖ〜２５Ｖ程度である。フローティングゲート（電荷保持層ＣＬ）には、６Ｖ程度の電圧が印加されていると見積もられる。このとき、シールド導電層ＳＥには、２Ｖ以上３Ｖ以下の電圧が印加されていることが望ましい。
このように、上記の中間電圧は、半導体ベース層の電位よりも高く書き込み電圧の１／４以下であることが望ましい。
なお、シールド導電層ＳＥを半導体基板１０に電気的に接続する第２参考例が考えられる。第２参考例においては、シールド導電層ＳＥの電位は、半導体基板１０の電位に固定される。このため、シールド導電層ＳＥの電位は、適正に調整することができない。例えば、シールド導電層ＳＥに、上記のような中間電圧を印加することができない。
これに対し、本実施形態に係る不揮発性半導体記憶装置１１０においては、シールド導電層ＳＥは、ソースコンタクトＳＣに接続されているため、シールド導電層ＳＥの電位を半導体基板１０の電位とは異なる電位に設定できる。すなわち、実施形態においては、適正な電位により、隣接セル間干渉をより効果的に抑制できる。
また、メモリ部ＭＰに含まれる例えばＯＮＯ膜（シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜の積層膜）を半導体基板１０に接触させる第３参考例も考えられる。この構成においては、シールド性能が得られる可能性がある。しかしながら、書き込み及び消去による電荷がＯＮＯ膜に蓄積することが考えられるため、データの保持特性が劣化する可能性がある。
これに対し、本実施形態に係る不揮発性半導体記憶装置１１０においては、メモリ部ＭＰに含まれる例えばＯＮＯ膜は、半導体基板１０などから電気的に絶縁されている。このため、データの保持特性が高い。すなわち、実施形態によれば、他の動作特性への悪影響を抑制しつつ、隣接セル間干渉を抑制できる。
（第２の実施の形態）
本実施形態は、第１の実施形態に係る不揮発性半導体記憶装置１１０の製造方法である。
図６は、第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示するフローチャート図である。
図７（ａ）及び図７（ｂ）は、第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
図８（ａ）及び図８（ｂ）は、第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
図９（ａ）及び図９（ｂ）は、第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
図１０（ａ）及び図１０（ｂ）は、第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
本製造方法は、メモリセルアレイＭＡと、メモリセルアレイＭＡと並置された周辺部と、を含む不揮発性半導体記憶装置１１０の製造方法である。メモリセルアレイＭＡは、第１メモリストリングＭＳ１と、ソースコンタクトＳＣ（例えば第１ソースコンタクト）と、第２メモリストリングＭＳ２と、シールド導電層ＳＥと、を含む。これらの構成については、既に説明したので説明を省略する。周辺部は、第１メモリセルＭＣ１と第３メモリセルＭＣ３との間の間隔よりも広い幅を有する凹部を有する。
図７（ａ）、図８（ａ）、図９（ａ）及び図１０（ａ）は、メモリセルアレイＭＡの部分断面図である。図７（ｂ）、図８（ｂ）、図９（ｂ）及び図１０（ｂ）は、周辺部の部分断面図である。
図６及び図７（ａ）に表したように、基板（半導体基板１０）上に第１メモリセルＭＣ１の一部となる第１電荷保持層ＣＬ１と、第３メモリセルＭＣ３の一部となる第３電荷保持層ＣＬ３と、第１電荷保持層ＣＬ１と第３電荷保持層ＣＬ３との間のセル間絶縁層２１と、を形成する（ステップＳ１１０）。
なお、この状態においては、第１電荷保持層ＣＬ１及び第３電荷保持層ＣＬ３を加工する際に用いたマスク材２５が残っている。このマスク材２５は、下記の加工において第１電荷保持層ＣＬ１及び第３電荷保持層ＣＬ３を保護する。
第１電荷保持層ＣＬ１及び第３電荷保持層ＣＬ３には、例えばポリシリコンが用いられる。セル間絶縁層２１には、例えば酸化シリコンが用いられる。
図７（ｂ）に表したように、周辺部ＰＲは、凹部ＰＤを有している。凹部ＰＤは、第１メモリセルＭＣ１と第３メモリセルＭＣ３との間の間隔よりも広い幅を有する。ここで、「幅」はＺ軸に対して垂直な方向に沿った幅である。凹部ＰＤにもセル間絶縁層２１に用いられる膜が形成されている。
図６、図８（ａ）及び図８（ｂ）に表したように、セル間絶縁層２１にトレンチ２２を形成する（ステップＳ１２０）。トレンチ２２の形成には、例えば異方性を有するドライエッチングが用いられる。
そして、トレンチ２２の内部と、凹部ＰＤと、に導電膜２３を形成する（ステップＳ１３０）。導電膜２３には、例えばポリシリコンが用いられる。導電膜２３の一部が、後でシールド導電層ＳＥになる。
図６、図９（ａ）及び図９（ｂ）に表したように、導電膜２３をエッチバックして（ステップＳ１４０）、トレンチ２２内部に形成された導電膜２３の一部を残しつつ凹部ＰＤに形成された導電膜２３を除去する。
上記のように、第１メモリセルＭＣ１と第３メモリセルＭＣ３との間の間隔は、凹部ＰＤの幅よりも狭い。すなわち、トレンチ２２の幅は、凹部ＰＤの幅よりも狭い。このため、凹部ＰＤに形成された導電膜２３を除去した後も、トレンチ２２内の導電膜２３を残存させることができる。すなわち、エッチバックを行う際にマスクなどを用いないで、トレンチ２２内部に形成された導電膜２３の一部を残しつつ凹部ＰＤに形成された導電膜２３を除去することができる。これにより、シールド導電層ＳＥが形成される。
図６、図１０（ａ）及び図１０（ｂ）に表したように、トレンチ２２の内部に残された導電膜２３の上記の一部を絶縁層２６で覆う（ステップＳ１５０）。絶縁層２６には、例えば酸化シリコンが用いられる。
この後、ブロック絶縁膜ＢＩ及びゲート電極ＧＥを形成し、層間絶縁膜３０の形成を含めた必要な加工を経て不揮発性半導体記憶装置１１０が形成される。
本製造方法においては、トレンチ２２の幅が凹部ＰＤの幅よりも狭いため、凹部ＰＤに形成された導電膜２３を除去した後も、トレンチ２２内の導電膜２３を残存させることができる。このため、マスクなどを用いないでトレンチ２２の内部に形成された導電膜２３の一部を残しつつ凹部ＰＤに形成された導電膜２３を除去することができ、生産性が高い。
本製造方法によれば、隣接セル間干渉を抑制した不揮発性半導体記憶装置を高い生産性で製造できる。
（第３の実施の形態）
本実施形態に係る不揮発性半導体記憶装置の構造の概要は、不揮発性半導体記憶装置１１０と同様なので図示を省略する。
本実施形態においては、電荷保持層ＣＬとして、窒化シリコン等の絶縁体が用いられる。本実施形態に係る不揮発性半導体記憶装置は、例えばＭＯＮＯＳ構成を有する。
すなわち、第１メモリ部ＭＰ１は、第１電荷保持層ＣＬ１の他に、第１チャネル部ＣＲ１と第１電荷保持層ＣＬ１との間に設けられた第１トンネル絶縁膜ＴＩ１と、第１電荷保持層ＣＬ１と第１ゲート電極ＧＥ１との間に設けられた第１ブロック絶縁膜ＢＩ１と、をさらに含み、第１電荷保持層ＣＬ１は絶縁体である。
さらに、第１電荷保持層ＣＬ１が絶縁体である場合には、第１ブロック絶縁膜ＢＩ１を省略しても良い。
すなわち、第１メモリ部ＭＰ１は、絶縁体の第１電荷保持層ＣＬ１の他に、第１チャネル部ＣＲ１と第１電荷保持層ＣＬ１との間に設けられた第１トンネル絶縁膜ＴＩ１とをさらに含む。この不揮発性半導体記憶装置は、例えばＭＮＯＳ構成を有する。
上記のような構成を有する本実施形態に係る不揮発性半導体記憶装置においても、隣接セル間干渉を抑制することができる。
本実施形態に係る不揮発性半導体記憶装置の製造においても図６に関して説明した製造方法を採用できる。これにより、隣接セル間干渉を抑制した不揮発性半導体記憶装置を高い生産性で製造できる。
実施形態によれば、隣接セル間干渉を抑制した不揮発性半導体記憶装置及びその製造方法が提供される。
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。例えば、不揮発性半導体記憶装置に含まれるメモリストリング、ソースコンタクト、シールド導電層、メモリセル、チャネル部、電荷保持層、ゲート電極、トンネル絶縁膜、ブロック絶縁膜、拡散領域、制御ゲート線及び制御ゲートトランジスタなどの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した不揮発性半導体記憶装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性半導体記憶装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…半導体基板（半導体ベース層）、 ２０…素子分離絶縁膜、 ２１…セル間絶縁層、 ２２…トレンチ、 ２３…導電膜、 ２５…マスク材、 ２６…絶縁層、 ３０…層間絶縁膜、 １１０…不揮発性半導体記憶装置、 ＡＡ…アクティブエリア、 ＡＡ１、ＡＡ２…第１、第２アクティブエリア、 ＢＩ…ブロック絶縁膜、 ＢＩ１〜ＢＩ３…第１〜第３ブロック絶縁膜、 ＣＣ１、ＣＣ２…容量結合、 ＣＬ…電荷保持層、 ＣＬ１〜ＣＬ３…第１〜第３電荷保持層、 ＣＲ…チャネル部、 ＣＲ１〜ＣＲ３…第１〜第３チャネル部、 ＣＲ１Ｔ…上面、 ＤＲ…拡散領域、 ＤＲ１〜ＤＲ３…第１〜第３拡散領域、 ＧＥ…ゲート電極、 ＧＥ１〜ＧＥ３…第１〜第３ゲート電極、 ＧＥ１Ｂ…下面、 ＭＡ…メモリセルアレイ、 ＭＣ…メモリセル、 ＭＣ１〜ＭＣ４…第１〜第４メモリセル、 ＭＰ…メモリ部、 ＭＰ１〜ＭＰ３…第１〜第３メモリ部、 ＭＳ…メモリストリング、 ＭＳ１、ＭＳ２…第１、第２メモリストリング、 ＰＤ…凹部、 ＰＲ…周辺部、 ＳＣ…ソースコンタクト、 ＳＣ１、ＳＣ２…第１、第２ソースコンタクト、 ＳＣＬ…ソースコンタクト線、 ＳＥ…シールド導電層、 ＳＥＴ…上面、 ＳＦＥ…側面ゲート電極、 ＳＦＥ１…第１側面ゲート電極、 ＳＧＳ…ソース側選択ゲート線、 ＳＳＧＳ１…第１ソース側選択ゲート線、 ＳＩ１、ＳＩ３…第１、第３側面絶縁膜、 ＳＴ…ソース側選択トランジスタ、 ＳＴ１、ＳＴ２…第１、第２ソース側選択トランジスタ、 ＴＩ…トンネル絶縁膜、 ＴＩ１〜ＴＩ３…第１〜第３トンネル絶縁膜、 ＷＬ…ワード線、 ＷＬ１〜ＷＬ３…第１〜第３ワード線

Claims (5)

  1. 第１軸に沿って並ぶ第１メモリセル及び第２メモリセルを含む第１メモリストリングと、
    前記第１メモリストリングのソース側の端に設けられたソースコンタクトと、
    前記第１軸に対して直交する第２軸に沿って前記第１メモリセルと並ぶ第３メモリセルを含み前記第１軸に沿って延在する第２メモリストリングと、
    前記第１メモリストリングと前記第２メモリストリングとの間において前記第１軸に沿って延在し、前記ソースコンタクトと電気的に接続されたシールド導電層と、
    半導体ベース層と、
    を備え
    前記第１メモリセルは、
    第１チャネル部と、
    前記第１チャネル部に対向する第１ゲート電極と、
    前記第１チャネル部と前記第１ゲート電極との間に設けられ第１電荷保持層を含む第１メモリ部と、
    を含み、
    前記第１チャネル部の前記第１ゲート電極の側の面を通過し、前記第１軸及び前記第２軸に対して直交する第３軸に対して直交する平面は、
    前記第１ゲート電極の前記第１チャネル部の側の面を通過し、前記第３軸に対して直交する平面と、
    前記シールド導電層の前記第３軸における前記第１ゲート電極の側の面を通過し、前記第３軸に対して直交する平面と、の間に配置され、
    前記第３メモリセルは、
    第３チャネル部と、
    前記第３チャネル部に対向する第３ゲート電極と、
    前記第３チャネル部と前記第３ゲート電極との間に設けられ第３電荷保持層を含む第３メモリ部と、
    を含み、
    前記第１ゲート電極及び前記第３ゲート電極に電気的に接続され、前記第１電荷保持層の少なくとも一部の側面と前記第３電荷保持層の少なくとも一部の側面との間に設けられた側面ゲート電極と、
    前記側面ゲート電極と前記第１電荷保持層の前記少なくとも一部の前記側面との間に設けられた第１側面絶縁膜と、
    前記側面ゲート電極と前記第３電荷保持層の前記少なくとも一部の前記側面との間に設けられた第３側面絶縁膜と、
    をさらに備え、
    前記第１メモリストリング、前記ソースコンタクト、前記第２メモリストリング及び前記シールド導電層は、前記半導体ベース層の上に設けられ、
    前記第１電荷保持層への電子を注入及び前記第１電荷保持層からのホールの引き抜きの少なくともいずれかを行う書き込み動作の際に、前記第１ゲート電極には、前記半導体ベース層の電位を基準にした書き込み電圧が印加され、前記シールド導電層には、前記半導体ベース層を基準にしたときに前記書き込み電圧よりも低い電圧が印加されたことを特徴とする不揮発性半導体記憶装置。
  2. 第１軸に沿って並ぶ第１メモリセル及び第２メモリセルを含む第１メモリストリングと、
    前記第１メモリストリングのソース側の端に設けられたソースコンタクトと、
    前記第１軸に対して直交する第２軸に沿って前記第１メモリセルと並ぶ第３メモリセルを含み前記第１軸に沿って延在する第２メモリストリングと、
    前記第１メモリストリングと前記第２メモリストリングとの間において前記第１軸に沿って延在し、前記ソースコンタクトと電気的に接続されたシールド導電層と、
    を備えたことを特徴とする不揮発性半導体記憶装置。
  3. 前記第１メモリセルは、
    第１チャネル部と、
    前記第１チャネル部に対向する第１ゲート電極と、
    前記第１チャネル部と前記第１ゲート電極との間に設けられ第１電荷保持層を含む第１メモリ部と、
    を含み、
    前記第１チャネル部の前記第１ゲート電極の側の面を通過し、前記第１軸及び前記第２軸に対して直交する第３軸に対して直交する平面は、
    前記第１ゲート電極の前記第１チャネル部の側の面を通過し、前記第３軸に対して直交する平面と、
    前記シールド導電層の前記第３軸における前記第１ゲート電極の側の面を通過し、前記第３軸に対して直交する平面と、の間に配置されることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
  4. 前記第３メモリセルは、
    第３チャネル部と、
    前記第３チャネル部に対向する第３ゲート電極と、
    前記第３チャネル部と前記第３ゲート電極との間に設けられ第３電荷保持層を含む第３メモリ部と、
    を含み、
    前記第１ゲート電極及び前記第３ゲート電極に電気的に接続され、前記第１電荷保持層の少なくとも一部の側面と前記第３電荷保持層の少なくとも一部の側面との間に設けられた側面ゲート電極と、
    前記側面ゲート電極と前記第１電荷保持層の前記少なくとも一部の前記側面との間に設けられた第１側面絶縁膜と、
    前記側面ゲート電極と前記第３電荷保持層の前記少なくとも一部の前記側面との間に設けられた第３側面絶縁膜と、
    をさらに備えたことを特徴とする請求項２または３に記載の不揮発性半導体記憶装置。
  5. 第１軸に沿って並ぶ第１メモリセル及び第２メモリセルを含む第１メモリストリングと、前記第１メモリストリングのソース側の端に設けられたソースコンタクトと、前記第１軸に対して直交する第２軸に沿って前記第１メモリセルと並ぶ第３メモリセルを含み前記第１軸に沿って延在する第２メモリストリングと、前記第１メモリストリングと前記第２メモリストリングとの間において前記第１軸に沿って延在し、前記ソースコンタクトと電気的に接続されたシールド導電層と、を含むメモリセルアレイ部と、前記メモリセルアレイ部と並置され前記第１メモリセルと前記第３メモリセルとの間の間隔よりも広い幅を有する凹部を有する周辺部と、を含む不揮発性半導体記憶装置の製造方法であって、
    基板上に前記第１メモリセルの一部となる第１電荷保持層と、前記第３メモリセルの一部となる第３電荷保持層と、前記第１電荷保持層と前記第３電荷保持層との間のセル間絶縁層と、を形成し、
    前記セル間絶縁層にトレンチを形成し、
    前記トレンチの内部と前記凹部とに導電膜を形成し、
    前記トレンチの内部に形成された前記導電膜の一部を残しつつ前記凹部に形成された前記導電膜を除去し、
    前記トレンチの内部に残された前記導電膜の前記一部を絶縁層で覆うことを特徴とする不揮発性半導体記憶装置の製造方法。
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