JP2019121778A - 不揮発性メモリ構造およびその製造方法 - Google Patents

不揮発性メモリ構造およびその製造方法 Download PDF

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Abstract

【課題】結合干渉を効果的に減らして、メモリデバイスの耐久度および信頼度を上げることのできる不揮発性メモリ構造およびその製造方法を提供する。【解決手段】不揮発性メモリ構造は、複数のメモリセルと、少なくとも１つの隔離層と、少なくとも１つのシールド電極とを含む。メモリセルは、基板上に配置される。隔離層は、メモリセルの間に設置される。シールド電極は、隔離層上に配置され、ソース線に電気接続される。一例において、不揮発性メモリ構造が、平面型不揮発性メモリ構造である。【選択図】図３Ｊ

Description

本発明は、メモリ構造に関するものであり、特に、不揮発性メモリ（ｎｏｎ−ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ）構造に関するものである。
不揮発性メモリは、保存、読み出し、消去等のデータ操作を繰り返し行うことができ、電源供給が中断された時に保存されたデータを維持する、データアクセス時間が短い、電力消費が低い等の利点を有するため、パソコンおよび電子機器において幅広く適用されているメモリである。
しかしながら、メモリ素子の集積度が増加し続けると、メモリセル間の結合干渉も増加するため、メモリ素子の耐久度および信頼度が低下する。
本発明は、結合干渉を効果的に減らして、メモリデバイスの耐久度および信頼度を上げることのできる不揮発性メモリ構造およびその製造方法を提供する。
本発明は、複数のメモリセルと、少なくとも１つの隔離層と、少なくとも１つのシールド電極とを含む不揮発性メモリ構造を提供する。メモリセルは、基板上に配置される。隔離層は、メモリセルの間に設置される。シールド電極は、隔離層上に配置され、ソース線に電気接続される。
本発明の１つの実施形態によれば、不揮発性メモリ構造において、不揮発性メモリ構造は、平面型（ｐｌａｎａｒ）不揮発性メモリ構造であってもよい。
本発明の１つの実施形態によれば、不揮発性メモリ構造において、各メモリセルは、電荷蓄積層と、導体層と、第１誘電体層と、第２誘電体層とを含むことができる。電荷蓄積層は、基板上に配置される。導体層は、電荷蓄積層上に配置される。第１誘電体層は、電荷蓄積層と基板の間に配置される。第２誘電体層は、導体層と電荷蓄積層の間に配置される。
本発明の１つの実施形態によれば、不揮発性メモリ構造において、導体層は、さらに、電荷蓄積層の間に配置することができ、第２誘電体層は、さらに、導体層とシールド電極の間に配置することができる。
本発明の１つの実施形態によれば、不揮発性メモリ構造において、隔離層は、メモリセルの間の基板中に配置することができ、且つシールド電極と基板の間に配置することができる。
本発明の１つの実施形態によれば、不揮発性メモリ構造において、隔離層は、隔離構造と、ライナー層（ｌｉｎｅｒ ｌａｙｅｒ）とを含むことができる。隔離構造は、メモリセルの間の基板中に配置される。ライナー層は、隔離構造と基板の間に配置され、且つシールド電極と基板の間に配置される。
本発明の１つの実施形態によれば、不揮発性メモリ構造において、不揮発性メモリ構造は、縦型（ｖｅｒｔｉｃａｌ）不揮発性メモリ構造であってもよい。縦型不揮発性メモリ構造は、積層構造と、チャネル層と、電荷蓄積構造層とを含む。積層構造は、基板上に配置され、少なくとも１つのシールド電極、複数のゲート構造、および少なくとも１つの隔離層を含むことができる。シールド電極とゲート構造は、交互に積み重ねられ、隔離層は、シールド電極とゲート構造の間に設置される。チャネル層は、積層構造の一側面にある側壁に配置される。電荷蓄積構造層は、積層構造とチャネル層の間に配置される。
本発明の１つの実施形態によれば、不揮発性メモリ構造において、メモリセルは、ゲート構造と、ゲート構造の一側面に設置された電荷蓄積構造層の一部とを含むことができる。
本発明の１つの実施形態によれば、不揮発性メモリ構造において、ソース線は、積層構造の他の側面にある側壁に配置され、基板に接続することができる。隔離層は、さらに、ソース線とゲート構造の間に設置することができる。
本発明の１つの実施形態によれば、不揮発性メモリ構造において、各ゲート構造は、金属ゲート層と、バリア層とを含むことができる。バリア層は、金属ゲート層と電荷蓄積構造層の間に設置される。
本発明は、以下のステップを含む不揮発性メモリ構造の製造方法を提供する。基板上に複数のメモリセルを形成する。メモリセルの間に隔離層を形成する。隔離層上にシールド電極を形成する。シールド電極は、ソース線に電気接続される。
本発明の１つの実施形態によれば、不揮発性メモリ構造の製造方法において、不揮発性メモリ構造は、平面型不揮発性メモリ構造であってもよい。
本発明の１つの実施形態によれば、不揮発性メモリ構造の製造方法において、各メモリセルの形成方法は、以下のステップを含むことができる。基板上に第１誘電体層を形成する。第１誘電体層上に電荷蓄積層を形成する。電荷蓄積層上に第２誘電体層を形成する。第２誘電体層上に導体層を形成する。
本発明の１つの実施形態によれば、不揮発性メモリ構造の製造方法において、第２誘電体層は、さらに、シールド電極上に形成することができる。
本発明の１つの実施形態によれば、不揮発性メモリ構造の製造方法において、導体層は、さらに、電荷蓄積層の間の第２誘電体層上に形成することができる。
本発明の１つの実施形態によれば、不揮発性メモリ構造の製造方法において、隔離層の形成方法は、以下のステップを含むことができる。基板中にトレンチ（ｔｒｅｎｃｈ）を形成する。トレンチの表面にライナー層をコンフォーマルに（ｃｏｎｆｏｒｍａｌｌｙ）形成する。ライナー層上に、トレンチに充填された隔離構造を形成する。
本発明の１つの実施形態によれば、不揮発性メモリ構造の製造方法において、不揮発性メモリ構造は、縦型不揮発性メモリ構造であってもよい。縦型不揮発性メモリ構造の製造方法は、以下のステップを含むことができる。基板上に、交互に積み重ねられた複数の第１犠牲層と複数の第２犠牲層を含む積層を形成する。積層中に第１開口を形成する。第１開口は、基板を露出する。第１開口の側壁に電荷蓄積構造層を形成する。電荷蓄積構造層上にチャネル層を形成する。積層上にパターン化ハードマスク層を形成する。パターン化ハードマスク層は、電荷蓄積構造層およびチャネル層を覆う。パターン化ハードマスク層をマスクとして使用することにより、積層中に第２開口を形成する。第２開口は、基板を露出する。第２開口によって露出した第２犠牲層を除去して、複数の第３開口を形成する。第３開口中にゲート構造を形成する。第２開口によって露出した第１犠牲層を除去して、複数の第４開口を形成する。第４開口の表面およびゲート構造上に、隔離層をコンフォーマルに形成する。第４開口内の隔離層上にシールド電極を形成するとともに、第２開口中にシールド電極および基板に接続されたソース線を形成する。
本発明の１つの実施形態によれば、不揮発性メモリ構造の製造方法において、メモリセルは、ゲート構造と、ゲート構造の一側面に設置された電荷蓄積構造層の一部とを含むことができる。
本発明の１つの実施形態によれば、不揮発性メモリ構造の製造方法において、ゲート構造の形成方法は、以下のステップを含む。第３開口中にバリア材料層をコンフォーマルに形成する。バリア材料層上に、第３開口に充填された金属ゲート材料層を形成する。金属ゲート材料層およびバリア材料層に対してエッチバック（ｅｔｃｈ−ｂａｃｋ）プロセスを行う。
以上のように、本発明が提供する不揮発性メモリ構造およびその製造方法は、ソース線に電気接続されたシールド電極が結合干渉を効果的に減らすことができるため、メモリ素子の耐久度および信頼度を大幅に上げることができる。
本発明の上述特徴及び利点をよりはっきりと分かりやすくするために、下に実施例を特に挙げて、添付図面を結合させて以下の通りに詳しくて説明する。
添付図面は、本発明の原理がさらに理解されるために含まれており、本明細書に組み込まれかつその一部を構成するものである。図面は、本発明の実施形態を例示しており、説明とともに、本発明の原理を説明する役割を果たしている。
本発明の１つの実施形態の平面型不揮発性メモリ構造の上面図である。 図２Ａは、図１の断面線Ｉ−Ｉ’に沿った平面型不揮発性メモリ構造の製造プロセスの断面図である。 図２Ｂは、図１の断面線Ｉ−Ｉ’に沿った平面型不揮発性メモリ構造の製造プロセスの断面図である。 図２Ｃは、図１の断面線Ｉ−Ｉ’に沿った平面型不揮発性メモリ構造の製造プロセスの断面図である。 図２Ｄは、図１の断面線Ｉ−Ｉ’に沿った平面型不揮発性メモリ構造の製造プロセスの断面図である。 図３Ａは、本発明の１つの実施形態の縦型不揮発性メモリ構造の製造プロセスの断面図である。 図３Ｂは、本発明の１つの実施形態の縦型不揮発性メモリ構造の製造プロセスの断面図である。 図３Ｃは、本発明の１つの実施形態の縦型不揮発性メモリ構造の製造プロセスの断面図である。 図３Ｄは、本発明の１つの実施形態の縦型不揮発性メモリ構造の製造プロセスの断面図である。 図３Ｅは、本発明の１つの実施形態の縦型不揮発性メモリ構造の製造プロセスの断面図である。 図３Ｆは、本発明の１つの実施形態の縦型不揮発性メモリ構造の製造プロセスの断面図である。 図３Ｇは、本発明の１つの実施形態の縦型不揮発性メモリ構造の製造プロセスの断面図である。 図３Ｈは、本発明の１つの実施形態の縦型不揮発性メモリ構造の製造プロセスの断面図である。 図３Ｉは、本発明の１つの実施形態の縦型不揮発性メモリ構造の製造プロセスの断面図である。 図３Ｊは、本発明の１つの実施形態の縦型不揮発性メモリ構造の製造プロセスの断面図である。
図１は、本発明の１つの実施形態の平面型不揮発性メモリ構造の上面図である。図２Ａ〜図２Ｄは、図１の断面線Ｉ−Ｉ’に沿った平面型不揮発性メモリ構造の製造プロセスの断面図である。図１は、図２Ｄの上面図であり、説明を容易にするため、図１では導電線およびコンタクトのみを示してある。
図２Ａを参照すると、基板１００を提供する。基板１００は、シリコン基板等の半導体基板であってもよい。また、製品設計要求に基づいて、基板１００中に所望のドープ領域（図示せず）を形成することができる。
基板１００上に誘電体層１０２を形成し、誘電体層１０２上に電荷蓄積層１０４を形成し、電荷蓄積層１０４上に、さらに、ハードマスク層１０６を形成することができる。誘電体層１０２の材料は、例えば、酸化シリコンである。電荷蓄積層１０４の材料は、例えば、ドープされたポリシリコンであり、電荷蓄積層１０４は、浮遊ゲートとして使用することができる。ハードマスク層１０６の材料は、例えば、窒化シリコンである。誘電体層１０２、電荷蓄積層１０４、およびハードマスク層１０６の形成方法は、例えば、基板１００上に誘電体材料層（図示せず）、電荷蓄積材料層（図示せず）、およびハードマスク材料層（図示せず）を順番に形成することと、その後、リソグラフィプロセスおよびエッチングプロセスにより、ハードマスク材料層、電荷蓄積材料層、および誘電体材料層をパターン化することとを含む。誘電体材料層の形成方法は、例えば、熱酸化法または化学蒸着法である。電荷蓄積材料層および誘電体材料層の形成方法は、例えば、化学蒸着法である。
基板１００中にトレンチ１０８を形成することができる。トレンチ１０８の形成方法は、例えば、ハードマスク層１０６をマスクとして使用することにより、基板１００の一部を除去することを含む。基板１００の一部を除去する方法は、例えば、ドライエッチング法である。
トレンチ１０８の表面にライナー材料層１１０をコンフォーマルに形成することができ、ライナー材料層１１０は、さらに、電荷蓄積層１０４および誘電体層１０２上に形成することができる。ライナー材料層１１０の材料は、例えば、酸化シリコンである。ライナー材料層１１０の形成方法は、例えば、熱酸化法である。
ライナー材料層１１０上に、トレンチ１０８に充填された隔離材料層１１２を形成することができ、隔離材料層１１２は、さらに、ハードマスク層１０６を覆うことができる。隔離材料層１１２の材料は、例えば、酸化シリコンである。隔離材料層１１２の形成方法は、例えば、化学蒸着法である。
図２Ｂを参照すると、隔離材料層１１２の一部を除去して、ライナー材料層１１０上に、トレンチ１０８に充填された隔離構造１１２ａを形成することができる。隔離構造１１２ａの上表面は、基板１００の上表面よりも低くてもよい。隔離材料層１１２の一部を除去する方法は、例えば、エッチバック法、または化学機械研磨法とエッチバック法の組み合わせである。
隔離構造１１２ａ上に導体層１１４を形成することができ、導体層１１４は、トレンチ１０８を完全に充填することができる。導体層１１４の材料は、ドープされたポリシリコンまたは金属であってもよい。導体層１１４の形成方法は、例えば、化学蒸着法または物理蒸着法である。
図２Ｃを参照すると、導体層１１４の一部を除去して、隔離構造１１２ａ上にシールド電極１１４ａを形成することができる。シールド電極１１４ａは、ソース線１１４ｂ（図１を参照）に電気接続される。導体層１１４の一部を除去する方法は、エッチバック法、または化学機械研磨法とエッチバック法の組み合わせである。また、ソース線１１４ｂおよびシールド電極１１４ａは、同じ導体層１１４で形成することができる。
ハードマスク層１０６を除去することができる。ハードマスク層１０６を除去する方法は、例えば、ドライエッチング法またはウェットエッチング法である。
シールド電極１１４ａで覆われていないライナー材料層１１０を除去して、トレンチ１０８の表面にライナー層１１０ａをコンフォーマルに形成することができる。ライナー材料層１１０の一部を除去する方法は、例えば、ウェットエッチング法である。
図２Ｄを参照すると、電荷蓄積層１０４上に誘電体層１１６を形成することができる。誘電体層１１６は、さらに、シールド電極１１４ａ上に形成することができる。誘電体層１１６の材料は、例えば、酸化シリコンである。誘電体層１１６の形成方法は、例えば、化学蒸着法である。
誘電体層１１６上に導体層１１８を形成することができる。導体層１１８は、ワード線として使用することができ、電荷蓄積層１０４上に設置された導体層１１８は、制御ゲートとして使用することができる。また、導体層１１８は、さらに、電荷蓄積層１０４の間の誘電体層１１６上に形成することができる。導体層１１８の材料は、ドープされたポリシリコンまたは金属であってもよい。導体層１１８の形成方法は、例えば、まず、化学蒸着法または物理蒸着法により導体材料層を形成することと、その後、導体材料層上にパターン形成プロセスを行うこととを含む。
不揮発性メモリ構造１０の製造方法により、基板１００上に複数のメモリセル１２０を形成し、メモリセル１２０の間に隔離層１２２を形成し、隔離層１２２上にシールド電極１１４ａを形成することができる。シールド電極１１４ａは、ソース線１１４ｂ（図１を参照）に電気接続される。以下、図１および図２Ｄにより、上述した実施形態の不揮発性メモリ構造について説明する。
図１および図２Ｄを参照すると、不揮発性メモリ構造１０は、複数のメモリセル１２０と、少なくとも１つの隔離層１２２と、少なくとも１つのシールド電極１１４ａとを含み、さらに、選択ゲート１２４と、選択ゲート１２６と、ビット線コンタクト１２８とを含むことができる。本実施形態において、不揮発性メモリ構造１０は、平面型不揮発性メモリ構造を例とする。
メモリセル１２０は、基板１００上に配置される。各メモリセル１２０は、電荷蓄積層１０４と、導体層１１８と、誘電体層１０２と、誘電体層１１６とを含むことができる。電荷蓄積層１０４は、基板１００上に配置される。導体層１１８は、電荷蓄積層１０４上に配置される。また、導体層１１８は、さらに、電荷蓄積層１０４の間に配置することができる。誘電体層１０２は、電荷蓄積層１０４と基板１００の間に配置される。誘電体層１１６は、導体層１１８と電荷蓄積層１０４の間に配置される。また、誘電体層１１６は、さらに、導体層１１８とシールド電極１１４ａの間に配置することができる。
隔離層１２２は、メモリセル１２０の間に設置される。本実施形態において、隔離層１２２は、メモリセル１２０の間の基板１００中に配置することができ、且つシールド電極１１４ａと基板１００の間に配置することができる。隔離層１２２は、隔離構造１１２ａと、ライナー層１１０ａとを含むことができる。隔離構造１１２ａは、メモリセル１２０の間にある基板１００中に配置される。ライナー層１１０ａは、隔離構造１１２ａと基板１００の間に配置することができ、且つシールド電極１１４ａと基板１００の間に配置することができる。
シールド電極１１４ａは、隔離層１２２上に配置され、ソース線１１４ｂに電気接続される。また、図１を参照すると、選択ゲート１２４は、導体層１１８とソース線１１４ｂの間に設置することができる。選択ゲート１２６は、導体層１１８とビット線コンタクト１２８の間に設置することができる。シールド電極１１４ａは、導体層１１８、選択ゲート１２４、および選択ゲート１２６から電気的に絶縁することができる。
また、図１および図２Ｄにおける各構成要素の材料、構成、形成方法、効果等については、上述した実施形態において詳しく説明しているため、ここでは繰り返し説明しない。
上述した実施形態からわかるように、不揮発性メモリ構造１０およびその製造方法において、ソース線１１４ｂに電気接続されたシールド電極１１４ａは、結合干渉を効果的に減らすことができるため、メモリ素子の耐久度および信頼度を大幅に上げることができる。
図３Ａ〜図３Ｊは、本発明の１つの実施形態の縦型不揮発性メモリ構造の製造プロセスの断面図である。
図３Ａを参照すると、基板２００を提供する。基板２００は、シリコン基板等の半導体基板であってもよい。また、本分野において通常の知識を有する者であれば、製品設計要求に基づいて、基板２００内に所望のドープ領域（図示せず）を形成することができる。
基板２００上に、交互に積み重ねられた複数の犠牲層２０２と複数の犠牲層２０４を含む積層ＳＬを形成することができる。本実施形態において、積層ＳＬの最上層および最下層は、犠牲層２０２であってもよい。犠牲層２０２の材料は、例えば、酸化シリコンである。犠牲層２０４の材料は、例えば、窒化シリコンである。犠牲層２０２および犠牲層２０４は、それぞれ、例えば、化学蒸着法によって形成される。
積層ＳＬ中に開口２０６を形成することができる。開口２０６は、基板２００を露出する。開口２０６の形成方法は、例えば、犠牲層２０２および犠牲層２０４に対してパターン形成プロセスを行うことを含む。
図３Ｂを参照すると、開口２０６によって露出した基板２００上に、開口２０６に充填されたエピタキシャル（ｅｐｉｔａｘｉａｌ）シリコン層２０８を形成することができる。エピタキシャルシリコン層２０８は、チャネル層として使用することができる。エピタキシャルシリコン層２０８の形成方法は、例えば、エピタキシャル成長法（ｅｐｉｔａｘｉａｌ ｇｒｏｗｔｈ ｍｅｔｈｏｄ）である。本実施形態において、エピタキシャルシリコン層２０８の上表面は、例えば、最下位の犠牲層２０４の上表面よりも高く、底部から２番目の犠牲層２０４の下表面よりも低い。
開口２０６の側壁に電荷蓄積構造層２１０を形成することができる。電荷蓄積構造層２１０の形成方法は、誘電体層２１２、電荷蓄積層２１４、および誘電体層２１６を順番に開口２０６の側壁に形成することを含むことができる。誘電体層２１２の材料は、例えば、酸化シリコンである。電荷蓄積層２１４の材料は、例えば、窒化シリコンである。誘電体層２１６の材料は、例えば、酸化シリコンである。誘電体層２１２、電荷蓄積層２１４、および誘電体層２１６の形成方法は、例えば、まず、化学蒸着法を使用して、コンフォーマルな第１誘電体材料層、電荷蓄積材料層、第２誘電体材料層を形成することと、その後、第２誘電体材料層、電荷蓄積材料層、および第１誘電体材料層に対してエッチバックプロセスを行うこととを含む。
図３Ｃを参照すると、電荷蓄積構造層２１０上にチャネル材料層２１８を形成することができる。チャネル材料層２１８は、エピタキシャルシリコン層２０８に接続することができる。エピタキシャルシリコン層２０８を形成しない別の実施形態において、チャネル材料層２１８は、基板２００に直接接続することができる。チャネル材料層２１８の材料は、例えば、ポリシリコンである。チャネル材料層２１８の形成方法は、例えば、化学蒸着法である。
開口２０６を完全に充填する誘電体層２２０を形成することができる。誘電体層２２０の材料は、例えば、酸化シリコンである。誘電体層２２０の形成方法は、例えば、化学蒸着法である。
図３Ｄを参照すると、誘電体層２２０の一部を除去して、誘電体層２２０の上表面を開口２０６の上部よりも低くし、最上位の犠牲層２０４の上表面よりも高くする。誘電体層２２０の一部を除去する方法は、例えば、ドライエッチング法またはウェットエッチング法である。
開口２０６中にパッド２２２を形成することができる。パッド２２２の材料は、例えば、ドープされたポリシリコンである。パッド２２２の形成方法は、例えば、まず、化学蒸着法により開口２０６を完全に充填するパッド材料層を形成することと、その後、パッド材料層に対してエッチバックプロセスを行うこととを含む。
開口２０６の外側にあるチャネル材料層２１８を除去して、電荷蓄積構造層２１０上にチャネル層２１８ａを形成することができる。本実施形態において、開口２０６の外側にあるチャネル材料層２１８は、前記パッド材料層に対してエッチバックプロセスを行うことにより、同時に除去することができる。
図３Ｅを参照すると、積層ＳＬ上にパターン化ハードマスク層２２４を形成する。パターン化ハードマスク層２２４は、電荷蓄積構造層２１０およびチャネル層２１８ａを覆い、さらに、パッド２２２を覆うことができる。パターン化ハードマスク層２２４の材料は、例えば、ポリシリコンである。パターン化ハードマスク層２２４の形成方法は、例えば、まず、化学蒸着法によりハードマスク層を形成することと、その後、ハードマスク層に対してパターン形成プロセスを行うこととを含む。
パターン化ハードマスク層２２４をマスクとして使用することにより、積層ＳＬ中に開口２２６を形成することができる。開口２２６は、基板２００を露出する。開口２２６の形成方法は、例えば、パターン化ハードマスク層２２４をマスクとして使用することにより、犠牲層２０２および犠牲層２０４に対してドライエッチングプロセスを行うことを含む。
開口２２６によって露出した犠牲層２０４を除去して、複数の開口２２８を形成することができる。犠牲層２０４を除去する方法は、例えば、ウェットエッチング法である。また、最下位の開口２２８は、エピタキシャルシリコン層２０８の一部を露出することができる。
開口２２８によって露出したエピタキシャルシリコン層２０８上に、誘電体層２３０を形成し、開口２２６によって露出した基板２００上に、さらに、誘電体層２３２を形成し、パターン化ハードマスク層２２４上に、さらに、誘電体層２３４を形成することができる。誘電体層２３０、誘電体層２３２、および誘電体層２３４の材料は、例えば、酸化シリコンである。誘電体層２３０、誘電体層２３２、および誘電体層２３４の形成方法は、例えば、熱酸化法である。
図３Ｆを参照すると、開口２２８中にバリア材料層２３６をコンフォーマルに形成することができる。バリア材料層２３６の材料は、例えば、ＴｉＮ、ＷＮ、ＴａＮ、ＴｉＡｌ、ＴｉＡｌＮ、またはＴａＣＮである。バリア材料層２３６の形成方法は、例えば、原子層堆積（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ， ＡＬＤ）法である。
バリア材料層２３６上に、開口２２８に充填された金属ゲート材料層２３８を形成することができる。金属ゲート材料層２３８の材料は、例えば、タングステン、銅、またはアルミニウムである。金属ゲート材料層２３８の形成方法は、例えば、原子層堆積（ＡＬＤ）法である。
図３Ｇを参照すると、金属ゲート材料層２３８およびバリア材料層２３６に対してエッチバックプロセスを行い、バリア層２３６ａおよび金属ゲート２３８ａを形成する。したがって、開口２２８中にゲート構造２４０を形成することができる。ゲート構造２４０は、バリア層２３６ａと、金属ゲート２３８ａとを含むことができる。積み重ねられた複数のゲート構造２４０において、最上位と最下位のゲート構造２４０は、選択ゲートとして使用することができ、残りのゲート構造２４０は、制御ゲートとして使用することができる。
金属ゲート材料層２３８およびバリア材料層２３６に対してエッチバックプロセスを行っている間、誘電体層２３２および誘電体層２３４を同時に除去することができ、基板２００の一部を除去して凹部Ｒを形成してもよい。
図３Ｈを参照すると、開口２２６によって露出した犠牲層２０２を除去して、開口２４２を形成する。犠牲層２０２を除去する方法は、例えば、ウェットエッチング法である。
図３Ｉを参照すると、開口２４２の表面およびゲート構造２４０上に、隔離層２４４をコンフォーマルに形成する。隔離層２４４の材料は、例えば、酸化シリコンである。隔離層２４４の形成方法は、例えば、原子層堆積（ＡＬＤ）法である。
開口２４２内の隔離層２４４上にシールド電極２４６ａを形成し、開口２２６中にシールド電極２４６ａおよび基板２００に接続されたソース線２４６ｂを形成する。シールド電極２４６ａおよびソース線２４６ｂの材料は、例えば、タングステン、銅、またはアルミニウムである。シールド電極２４６ａおよびソース線２４６ｂは、導体層２４６で形成することができる。例えば、導体層２４６の形成方法は、以下のステップを含むことができるが、本発明はこれに限定されない。開口２４２を完全に充填する導体材料層を形成し、その後、導体材料層に対してエッチバックプロセスを行い、開口２４２の外側にある導体材料層を除去する。導体材料層に対してエッチバックプロセスを行っている間、隔離層２４４が基板２００を露出するよう、同時に、開口２２６によって露出した隔離層２４４を除去する。開口２２６を完全に充填する導体材料層を形成する。開口２２６の外側にある導体材料層を除去する。導体材料層の形成方法は、例えば、化学蒸着法である。開口２２６の外側にある導体材料層を除去する方法は、例えば、パターン化ハードマスク層２２４の上部を停止層として使用することにより、導体材料層に対して化学機械研磨プロセスまたはエッチバックプロセスを行うことを含む。
したがって、基板２００上に、シールド電極２４６ａ、ゲート構造２４０、および少なくとも１つの隔離層２４４を含む積層構造ＳＳを形成することができる。シールド電極２４６ａとゲート構造２４０は、交互に積み重ねられ、隔離層２４４は、シールド電極２４６ａとゲート構造２４０の間に設置される。
図３Ｊを参照すると、パターン化ハードマスク層２２４を除去することができる。パターン化ハードマスク層２２４を除去する方法は、例えば、ドライエッチング法、ウェットエッチング法、またはその組み合わせである。
上述した不揮発性メモリ構造２０の製造方法により、基板２００上に複数のメモリセル２４８を形成し、メモリセル２４８の間に隔離層２４４を形成し、隔離層２４４上にシールド電極２４６ａを形成することができる。シールド電極２４６ａは、ソース線２４６ｂに電気接続される。以下、図３Ｊにより、上述した実施形態の不揮発性メモリ構造２０について説明する。
図３Ｊを参照すると、不揮発性メモリ構造２０は、複数のメモリセル２４８と、少なくとも１つの隔離層２４４と、少なくとも１つのシールド電極２４６ａとを含む。メモリセル２４８は、基板２００上に配置される。メモリセル２４８は、ゲート構造２４０と、ゲート構造２４０の一側面に設置された電荷蓄積構造層２１０の一部とを含むことができる。隔離層２４４は、メモリセル２４８の間に設置される。シールド電極２４６ａは、隔離層２４４上に配置され、ソース線２４６ｂに電気接続される。本実施形態において、不揮発性メモリ構造２０は、縦型の不揮発性メモリ構造を例とする。
具体的に説明すると、不揮発性メモリ構造２０は、積層構造ＳＳと、チャネル層２１８ａと、電荷蓄積構造層２１０とを含むことができる。積層構造ＳＳは、基板２００上に配置され、少なくとも１つのシールド電極２４６ａ、複数のゲート構造２４０、および少なくとも１つの隔離層２４４を含むことができる。シールド電極２４６ａとゲート構造２４０は、交互に積み重ねられ、隔離層２４４は、シールド電極２４６ａとゲート構造２４０の間に設置される。ゲート構造２４０は、金属ゲート２３８ａと、バリア層２３６ａとを含むことができる。バリア層２３６ａは、金属ゲート２３８ａと電荷蓄積構造層２１０の間に設置される。チャネル層２１８ａは、積層構造ＳＳの一側面にある側壁に配置される。電荷蓄積構造層２１０は、積層構造ＳＳとチャネル層２１８ａの間に配置される。電荷蓄積構造層２１０は、積層構造ＳＳの側壁に順番に配置された誘電体層２１２、電荷蓄積層２１４、および誘電体層２１６を含むことができる。
また、不揮発性メモリ構造２０は、さらに、エピタキシャルシリコン層２０８、誘電体層２２０、パッド２２２、誘電体層２３０、およびソース線２４６ｂのうちの少なくとも１つを含むことができる。エピタキシャルシリコン層２０８は、積層構造ＳＳの一側面にある基板２００上に配置される。誘電体層２２０は、積層構造ＳＳの一側面から離れたチャネル層２１８ａの側壁に配置される。パッド２２２は、誘電体層２２０上に配置され、チャネル層２１８ａに接続される。誘電体層２３０は、エピタキシャルシリコン層２０８とゲート構造２４０の間に配置される。ソース線２４６ｂは、積層構造ＳＳの他の側面にある側壁に配置され、基板２００に接続することができる。隔離層２４４は、さらに、ソース線２４６ｂとゲート構造２４０の間に設置することができる。
また、図３Ｊにおける各構成要素の材料、構成、形成方法、効果等については、上述した実施形態において詳しく説明しているため、ここでは繰り返し説明しない。
上述した実施形態からわかるように、不揮発性メモリ構造２０およびその製造方法において、ソース線２４６ｂに電気接続されたシールド電極２４６ａは、結合干渉を効果的に減らすことができるため、メモリ素子の耐久度および信頼度を大幅に上げることができる。
以上のごとく、この発明を実施形態により開示したが、もとより、この発明を限定するためのものではなく、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。
不揮発性メモリ構造およびその製造方法は、結合干渉を効果的に減らし、メモリ素子の耐久度および信頼度を上げることができる。
１０、２０ 不揮発性メモリ構造
１００、２００ 基板
１０２、１１６、２１２、２１６、２２０、２３０、２３２、２３４ 誘電体層
１０４ 電荷蓄積層
１０６ ハードマスク層
１０８ トレンチ
１１０ ライナー材料層
１１０ａ ライナー層
１１２ 隔離材料層
１１２ａ 隔離構造
１１４、１１８、２４６ 導体層
１１４ａ、２４６ａ シールド電極
１１４ｂ、２４６ｂ ソース線
１２０、２４８ メモリセル
１２２、２４４ 隔離層
１２４、１２６ 選択ゲート
１２８ ビット線コンタクト
２０２、２０４ 犠牲層
２０６、２２６、２２８、２４２ 開口
２０８ エピタキシャルシリコン層
２１０ 電荷蓄積構造層
２１４ 電荷蓄積層
２１８ チャネル材料層
２１８ａ チャネル層
２２２ パッド
２２４ パターン化ハードマスク層
２３６ バリア材料層
２３６ａ バリア層
２３８ 金属ゲート材料層
２３８ａ 金属ゲート
２４０ ゲート構造
Ｒ 凹部
ＳＬ 積層
ＳＳ 積層構造

Claims (19)

  1. 基板上に配置された複数のメモリセルと、
    前記複数のメモリセルの間に設置された少なくとも１つの隔離層と、
    前記少なくとも１つの隔離層上に配置され、ソース線に電気接続された少なくとも１つのシールド電極と、
    を含む不揮発性メモリ構造。
  2. 前記不揮発性メモリ構造が、平面型不揮発性メモリ構造である請求項１に記載の不揮発性メモリ構造。
  3. 各前記メモリセルが、
    前記基板上に配置された電荷蓄積層と、
    前記電荷蓄積層上に配置された導体層と、
    前記電荷蓄積層と前記基板の間に配置された第１誘電体層と、
    前記導体層と前記電荷蓄積層の間に配置された第２誘電体層と、
    を含む請求項２に記載の不揮発性メモリ構造。
  4. 前記導体層が、さらに、前記複数の電荷蓄積層の間に配置され、前記第２誘電体層が、さらに、前記導体層と前記少なくとも１つのシールド電極の間に配置される請求項３に記載の不揮発性メモリ構造。
  5. 前記少なくとも１つの隔離層が、前記複数のメモリセルの間の前記基板中に配置され、前記少なくとも１つのシールド電極と前記基板の間に配置される請求項２に記載の不揮発性メモリ構造。
  6. 前記少なくとも１つの隔離層が、
    前記複数のメモリセルの間の前記基板中に配置された少なくとも１つの隔離構造と、
    前記少なくとも１つの隔離構造と前記基板の間に配置され、且つ前記少なくとも１つのシールド電極と前記基板の間に配置された少なくとも１つのライナー層と、
    を含む請求項５に記載の不揮発性メモリ構造。
  7. 前記不揮発性メモリ構造が、縦型不揮発性メモリ構造であり、前記縦型不揮発性メモリ構造が、
    前記基板上に配置され、前記少なくとも１つのシールド電極、複数のゲート構造、および前記少なくとも１つの隔離層を含み、前記少なくとも１つのシールド電極と前記複数のゲート構造が交互に積み重ねられ、前記少なくとも１つの隔離層が前記少なくとも１つのシールド電極と前記複数のゲート構造の間に設置された積層構造と、
    前記積層構造の一側面にある側壁に配置されたチャネル層と、
    前記積層構造と前記チャネル層の間に配置された電荷蓄積構造層と、
    を含む請求項１に記載の不揮発性メモリ構造。
  8. 前記複数のメモリセルが、前記複数のゲート構造と、前記複数のゲート構造の一側面に設置された前記電荷蓄積構造層の一部とを含む請求項７に記載の不揮発性メモリ構造。
  9. 前記ソース線が、前記積層構造の他の側面にある側壁に配置され、前記基板に接続されるとともに、前記少なくとも１つの隔離層が、さらに、前記ソース線と前記複数のゲート構造の間に設置される請求項７に記載の不揮発性メモリ構造。
  10. 各前記ゲート構造が、金属ゲート層と、バリア層とを含み、前記バリア層が、前記金属ゲート層と前記電荷蓄積構造層の間に設置される請求項７に記載の不揮発性メモリ構造。
  11. 基板上に複数のメモリ構造を形成するステップと、
    前記複数のメモリセルの間に少なくとも１つの隔離層を形成するステップと、
    前記少なくとも１つの隔離層上に少なくとも１つのシールド電極を形成するステップと、
    を含み、前記少なくとも１つのシールド電極が、ソース線に電気接続された不揮発性メモリ構造の製造方法。
  12. 前記不揮発性メモリ構造が、平面型不揮発性メモリ構造である請求項１１に記載の不揮発性メモリ構造の製造方法。
  13. 各前記メモリセルの形成方法が、
    前記基板上に第１誘電体層を形成するステップと、
    前記第１誘電体層上に電荷蓄積層を形成するステップと、
    前記電荷蓄積層上に第２誘電体層を形成するステップと、
    前記第２誘電体層上に導体層を形成するステップと、
    を含む請求項１２に記載の不揮発性メモリ構造の製造方法。
  14. 前記第２誘電体層が、さらに、前記少なくとも１つのシールド電極上に形成された請求項１３に記載の不揮発性メモリ構造の製造方法。
  15. 前記導体層が、さらに、前記複数の電荷蓄積層の間の前記第２誘電体層上に形成される請求項１４に記載の不揮発性メモリ構造の製造方法。
  16. 前記少なくとも１つの隔離層の形成方法が、
    前記基板中に少なくとも１つのトレンチを形成するステップと、
    前記少なくとも１つのトレンチの表面に少なくとも１つのライナー層をコンフォーマルに形成するステップと、
    前記少なくとも１つのライナー層上に、前記少なくとも１つのトレンチに充填された少なくとも１つの隔離構造を形成するステップと、
    を含む請求項１２に記載の不揮発性メモリ構造の製造方法。
  17. 前記不揮発性メモリ構造が、縦型不揮発性メモリ構造であり、前記縦型不揮発性メモリ構造の製造方法が、
    前記基板上に、交互に積み重ねられた複数の第１犠牲層と複数の第２犠牲層を含む積層を形成するステップと、
    前記積層中に、前記基板を露出する第１開口を形成するステップと、
    前記第１開口の側壁に電荷蓄積構造層を形成するステップと、
    前記電荷蓄積構造層上にチャネル層を形成するステップと、
    前記積層上に、前記電荷蓄積構造層および前記チャネル層を覆うパターン化ハードマスク層を形成するステップと、
    前記パターン化ハードマスク層をマスクとして使用することにより、前記積層中に前記基板を露出する第２開口を形成するステップと、
    前記第２開口によって露出した前記複数の第２犠牲層を除去して、複数の第３開口を形成するステップと、
    前記複数の第３開口中に複数のゲート構造を形成するステップと、
    前記第２開口によって露出した前記複数の第１犠牲層を除去して、複数の第４開口を形成するステップと、
    前記複数の第４開口の表面および前記複数のゲート構造上に、前記少なくとも１つの隔離層をコンフォーマルに形成するステップと、
    前記複数の第４開口内の前記少なくとも１つの隔離層上に、前記少なくとも１つのシールド電極を形成するとともに、前記第２開口中に、前記少なくとも１つのシールド電極および前記基板に接続された前記ソース線を形成するステップと、
    を含む請求項１１に記載の不揮発性メモリ構造の製造方法。
  18. 前記複数のメモリセルが、前記複数のゲート構造と、前記複数のゲート構造の一側面に設置された前記電荷蓄積構造層の一部とを含む請求項１７に記載の不揮発性メモリ構造の製造方法。
  19. 前記複数のゲート構造の形成方法が、
    前記複数の第３開口中にバリア材料層をコンフォーマルに形成するステップと、
    前記バリア材料層上に、前記複数の第３開口に充填された金属ゲート材料層を形成するステップと、
    前記金属ゲート材料層および前記バリア材料層に対してエッチバックプロセスを行うステップと、
    を含む請求項１７に記載の不揮発性メモリ構造の製造方法。
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