JP2008277741A - 半導体素子の素子分離膜形成方法 - Google Patents
半導体素子の素子分離膜形成方法 Download PDFInfo
- Publication number
- JP2008277741A JP2008277741A JP2008008742A JP2008008742A JP2008277741A JP 2008277741 A JP2008277741 A JP 2008277741A JP 2008008742 A JP2008008742 A JP 2008008742A JP 2008008742 A JP2008008742 A JP 2008008742A JP 2008277741 A JP2008277741 A JP 2008277741A
- Authority
- JP
- Japan
- Prior art keywords
- film
- trench
- forming
- insulating film
- spacer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 64
- 239000004065 semiconductor Substances 0.000 title claims abstract description 40
- 238000002955 isolation Methods 0.000 title claims abstract description 36
- 125000006850 spacer group Chemical group 0.000 claims abstract description 44
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 230000008021 deposition Effects 0.000 claims abstract description 12
- 238000005530 etching Methods 0.000 claims description 20
- 238000000151 deposition Methods 0.000 claims description 14
- 150000004767 nitrides Chemical class 0.000 claims description 12
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 6
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 26
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 229910003481 amorphous carbon Inorganic materials 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
Abstract
【課題】トレンチの向かい合う側壁に形成される絶縁膜が互いに接することを防止してシーム発生を抑制することにより、トレンチ埋め込み特性を向上させることが可能な半導体素子の素子分離膜形成方法の提供。
【解決手段】トレンチが形成された半導体基板を提供する段階と、前記トレンチの側壁にスペーサを形成する段階と、前記スペーサの間から露出した前記トレンチの底面の前記半導体基板における蒸着速度が前記スペーサの表面におけるそれよりさらに速くなるように第１絶縁膜を形成して前記トレンチの一部を充填する段階と、前記トレンチが充填されるように前記第１絶縁膜上に第２絶縁膜を形成する段階とを含むことを特徴とする、半導体素子の素子分離膜形成方法を提供する。
【選択図】図１ｅ
【解決手段】トレンチが形成された半導体基板を提供する段階と、前記トレンチの側壁にスペーサを形成する段階と、前記スペーサの間から露出した前記トレンチの底面の前記半導体基板における蒸着速度が前記スペーサの表面におけるそれよりさらに速くなるように第１絶縁膜を形成して前記トレンチの一部を充填する段階と、前記トレンチが充填されるように前記第１絶縁膜上に第２絶縁膜を形成する段階とを含むことを特徴とする、半導体素子の素子分離膜形成方法を提供する。
【選択図】図１ｅ
Description
本発明は、半導体素子の素子分離膜形成方法に係り、特に、下部膜の種類によるＯ３−ＴＥＯＳ膜の成長率の差を用いて、シーム(seam)が発生することなくトレンチを埋め込むことが可能な半導体素子の素子分離膜形成方法に関する。
半導体素子の高集積化に伴い、素子分離膜の形成工程が益々難しくなってきている。これにより、半導体基板にトレンチを形成した後、このトレンチを埋め込むＳＴＩ(Shallow Trench Isolation)方法を用いて、素子分離膜を形成している。一方、ＳＴＩ方法にもいろいろの方法があるが、その中でも、半導体基板上に積層されたゲート絶縁膜、ポリシリコン膜およびハードマスクを順次エッチングしてトレンチを形成し、トレンチが埋め込まれるように全体構造上に酸化膜を形成する方法が適用されている。
ところが、高集積化された素子の場合、トレンチの入口幅に比べてトレンチの深さが大きいため、トレンチをボイドなしで埋め込むことは非常に難しい実情である。その理由は、トレンチに酸化膜を埋め込む際に、トレンチの入口がトレンチの底に比べて速い蒸着速度を示すため、酸化膜の蒸着が進みながらオーバーハング(overhang)が発生してトレンチの入口が塞がってしまい、トレンチの内部にボイドが発生するためである。
一般に、ギャップフィル(gap-fill)特性に優れた高密度プラズマ(High Density Plasma：ＨＤＰ)酸化膜がトレンチギャップフィルに用いられているが、素子の更なる高集積化に伴い、既存のＨＤＰ方式の酸化膜蒸着方法は、蒸着装備の限界に到達した状態であって、ギャップフィルに困難さがある。
上述した問題点を解決するために、最近では、ＨＤＰ方式の酸化膜の代わりにＯ３−ＴＥＯＳ(Tetra Ethyl Ortho Silicate)膜を蒸着してトレンチをギャップフィルする方法が導入された。ところが、向かい合う側壁にＯ３−ＴＥＯＳ膜が蒸着されるので、蒸着されたＯ３−ＴＥＯＳ膜が互いに接してシーム(seam)が形成され、シーム発生部分の膜質が多孔性(porous)を持つ。これにより、後続の工程としてウェットエッチング工程を行う場合、シームが露出して非正常的なエッチング形状が現れるという問題が発生する。
そこで、本発明の目的は、トレンチの向かい合う側壁に形成される絶縁膜が互いに接することを防止してシーム発生を抑制することにより、トレンチ埋め込み特性を向上させることが可能な半導体素子の素子分離膜形成方法を提供することにある。
上記目的を達成するために、本発明の一実施例に係る半導体素子の素子分離膜形成方法は、トレンチが形成された半導体基板を提供する段階と、トレンチの側壁にスペーサを形成する段階と、スペーサの間から露出したトレンチ底面の半導体基板における蒸着速度がスペーサの表面におけるそれよりさらに速くなるように第１絶縁膜を形成してトレンチの一部を充填する段階と、トレンチが充填されるように第１絶縁膜上に第２絶縁膜を形成する段階とを含む。
前記において、スペーサを形成する段階は、トレンチを含む全体構造の上部にライナー形状の絶縁膜を形成する段階と、スペーサエッチング工程によって絶縁膜の一部をエッチングし、トレンチの側壁にトレンチ底面の半導体基板を露出させるスペーサを形成する段階とを含む。スペーサは、酸化膜または窒化膜で形成され、ＰＥ−ＴＥＯＳ(Plasma Enhanced-Tetra Ethyl Ortho Silicate)膜、熱酸化膜、ＰＥ−ＳｉＮ膜、およびＬＰ−Ｓｉ３Ｎ４膜のいずれか一つで形成される。
第１絶縁膜は、Ｏ３−ＴＥＯＳ膜を用いて、ＰＥＣＶＤ(Plasma Enhanced Chemical Vapor Deposition)法またはＬＰＣＶＤ(Low Pressure Chemical Vapor Deposition)法で形成される。第２絶縁膜は、Ｏ３−ＴＥＯＳ膜またはＨＤＰ(High Density Plasma)酸化膜で形成される。スペーサ形成の前に、トレンチの側壁に側壁酸化膜を形成する段階と、側壁酸化膜上にライナー絶縁膜を形成する段階とをさらに含む。トレンチ底面の側壁酸化膜およびライナー絶縁膜はスペーサ形成の際にスペーサエッチング工程によって除去する。
本発明は、スペーサを形成しながらトレンチ底面の半導体基板を露出させ、トレンチの内部にＯ３−ＴＥＯＳからなる絶縁膜を蒸着する間、酸化膜または窒化膜からなるスペーサの表面におけるＯ３−ＴＥＯＳ膜の蒸着速度より、トレンチ底面の露出した半導体基板におけるＯ３−ＴＥＯＳ膜の蒸着速度を速くすることにより、トレンチの向かい合う側壁に形成されるＯ３−ＴＥＯＳ膜が互いに接して生ずるシーム発生を抑制してトレンチギャップフィルム特性を向上させることができる。
以下、添付図面を参照して本発明の一実施例をより詳細に説明する。ところが、本発明の実施例は様々な形態に変形でき、本発明の範囲を限定するものと解釈されてはならず、当業界における通常の知識を持つ者に本発明をより完全に説明するために提供されるものと解釈されることが好ましい。
図１ａ〜図１ｆは本発明の一実施例に係る半導体素子の素子分離膜形成方法を説明するために順次示す工程断面図である。
図１ａを参照すると、半導体基板１００上にゲート絶縁膜１０２、導電膜１０４および素子分離マスク１１２を順次形成する。ゲート絶縁膜１０２は、シリコン酸化膜（ＳｉＯ２）で形成してもよく、この場合、酸化工程(Oxidation)で形成することができる。一方、ゲート絶縁膜１０２は、フラッシュメモリ素子の場合にはトンネル酸化膜で形成する。導電膜１０４は、半導体素子のゲート電極として使用するためのもので、ポリシリコン膜、金属膜またはこれらの積層膜で形成することができる。導電膜１０４は、一般なフラッシュメモリ素子のフローティングゲート(Floating Gate)として使用される場合、ポリシリコン膜、金属膜またはこれらの積層膜で形成することができる。これに対し、ＳＯＮＯＳ構造を持つフラッシュメモリ素子においては、電子蓄積膜として使用するために、導電膜１０４の代わりに窒化膜で形成する。素子分離マスク１１２はバッファ酸化膜１０６、窒化膜１０８およびハードマスク１１０の積層膜で形成することができる。ハードマスク１１０は窒化膜、酸化膜または無定形炭素膜(amorphous carbon layer)で形成することができる。
次いで、マスク（図示せず）を用いたエッチング工程によって素子分離領域の素子分離マスク１１２、導電膜１０４およびゲート絶縁膜１０２を順次エッチングして半導体基板１００の素子分離領域を露出させる。より具体的に説明すると、次の通りである。素子分離マスク１１２上にフォトレジストを塗布してフォトレジスト膜（図示せず）を形成し、露光および現像工程を行い、素子分離領域の素子分離マスク１１２を露出させるフォトレジストパターン（図示せず）を形成する。その後、フォトレジストパターンを用いたエッチング工程によって素子分離マスク１１２の素子分離領域をエッチングする。その後、フォトレジストパターンを除去する。続いて、素子分離マスク１１２を用いたエッチング工程によって導電膜１０４およびゲート絶縁膜１０２をエッチングする。これにより、素子分離領域の半導体基板１００が露出する。窒化膜１０８、バッファ酸化膜１０６、導電膜１０４およびゲート絶縁膜１０２をエッチングする過程において、ハードマスク１１０も一部の厚さだけエッチングされる。その後、露出した素子分離領域の半導体基板１００をエッチング工程によってエッチングしてトレンチ１１４を形成する。
図１ｂを参照すると、トレンチ１１４を形成するためのエッチング工程によりトレンチ１１４の側壁および底面に発生したエッチング損傷を治癒するために、酸化工程をさらに行ってもよい。これにより、酸化工程によってトレンチ１１４の側壁および底面が酸化してエッチング損傷層が側壁酸化膜として形成される。一方、酸化工程により、トレンチ１１４の側壁および底面だけでなく、導電膜１０４および素子分離マスク１１２の表面も一部の厚さだけ酸化する可能性がある。この場合、側壁酸化膜１１６は、全体表面に形成されるが、トレンチ１１４の側壁および底面に相対的にシリコン成分が多く分布しているため、トレンチ１１４の側壁および底面においてより厚く形成される。また、側壁酸化膜１１６上には、トレンチ１１４の埋め込み特性を向上させるために、ライナー絶縁膜（図示せず）をさらに形成してもよい。この際、ライナー絶縁膜は酸化膜または窒化膜で形成することができる。
図１ｃを参照すると、トレンチ１１４の一部が充填されるようトレンチ１１４を含む全体構造の表面に絶縁物質を蒸着し、スペーサ用第１絶縁膜１１８をライナー形状に形成する。第１絶縁膜１１８は酸化膜または窒化膜で形成することができる。好ましくは、ＰＥ−ＴＥＯＳ(Plasma Enhanced-Tetra Ethyl Ortho Silicate)膜、熱酸化膜、ＰＥ−ＳｉＮ膜、およびＬＰ−Ｓｉ３Ｎ４膜のいずれか一つで形成する。
図１ｄを参照すると、スペーサエッチング工程を行って第１絶縁膜１１８をエッチングする。スペーサエッチング工程は、ドライエッチング(dry etch)工程によって行うことができ、好ましくはエッチバック(Etchback)工程によって行う。スペーサエッチング工程の際に、第１絶縁膜１１８の水平部は全て除去され、水平部に比べて厚く蒸着された垂直部のみがトレンチ１１４の内部に残留することにより、トレンチ１１４の側壁にスペーサ１１８ａが形成される。
一方、スペーサエッチング工程の際に、スペーサ１１８ａをマスクとして、スペーサ１１８ａの間の露出した側壁酸化膜１１６も共にエッチングする。これにより、トレンチ１１４の底面からスペーサ１１８ａの間の側壁酸化膜１１６が除去されることにより、スペーサ１１８ａの間の半導体基板１００の表面が露出する。
また、側壁酸化膜１１６上にライナー絶縁膜が形成される場合、スペーサエッチング工程の際にスペーサ１１８ａをマスクとしてスペーサ１１８ａの間の露出したライナー絶縁膜を除去した後、露出した側壁酸化膜１１６も共にエッチングしてトレンチ１１４底面の半導体基板１００の表面を露出させる。
図１ｅを参照すると、トレンチ１１４の一部が充填されるように絶縁物質を蒸着してトレンチ１１４の内部に第２絶縁膜１２０を形成する。第２絶縁膜１２０は、トレンチ１１４のギャップフィル(gap-fill)能力を向上させるためにＯ３−ＴＥＯＳ膜で形成する。この際、Ｏ３−ＴＥＯＳ膜は、ＣＶＤ(Chemical Vapor Deposition)法で形成することができ、好ましくはＰＥＣＶＤ法またはＬＰＣＶＤ法で形成する。
特に、Ｏ３−ＴＥＯＳ膜は下部膜(under layer)の種類によってそれぞれ異なる蒸着速度を持つ。これを下記の表１に示す。
表１を参照すると、Ｏ３−ＴＥＯＳ膜の蒸着速度は、ベアシリコンウェーハ(Bare Silicon Wafer)、ポリシリコン膜(Poly Silicon)、熱酸化膜(Thermal Oxide)、ＰＥ−ＴＥＯＳ膜およびＬＰ−Ｓｉ３Ｎ４膜の順に遅くなる。したがって、下部膜がベアシリコンウェーハの場合、酸化膜または窒化膜に比べてＯ３−ＴＥＯＳ膜の成長率(Growth Rate)が高い。
本発明では、スペーサ１１８ａの間の側壁酸化膜１１６をエッチングしてトレンチ１１４の底面の半導体基板１００を露出させるが、この際、半導体基板１００は、実質的にベアシリコンウェーハの状態である。したがって、ＰＥＣＶＤ法またはＬＰＣＶＤ法を用いて、Ｏ３−ＴＥＯＳ膜からなる第２絶縁膜１２０を形成する場合、酸化膜または窒化膜からなるスペーサ１１８ａの表面におけるＯ３−ＴＥＯＳ膜の成長率より、トレンチ１１４の底面のベアシリコンウェーハからなる半導体基板１００におけるＯ３−ＴＥＯＳ膜の成長率がさらに速いので、トレンチ１１４の底面におけるＯ３−ＴＥＯＳ膜の成長率が、トレンチ１１４の向かい合うスペーサ１１８ａにおけるそれより速くなる。これにより、Ｏ３−ＴＥＯＳ膜からなる第２絶縁膜１２０をトレンチ１１４の内部に蒸着する間にトレンチ１１４の底面で速く成長するＯ３−ＴＥＯＳ膜によって、トレンチ１１４の向かい合うスペーサ１１８ａの側壁に形成される第２絶縁膜１２０が互いに接して生ずるシーム発生を抑制することができる。
前述したように、本発明では、トレンチ１１４の底面の半導体基板１００を露出させてトレンチ１１４の底面と側壁におけるＯ３−ＴＥＯＳ膜の蒸着速度の差を極大化させ、その結果としてトレンチ１１４の底面と側壁におけるＯ３−ＴＥＯＳ膜の成長率の差を極大化させることにより、トレンチ内部への第２絶縁膜１２０の形成の際にシーム発生を抑制してトレンチ１１４のギャップフィル特性を向上させることができる。
図１ｆを参照すると、トレンチ１１４が完全に充填されるよう第２絶縁膜１２０上に絶縁物質を蒸着して第３絶縁膜１２２を形成する。第３絶縁膜１２２は、酸化膜であればいずれも適用可能であり、好ましくはＯ３−ＴＥＯＳ膜またはＨＤＰ(High Density Plasma)酸化膜で形成する。この際、第３絶縁膜１２２をＯ３−ＴＥＯＳ膜で形成する場合、第３絶縁膜１２２は第２絶縁膜１２０の形成の際に蒸着時間を増やして第２絶縁膜１２０と同時に形成することができる。これにより、第２絶縁膜１２０および第３絶縁膜１２２を含む素子分離膜１２４が形成される。
本発明は、前述した実施例に限定されるものではなく、互いに異なる様々な形態で実現できる。これらの実施例は、本発明の開示を完全たるものにし、通常の知識を有する者に本発明の範疇を完全に知らせるために提供されるものである。したがって、本発明の範囲は特許請求の範囲によって定められるべきである。
１００ 半導体基板
１０２ ゲート絶縁膜
１０４ 導電膜
１０６ バッファ酸化膜
１０８ 窒化膜
１１０ ハードマスク
１１２ 素子分離マスク
１１４ トレンチ
１１６ 側壁酸化膜
１１８ 第１絶縁膜
１１８ａ スペーサ
１２０ 第２絶縁膜
１２２ 第３絶縁膜
１２４ 素子分離膜
１０２ ゲート絶縁膜
１０４ 導電膜
１０６ バッファ酸化膜
１０８ 窒化膜
１１０ ハードマスク
１１２ 素子分離マスク
１１４ トレンチ
１１６ 側壁酸化膜
１１８ 第１絶縁膜
１１８ａ スペーサ
１２０ 第２絶縁膜
１２２ 第３絶縁膜
１２４ 素子分離膜
Claims (9)
- トレンチが形成された半導体基板を提供する段階と、
前記トレンチの側壁にスペーサを形成する段階と、
前記スペーサの間から露出した前記トレンチの底面の前記半導体基板における蒸着速度が前記スペーサの表面におけるそれよりさらに速くなるように第１絶縁膜を形成して前記トレンチの一部を充填する段階と、
前記トレンチが充填されるように前記第１絶縁膜上に第２絶縁膜を形成する段階とを含むことを特徴とする、半導体素子の素子分離膜形成方法。 - 前記スペーサを形成する段階は、
前記トレンチを含む全体構造の上部にライナー形状の絶縁膜を形成する段階と、
スペーサエッチング工程によって前記絶縁膜の一部をエッチングし、前記トレンチの側壁に前記トレンチの底面の前記半導体基板を露出させるスペーサを形成する段階とを含むことを特徴とする、請求項１に記載の半導体素子の素子分離膜形成方法。 - 前記スペーサは、酸化膜または窒化膜で形成されることを特徴とする、請求項１に記載の半導体素子の素子分離膜形成方法。
- 前記スペーサは、ＰＥ−ＴＥＯＳ膜、熱酸化膜、ＰＥ−ＳｉＮ膜、およびＬＰ−Ｓｉ３Ｎ４膜のいずれか一つで形成されることを特徴とする、請求項１に記載の半導体素子の素子分離膜形成方法。
- 前記第１絶縁膜は、Ｏ３−ＴＥＯＳ膜で形成されることを特徴とする、請求項１に記載の半導体素子の素子分離膜形成方法。
- 前記第１絶縁膜は、ＰＥＣＶＤ(Plasma Enhanced Chemical Vapor Deposition)法またはＬＰＣＶＤ(Low Pressure Chemical Vapor Deposition)法で形成されることを特徴とする、請求項１に記載の半導体素子の素子分離膜形成方法。
- 前記第２絶縁膜は、Ｏ３−ＴＥＯＳ膜またはＨＤＰ酸化膜で形成されることを特徴とする、請求項１に記載の半導体素子の素子分離膜形成方法。
- 前記スペーサ形成の前に、
前記トレンチの側壁に側壁酸化膜を形成する段階と、
前記側壁酸化膜上にライナー絶縁膜を形成する段階とをさらに含むことを特徴とする、請求項１に記載の半導体素子の素子分離膜形成方法。 - 前記トレンチの底面の前記側壁酸化膜および前記ライナー絶縁膜は、スペーサ形成の際にスペーサエッチング工程によって除去することを特徴とする、請求項８に記載の半導体素子の素子分離膜形成方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070040359A KR20080095621A (ko) | 2007-04-25 | 2007-04-25 | 반도체 소자의 소자 분리막 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2008277741A true JP2008277741A (ja) | 2008-11-13 |
Family
ID=39887480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008008742A Pending JP2008277741A (ja) | 2007-04-25 | 2008-01-18 | 半導体素子の素子分離膜形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20080268612A1 (ja) |
| JP (1) | JP2008277741A (ja) |
| KR (1) | KR20080095621A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009182270A (ja) * | 2008-01-31 | 2009-08-13 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2019121778A (ja) * | 2018-01-04 | 2019-07-22 | 力晶科技股▲ふん▼有限公司 | 不揮発性メモリ構造およびその製造方法 |
| US11699727B2 (en) | 2020-07-13 | 2023-07-11 | Fuji Electric Co., Ltd. | Semiconductor device |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012256785A (ja) * | 2011-06-10 | 2012-12-27 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| KR20140094353A (ko) | 2013-01-22 | 2014-07-30 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
| US11557518B2 (en) | 2020-08-12 | 2023-01-17 | Taiwan Semiconductor Manufacturing Co., Ltd. | Gapfill structure and manufacturing methods thereof |
| CN115799160A (zh) * | 2023-01-09 | 2023-03-14 | 广州粤芯半导体技术有限公司 | 半导体结构及其制作方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100211540B1 (ko) * | 1996-05-22 | 1999-08-02 | 김영환 | 반도체소자의 층간절연막 형성방법 |
| KR100458767B1 (ko) * | 2002-07-04 | 2004-12-03 | 주식회사 하이닉스반도체 | 반도체 소자의 소자 분리막 형성 방법 |
| TW580751B (en) * | 2003-01-30 | 2004-03-21 | Mosel Vitelic Inc | Method of forming bottom oxide in the trench |
| US6964907B1 (en) * | 2003-11-17 | 2005-11-15 | National Semiconductor Corporation | Method of etching a lateral trench under an extrinsic base and improved bipolar transistor |
| US7375004B2 (en) * | 2006-03-10 | 2008-05-20 | Micron Technology, Inc. | Method of making an isolation trench and resulting isolation trench |
-
2007
- 2007-04-25 KR KR1020070040359A patent/KR20080095621A/ko not_active Application Discontinuation
- 2007-12-21 US US11/962,611 patent/US20080268612A1/en not_active Abandoned
-
2008
- 2008-01-18 JP JP2008008742A patent/JP2008277741A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009182270A (ja) * | 2008-01-31 | 2009-08-13 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2019121778A (ja) * | 2018-01-04 | 2019-07-22 | 力晶科技股▲ふん▼有限公司 | 不揮発性メモリ構造およびその製造方法 |
| US10483271B2 (en) | 2018-01-04 | 2019-11-19 | Powerchip Semiconductor Manufacturing Corporation | Non-volatile memory structure and manufacturing method thereof |
| US11699727B2 (en) | 2020-07-13 | 2023-07-11 | Fuji Electric Co., Ltd. | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20080095621A (ko) | 2008-10-29 |
| US20080268612A1 (en) | 2008-10-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100976422B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR101002493B1 (ko) | 반도체 메모리 소자의 소자 분리막 형성 방법 | |
| JP2008277741A (ja) | 半導体素子の素子分離膜形成方法 | |
| US8163627B2 (en) | Method of forming isolation layer of semiconductor device | |
| JP2007305958A (ja) | 半導体素子の製造方法 | |
| KR100745954B1 (ko) | 플래쉬 메모리 소자의 제조방법 | |
| JP2008199001A (ja) | 半導体素子の素子分離膜形成方法 | |
| KR100671661B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR100596876B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| JP2005303247A (ja) | 半導体素子の素子分離膜形成方法 | |
| JP2009117799A (ja) | 半導体メモリ素子の素子分離膜形成方法 | |
| KR20070058122A (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR100653704B1 (ko) | 반도체 소자의 트렌치 소자분리 방법 및 그에 의해 제조된트렌치 소자분리 구조 | |
| KR100619395B1 (ko) | 반도체 소자 제조 방법 | |
| KR20060075402A (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR100822620B1 (ko) | 반도체 소자의 제조방법 | |
| KR20060134320A (ko) | 반도체소자의 트랜치 소자분리막 및 그 제조방법 | |
| KR20060131343A (ko) | 반도체 장치의 패턴 매립 방법 | |
| KR100808588B1 (ko) | 반도체 소자의 절연막 매립방법 | |
| KR100620171B1 (ko) | 반도체 소자의 섀로우 트랜치 분리막 제조방법 | |
| KR20080062582A (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR20080025859A (ko) | 반도체 장치의 패턴 매립 방법 | |
| KR20080001340A (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR20070000152A (ko) | 낸드 플래쉬 메모리 소자의 제조방법 | |
| KR20060127353A (ko) | 반도체 소자 및 그 제조 방법 |