CN115799160A - 半导体结构及其制作方法 - Google Patents
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Abstract
本发明提供一种半导体结构及其制作方法，包括：提供一衬底，衬底上形成有氮化层，刻蚀氮化层和部分厚度的衬底形成沟槽。采用ISSG工艺在沟槽的侧壁和底部形成衬垫氧化层。刻蚀去除位于沟槽底部的衬垫氧化层暴露出衬底。采用HARP工艺形成填充沟槽的绝缘层。由于HARP工艺中，Si材质上沉积绝缘层的速率大于ISSG材质上沉积绝缘层的速率。本发明刻蚀去除位于沟槽底部的衬垫氧化层暴露出衬底，如此一来，沟槽中的绝缘层通过HARP工艺直接在衬底（例如Si衬底）上沉积形成，提高了垂直于硅基底上表面的第一方向（纵向）上的沉积速率，从而避免了STI中的缝隙或者孔洞，提高了STI中HARP工艺填孔能力。
Description
技术领域
本发明属于集成电路制造技术领域，具体涉及一种半导体结构及其制作方法。
背景技术
半导体集成电路是通过平面工艺制程技术把成千上万颗不同的器件（如电阻、电容、二极管和MOS管等）制造在一块面积非常小的半导体硅片上，并按需要通过金属互连线将它们连接在一起，形成具有一定功能的电路。集成电路工作时，集成电路里的各个器件的电压是不同的，必须要对它们之间进行相互绝缘隔离，保证器件之间不相互干扰，并且每个器件的工作都是独立的，从而实现电路的功能。隔离技术是工艺制程的关键，它决定了集成电路的性能和集成度。
浅沟槽隔离（STI）工艺是利用绝缘层（例如氧化层）填充沟槽，在器件有源区之间嵌入很厚的氧化层，从而形成器件之间的隔离。利用STI隔离工艺可以改善寄生场效应晶体管和闩锁效应，但是随着器件的特征尺寸不断缩小，STI沟槽深宽比不断增大，沟槽侧壁与半导体硅上表面的夹角也不断增大，这些因素增加了STI 沟槽无孔填充的难度，导致STI沟槽很容易产生缝隙或者孔洞。
发明内容
本发明的目的在于提供一种半导体结构及其制作方法，尽可能的避免STI沟槽产生缝隙或者孔洞，提高了浅沟槽隔离（STI）中HARP工艺填孔能力。
本发明提供一种半导体结构的制作方法，包括：
提供一衬底，所述衬底上形成有氮化层，刻蚀所述氮化层和部分厚度的所述衬底形成沟槽；
采用ISSG工艺在所述沟槽的侧壁和底部形成衬垫氧化层；
刻蚀去除位于所述沟槽底部的衬垫氧化层暴露出所述衬底；
采用HARP工艺形成填充所述沟槽的绝缘层。
进一步的，所述ISSG工艺的温度条件为900℃～1100℃，通入的氢气与氧气的比例为0.1％～99.9％，气体流量为1slm/s～100slm/s，压力的变化范围为5.5torr～8torr。
进一步的，所述衬垫氧化层的厚度范围是50埃~70埃。
进一步的，刻蚀去除位于所述沟槽底部的衬垫氧化层暴露出所述衬底采用等离子体刻蚀，刻蚀气体包括碳氟化合物气体和氧化物气体。
进一步的，所述碳氟化合物包括CF4，所述CF4和所述氧化物气体含量范围比为1：2~9：1；或者，所述碳氟化合物包括C4F8，所述C4F8和所述氧化物气体含量范围比为1：3~2：1。
进一步的，所述HARP工艺中利用Si(CH5O)(TEOS)和臭氧作为前驱物形成所述绝缘层。
进一步的，所述ISSG工艺之前，所述制作方法还包括：对所述衬底进行清洗和脱水处理。
本发明还提供一种半导体结构，包括：
衬底，所述衬底上形成有氮化层；
沟槽，所述沟槽贯穿所述氮化层和部分厚度的所述衬底；
衬垫氧化层，所述衬垫氧化层位于所述沟槽的侧壁；
绝缘层，所述绝缘层填充所述沟槽。
进一步的，在垂直于所述衬底的截面上，所述沟槽的截面形状为倒梯形。
进一步的，所述衬底与所述氮化层之间还形成有氧化层，所述氧化层的材质为氧化硅。
与现有技术相比，本发明具有如下有益效果：
本发明提供一种半导体结构及其制作方法，包括：提供一衬底，衬底上形成有氮化层，刻蚀氮化层和部分厚度的衬底形成沟槽。采用ISSG工艺在沟槽的侧壁和底部形成衬垫氧化层。刻蚀去除位于沟槽底部的衬垫氧化层暴露出衬底。采用HARP工艺形成填充沟槽的绝缘层。由于HARP工艺中，Si材质上沉积绝缘层的速率大于ISSG材质上沉积绝缘层的速率。本发明刻蚀去除位于沟槽底部的衬垫氧化层暴露出衬底，如此一来，沟槽中的绝缘层通过HARP工艺直接在衬底（例如Si衬底）上沉积形成，提高了垂直于硅基底上表面的第一方向（纵向）上的沉积速率，从而避免了STI中产生缝隙或者孔洞，提高了浅沟槽隔离（STI）中HARP工艺填孔能力。
附图说明
图1为一种半导体结构示意图。
图2为一种半导体结构y/x与夹角θ的关系图。
图3为本发明实施例的半导体结构的制作方法流程示意图。
图4为本发明实施例的半导体结构的制作方法中形成衬垫氧化层后的示意图。
图5为本发明实施例的半导体结构的制作方法中去除沟槽底部的衬垫氧化层后的示意图。
图6为本发明实施例的半导体结构的制作方法中形成绝缘层后的示意图。
其中，附图标记如下：
01-硅基底；02-氮化硅层；03-填充层；
11-衬底；12-氮化层；13-衬垫氧化层；14-绝缘层；V-沟槽。
具体实施方式
如背景技术所述，随着器件的特征尺寸不断缩小，STI沟槽深宽比不断增大，沟槽侧壁与半导体硅上表面的夹角也不断增大，这些因素增加了STI 沟槽无孔填充的难度，导致STI沟槽很容易产生缝隙或者孔洞。
具体的，如图1所示，硅基底01表面形成有氮化硅层02。通过刻蚀氮化硅层02和硅基底01形成沟槽K，在沟槽K中沉积形成填充层03，示例性的，第一阶段沉积形成填充层03的侧壁为L1，第二阶段沉积形成填充层的侧壁为L2。沟槽侧壁与硅基底01上表面的夹角为θ，夹角θ越大，填充难度越大。当夹角θ>88°后每增加0.5°都会极大地增大填充难度。
垂直于硅基底01上表面的方向定义为第一方向（纵向），第二阶段沉积工艺中第一方向上的沉积厚度为y。垂直于填充层03的侧壁的方向定义为第二方向，沟槽侧壁与填充层03的侧壁平行，第二阶段沉积工艺中第二方向上的沉积厚度为x。y/x=1/cos(θ)，这表示如果要确保填充过程中不会产生缝隙，那么第一方向（纵向）的沉积速率需要大于等于第二方向沉积速率的1/cos(θ)倍。当θ=88°，y/x=28.65；θ=88.5°，y/x=38.2；θ=89°，y/x=57.3。因此，提高填充层03在第一方向（纵向）的沉积速率，可降低或避免STI沟槽产生缝隙或者孔洞。
基于上述研究，本发明提供一种半导体结构及其制作方法。以下结合附图和具体实施例对本发明进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需要说明的是，附图均采用非常简化的形式且使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
为了便于描述，本申请一些实施例可以使用诸如“在…上方”、“在…之下”、“顶部”、“下方”等空间相对术语，以描述如实施例各附图所示的一个元件或部件与另一个（或另一些）元件或部件之间的关系。应当理解的是，除了附图中描述的方位之外，空间相对术语还旨在包括装置在使用或操作中的不同方位。例如若附图中的装置被翻转，则被描述为在其它元件或部件“下方”或“之下”的元件或部件，随后将被定位为在其它元件或部件“上方”或“之上”。下文中的术语“第一”、“第二”、等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换。
本发明实施例提供了一种半导体结构的制作方法，如图3所示，包括：
步骤S1、提供一衬底，所述衬底上形成有氮化层，刻蚀所述氮化层和部分厚度的所述衬底形成沟槽；
步骤S2、采用ISSG工艺在所述沟槽的侧壁和底部形成衬垫氧化层；
步骤S3、刻蚀去除位于所述沟槽底部的衬垫氧化层暴露出所述衬底；
步骤S4、采用HARP工艺形成填充所述沟槽的绝缘层。
下面结合图4至图6详细介绍本发明实施例的半导体结构的制作方法的各步骤。
步骤S1、如图4所示，提供一衬底11，所述衬底11上形成有氮化层12，刻蚀所述氮化层12和部分厚度的所述衬底11形成沟槽V。具体的，在所述衬底11上依次形成氧化层（未示出）和氮化层12,所述氧化层的厚度例如为100埃~150埃。氧化层缓解后续步骤形成的氮化层12对衬底11造成的应力。本发明所述的氧化层的材质例如为氧化硅，其可以利用炉管氧化工艺制作。所述氮化层12的材质例如为氮化硅，所述氮化层12的厚度为100埃-200 埃，其可以利用化学气相沉积（CVD）工艺制作。本实施例中所述衬底11可以是以下所提到的材料中的至少一种：Si、SiC、SiGe、SiGeC、Ge合金、GeAs、InAs、InP，以及其它Ⅲ-Ⅴ或Ⅱ-Ⅵ族化合物半导体。在此仅是描述了可以形成衬底的几个示例，本领域的技术人员可以根据衬底上形成的半导体器件选择所述衬底的类型，所述衬底的类型不构成对本发明的保护范围的限制。
对所述氧化层和氮化层12进行刻蚀，形成沟槽V，定义出晶体管的有源区，有源区位于沟槽V两侧的衬底11区域。在垂直于衬底11的截面上，所述沟槽V的截面形状为倒梯形。示例性的，所述沟槽V的数量为多个，多个所述沟槽V间隔设置。对所述氧化层和氮化层12的刻蚀可采用基于氟的反应离子刻蚀，反应气体包括氟基气体。
步骤S2、如图4所示，采用ISSG(In Situ Steam Generated，原位蒸汽产生)工艺在所述沟槽V的侧壁和底部形成衬垫氧化层13。ISSG工艺是一种高温工艺，用于超薄氧化薄膜生长、浅沟槽隔离边缘圆角化，以及氮氧薄膜的制备。ISSG工艺操作温度在1000℃以上，ISSG工艺在低压高温环境下，以氢气与氧气为原料的氧化层生长过程，并且ISSG工艺能够有效地改善氧化层薄膜致密性。其中，所述ISSG工艺的温度条件为900℃～1100℃，通入的氢气与氧气的比例为0.1％～99.9％，气体流量为1slm/s～100slm/s，所述衬垫氧化层的厚度范围是50埃~70埃。所述ISSG工艺压力的变化范围为5.5torr～8torr，由此满足所述ISSG工艺在所述衬底11上形成一层衬垫氧化层13（例如为氧化层）的工艺条件，达到生长厚度均匀的氧化层的目的。
对所述衬底进行ISSG工艺之前，所述半导体结构的制备方法还包括：对所述衬底11进行清洗和脱水处理。由此，能够去除所述衬底11可能存在的杂质，避免影响到所述半导体结构的后续工艺，为进行ISSG工艺铺垫基础，提高制备所述半导体结构的产品良率。还可利用ISSG工艺氧化沟槽顶部两侧的尖角，从而使得所述沟槽顶部两侧的尖角圆滑。
步骤S3、如图5所示，刻蚀去除位于所述沟槽底部的衬垫氧化层暴13露出所述衬底11，保留沟槽V侧壁的衬垫氧化层13。
刻蚀位于所述沟槽V底部的衬垫氧化层13（例如为氧化层）可采用等离子体刻蚀，刻蚀气体可采用碳氟化合物气体和少量氧化物气体，所述的碳氟化合物可以包括CF4，所述CF4和氧化物含量范围比为1：2~9：1。所述的碳氟化合物还可以包括C4F8，所述C4F8和氧化物含量范围比为1：3~2：1。所述等离子体刻蚀室内还需要通入一定量的氩气，所述氩气进入等离子体刻蚀室的流速为200-2000sccm。所述等离子体刻蚀室内的气压小于100毫托。所述的等离子体刻蚀室内的刻蚀速率低于1500埃/分钟。本实施例所述的等离子体刻蚀室内的刻蚀速率为200埃/分钟~500埃/分钟，从而实现对低刻蚀率工艺的有效控制，尽可能减少对暴露出的衬底11的损伤。
步骤S4、如图6所示，采用HARP（High Aspect Ratio Process，高纵横比工艺)形成填充所述沟槽V的绝缘层14。绝缘层14的材质例如为氧化硅。HARP工艺属于亚常压化学汽相沉积，是一种热反应过程，它可以实现保形生长，所以具有很强的填充能力。进入45纳米技术节点之后，HARP工艺大规模应用于浅沟槽隔离(Silicon Trench Isolation，STI)的沟槽填充工艺中。HARP工艺能满足技术节点沟槽填充的需求。
在HARP工艺中利用Si(CH5O)(TEOS)和臭氧(O3)作为前驱物，调节O3/TEOS的比率，以保证填缝能力，很好地满足纵横比(AR)>10:1的高深宽比的沟槽的填充。在HARP工艺中是通过热过程进行化学气相沉积，而不是等离子增强型化学气相沉积(PECVD)，因此不存在因等离子体轰击所导致的对衬底11上的半导体结构和/或衬底的损坏。
接着，对所述绝缘层14进行退火与致密化处理。采用HARP工艺沉积得到的绝缘层14，因采用 TEOS作为反应物，而且反应不完全而留存很多活性键结构等，当材料暴露在开放环境中时，非常容易造成材料性质的改变，比如应力会随着时间的增加因为吸收水汽而降低很多。另外，通过HARP工艺形成的绝缘层14通常比较疏松、柔软，在通过化学机械研磨(CMP)工艺进行平坦化时容易产生凹陷缺陷，这种凹陷将给后续制程提供不平坦的界面。采用对所述绝缘层14进行退火与致密化处理来消除这些不稳定因素，以使其性质稳定。
对所述隔离层进行退火与致密化处理，该处理可以在多种系统中进行。例如在垂直或水平熔炉中，或者在快速热处理（RTP）系统中进行。该退火设置在800~1200℃的温度范围内，进行5~300分钟的时间段，并且在纯O2环境下进行。还可以使用与氮气，氢气，氧气或其他气体结合的蒸汽环境。 时间将根据绝缘层14的厚度而变化，并且优选在100~200分钟的范围内。退火与致密化处理可在一个工艺过程中完成，退火高温和O2环境下使绝缘层14致密化，使绝缘层14具有较高的密度和硬度，以避免在平坦化绝缘层14时产生凹陷缺陷。退火高温去除了水汽。
对所述绝缘层14进行退火与致密化处理后，对所述沟槽V的绝缘层14进行化学机械抛光处理。
除了对HARP工艺沉积得到的绝缘层14进行退火与致密化处理工艺外，还可对其进行等离子体处理，以获得更加稳定的绝缘层14。可以采用单一的气体进行等离子体处理，例如，采用氮气、惰性气体或含氧气体对所述绝缘层14进行等离子体处理，所述等离子体处理可以在等离子体增强化学(PECVD)腔室内进行，加热器温度在300~500℃之间，反应压力在1~10Torr之间，所述氮气或惰性气体的流量在1000~10000sccm之间，HFRF（高频射频）功率在50~3000W之间，反应时间在5~600秒之间。
通过实验得出浅沟槽隔离（STI）中 HARP工艺在不同材质上沉积速率各不相同，相同HARP工艺条件下在ISSG、SiN、Si三种不同材质上形成氧化硅层的平均厚度分别为6057Å,6745 Å，7136 Å。STI中 HARP 沉积速率: Si > SIN > ISSG，可以通过改变STI 衬垫（liner）结构来提高第一方向（纵向）的沉积速率，从而提高浅沟槽隔离（STI）中HARP填孔能力。
本发明提出的STI 衬垫结构：侧壁为衬垫氧化层13（ISSG材质），底部为衬底11（Si材质）。该结构可以提升STI HARP (7136-6057)/6057=15.1%的填孔能力。
本发明还提供一种半导体结构，如图6所示，包括：
衬底11，所述衬底11上形成有氮化层12；
沟槽V，所述沟槽V贯穿所述氮化层12和部分厚度的所述衬底11；
衬垫氧化层13，所述衬垫氧化层13位于所述沟槽V的侧壁；
绝缘层14，所述绝缘层填充所述沟槽V。
具体的，在垂直于衬底11的截面上，所述沟槽V的截面形状为倒梯形。绝缘层14的材质例如为氧化硅。衬垫氧化层13的材质例如为氧化硅。所述衬底11与氮化层 12之间还可形成氧化层（未示出）。
综上所述，本发明提供一种半导体结构及其制作方法，包括：提供一衬底，所述衬底上形成有氮化层，刻蚀所述氮化层和部分厚度的所述衬底形成沟槽。采用ISSG工艺在所述沟槽的侧壁和底部形成衬垫氧化层。刻蚀去除位于所述沟槽底部的衬垫氧化层暴露出所述衬底。采用HARP工艺形成填充所述沟槽的绝缘层。由于HARP工艺中，Si材质上沉积绝缘层的速率大于ISSG材质上沉积绝缘层的速率。本发明刻蚀去除位于所述沟槽底部的衬垫氧化层暴露出所述衬底，如此一来，沟槽中的绝缘层通过HARP工艺直接在衬底（例如Si衬底）上沉积形成，提高了垂直于硅基底上表面的第一方向（纵向）上的沉积速率，从而降低或避免了STI中的缝隙或者孔洞，提高了浅沟槽隔离（STI）中HARP工艺填孔能力。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的方法而言，由于与实施例公开的器件相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (10)
1.一种半导体结构的制作方法，其特征在于，包括：
提供一衬底，所述衬底上形成有氮化层，刻蚀所述氮化层和部分厚度的所述衬底形成沟槽；
采用ISSG工艺在所述沟槽的侧壁和底部形成衬垫氧化层；
刻蚀去除位于所述沟槽底部的衬垫氧化层暴露出所述衬底；
采用HARP工艺形成填充所述沟槽的绝缘层。
2.如权利要求1所述的半导体结构的制作方法，其特征在于，所述ISSG工艺的温度条件为900℃～1100℃，通入的氢气与氧气的比例为0.1％～99.9％，气体流量为1slm/s～100slm/s，压力的变化范围为5.5torr～8torr。
3.如权利要求1所述的半导体结构的制作方法，其特征在于，所述衬垫氧化层的厚度范围是50埃~70埃。
4.如权利要求1所述的半导体结构的制作方法，其特征在于，刻蚀去除位于所述沟槽底部的衬垫氧化层暴露出所述衬底采用等离子体刻蚀，刻蚀气体包括碳氟化合物气体和氧化物气体。
5.如权利要求4所述的半导体结构的制作方法，其特征在于，所述碳氟化合物包括CF4，所述CF4和所述氧化物气体含量范围比为1：2~9：1；或者，所述碳氟化合物包括C4F8，所述C4F8和所述氧化物气体含量范围比为1：3~2：1。
6.如权利要求1所述的半导体结构的制作方法，其特征在于，所述HARP工艺中利用Si(CH5O)(TEOS)和臭氧作为前驱物形成所述绝缘层。
7.如权利要求1所述的半导体结构的制作方法，其特征在于，在所述ISSG工艺之前，所述制作方法还包括：对所述衬底进行清洗和脱水处理。
8.一种半导体结构，其特征在于，包括：
衬底，所述衬底上形成有氮化层；
沟槽，所述沟槽贯穿所述氮化层和部分厚度的所述衬底；
衬垫氧化层，所述衬垫氧化层位于所述沟槽的侧壁；
绝缘层，所述绝缘层填充所述沟槽。
9.如权利要求8所述的半导体结构，其特征在于，在垂直于所述衬底的截面上，所述沟槽的截面形状为倒梯形。
10.如权利要求8所述的半导体结构，其特征在于，所述衬底与所述氮化层之间还形成有氧化层，所述氧化层的材质为氧化硅。
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