KR20140094353A - 반도체 소자의 제조 방법 - Google Patents

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KR20140094353A
KR20140094353A KR1020130007089A KR20130007089A KR20140094353A KR 20140094353 A KR20140094353 A KR 20140094353A KR 1020130007089 A KR1020130007089 A KR 1020130007089A KR 20130007089 A KR20130007089 A KR 20130007089A KR 20140094353 A KR20140094353 A KR 20140094353A
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holes
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이현규
송보영
고승희
김진아
김현기
윤철주
임채호
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삼성전자주식회사
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Abstract

본 발명의 반도체 소자의 제조 방법은 제1 방향으로 세장형 홀에 의해 서로 이격되어 있는 복수개의 도전 라인들을 제1 방향과 수직한 제2 방향으로 연장되도록 형성하는 것을 포함한다. 도전 라인들 사이의 세장형 홀을 매립하는 제1 절연층을 형성한다. 제1 절연층을 패터닝하여 도전 라인들 사이에서 제1 방향및 제2 방향으로 서로 이격되어 있는 제1 분리홀들을 형성한다. 제1 분리홀들 내부에 제1 절연층과 식각 선택비를 갖는 제2 절연층을 매립한다. 제2 절연층과 제1 절연층간의 식각 선택비를 이용하여 제1 절연층을 제거함으로써 도전 라인들 사이에서 제1 분리홀들과 이격된 제2 분리홀들을 형성한다.

Description

반도체 소자의 제조 방법{Method of Semiconductor device}
본 발명의 기술적 사상은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 고집적화된 반도체 소자에서 홀이나 콘택 플러그를 용이하게 형성할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 반도체 소자의 구성 요소들에 대한 디자인 룰이 감소되고 있다. 고집적화된 반도체 소자에서 복수의 도전 라인들 사이의 이격 거리가 점차 감소되고 있고, 이에 따라 도전 라인들 사이에는 상부 도전 라인과 연결할 수 있는 홀이나 콘택 플러그의 형성이 어려워지고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 고집적화된 반도체 소자에서 홀이나 콘택 플러그의 형성을 용이하게 할 수 있는 반도체 소자의 제조 방법을 제공하는 데 있다.
본 발명의 기술적 사상에 의한 일 예에 따른 반도체 소자의 제조 방법은 제1 방향으로 세장형 홀에 의해 서로 이격되어 있는 복수개의 도전 라인들을 상기 제1 방향과 수직한 제2 방향으로 연장되도록 형성하는 것을 포함한다. 상기 도전 라인들 사이의 상기 세장형 홀을 매립하는 제1 절연층을 형성한다. 상기 제1 절연층을 패터닝하여 상기 도전 라인들 사이에서 상기 제1 방향 및 제2 방향으로 서로 이격되어 있는 제1 분리홀들을 형성한다.
상기 제1 분리홀들의 내부에 상기 제1 분리홀들의 수직 프로파일을 보완하고 상기 제1 절연층에 대해 식각 선택비를 갖는 라이너층을 형성한다. 상기 라이너층 상의 상기 제1 분리홀들 내부에 상기 제1 절연층에 대해 식각 선택비를 갖는 제2 절연층을 매립한다. 상기 제2 절연층과 상기 제1 절연층간의 식각 선택비를 이용하여 상기 제1 절연층을 제거함으로써 상기 도전 라인들 사이에 제2 분리홀들을 형성한다.
본 발명의 기술적 사상에 의한 일 실시예에 있어서, 상기 제1 분리홀들 형성할때, 상기 제1 분리홀들은 내부에 굴곡부가 형성될 수 있다. 상기 제2 절연층을 형성할때, 상기 제1 분리홀들 내부에 형성된 상기 굴곡부에 상기 라이너층을 매립할 수 있다.
본 발명의 기술적 사상에 의한 일 실시예에 있어서, 상기 제1 분리홀들을 형성하는 것은, 상기 제1 절연층 상에 마스크층을 형성한 후, 상기 마스크층을 식각 마스크로 상기 제1 절연층을 식각하여 상기 제1 분리홀들의 내부에 굴곡부가 형성되는 것을 포함할 수 있다.
본 발명의 기술적 사상에 의한 일 실시예에 있어서, 상기 라이너층 및 제2 절연층을 형성하는 것은, 상기 제1 분리홀들의 내측벽 및 바닥에 상기 라이너층을 형성하는 것과, 상기 라이너층을 식각하여 상기 굴곡부에 매립되도록 상기 라이너층을 남기는 것과, 상기 라이너층 상에서 상기 제1 분리홀들 내부를 매립하도록 절연 물질을 형성하는 것을 포함할 수 있다. 상기 제1 분리홀들을 형성한 후, 상기 마스크층을 식각하여 상기 제1 분리홀들 외측으로 리세스시킬 수 있다.
본 발명의 기술적 사상에 의한 일 실시예에 있어서, 상기 제1 절연층은 산화층으로 형성하고, 상기 제2 절연층은 질화층으로 형성할 수 있다.
본 발명의 기술적 사상에 의한 일 실시예에 있어서, 상기 제1 방향으로 상기 제2 분리홀들간의 이격 거리는 상기 도전 라인들의 폭에 따라 결정되고, 제2 방향으로 상기 제2 분리홀들의 이격 거리는 상기 제2 절연층의 폭에 따라 결정될 수 있다.
본 발명의 기술적 사상에 의한 일 실시예에 있어서. 상기 제2 절연층은 상기 라이너층에 대해 식각 선택비를 가지며, 상기 제1 절연층의 제거 후에 상기 라이너층 및 제2 절연층간의 식각 선택비를 이용하여 상기 라이너층을 제거할 수 있다.
본 발명의 기술적 사상에 의한 일 실시예에 있어서. 상기 제2 분리홀들을 형성하는 단계 후에, 상기 제2 분리홀들 내에 매립되도록 콘택 플러그를 형성할 수 있다.
또한, 본 발명의 기술적 사상에 의한 일 예에 따른 반도체 소자의 제조 방법은 기판에 서로 이격되어 있는 복수개의 활성 영역들을 형성하는 것을 포함한다. 상기 활성 영역들을 제1 방향으로 가로지르면서 상기 제1 방향과 수직한 제2 방향으로는 서로 이격되어 있는 워드 라인들을 형성한다. 상기 활성 영역들 상에는 층간 절연층에 의해 절연된 제1 콘택 플러그들을 형성한다. 상기 제1 콘택 플러그들과 전기적으로 연결되고 상기 워드 라인들을 가로지르는 비트 라인들과 그 사이에 세장형 홀을 형성한다.
상기 비트 라인들 사이의 상기 세장형 홀을 매립하는 제1 절연층을 형성한다. 상기 제2 절연층을 패터닝하여 상기 비트 라인들 사이에서 상기 제1 방향및 제2 방향으로 서로 이격되어 있는 제1 분리홀들을 형성한다. 상기 제1 분리홀들의 내부에 상기 제1 분리홀들의 수직 프로파일을 보완하고 상기 제1 절연층에 대해 식각 선택비를 갖는 라이너층을 형성한다. 상기 라이너층 상의 상기 제1 분리홀들 내부에 상기 제1 절연층에 대해 식각 선택비를 갖는 제2 절연층을 매립한다. 상기 제2 절연층과 상기 제1 절연층간의 식각 선택비를 이용하여 상기 제1 절연층을 제거함으로써 상기 비트 라인들 사이에 제2 분리홀들을 형성한다. 상기 제2 분리홀들에 매립되는 제2 콘택 플러그를 형성한다.
본 발명의 기술적 사상에 의한 일 실시예에 있어서, 상기 워드 라인들은 상기 활성 영역을 식각하여 형성된 워드 라인 트렌치 내에 매립되면서 상기 활성 영역 상에 형성할 수 있다.
본 발명의 기술적 사상에 의한 일 실시예에 있어서, 상기 제1 콘택 플러그는 상기 워드라인보다 상부 레벨에 형성할 수 있다.
본 발명의 기술적 사상에 의한 일 실시예에 있어서, 상기 제1 분리홀들의 형성은, 상기 제1 절연층 상에 마스크층을 형성하는 것과, 상기 마스크층을 식각 마스크로 상기 제1 절연층을 식각하여 상기 제1 분리홀들의 내부에 굴곡부가 형성되는 것을 포함할 수 있다.
상기 라이너층 및 제2 절연층을 형성하는 것은, 상기 제1 분리홀들의 내측벽 및 바닥에 상기 라이너층을 형성하는 것과, 상기 라이너층을 식각하여 상기 굴곡부에 매립되도록 상기 라이너층을 남기는 것과, 상기 라이너층 상에서 상기 제1 분리홀들 내부를 매립하도록 절연 물질을 형성하는 것을 포함할 수 있다.
본 발명의 기술적 사상에 의한 일 실시예에 있어서, 상기 제1 분리홀들을 형성한 후, 상기 마스크층을 식각하여 상기 제1 분리홀들 외측으로 리세스시키는 것을 포함할 수 있다.
본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법은 도전 라인들 사이의 세장형 홀에 매립된 제1 절연층을 식각하여 제1 방향 및 제2 방향으로 서로 이격되어 있는 제1 분리홀들을 형성한다. 제1 분리홀들 내부에 제1 절연층과 식각 선택비를 갖는 제2 절연층을 매립한다. 제2 절연층 매립시 제1 분리홀들 내에 굴곡부가 있더라도 라이너층을 이용하여 보이드 없이 용이하게 제2 절연층을 매립할 수 있다.
이어서, 제2 절연층과 제1 절연층간의 식각 선택비를 이용하여 제1 절연층을 제거함으로써 도전 라인들 사이에서 제1 분리홀들과 이격된 제2 분리홀들을 형성한다. 이와 같은 제조 공정을 거칠 경우, 고집적화된 반도체 소자에서 원하는 위치에 분리홀들을 용이하게 형성할 수 있고, 이에 따라 분리홀들에 콘택 플러그도 원하는 위치에 용이하게 형성할 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 개략적인 레이아웃도이다.
도 2a 내지 도 2e는 도 1의 레이아웃도를 구현하는 것을 설명하기 위해 공정 순서에 따라 도시한 사시도들이다.
도 3a 내지 도 3d는 본 발명의 기술적 사상의 일 실시예에 따라 도 2c 및 도 2d의 제1 분리홀들 및 제2 절연층의 매립 과정을 설명하기 위한 단면도들이다.
도 4a 내지 도 4d는 본 발명의 기술적 사상의 일 실시예에 따라 도 2c 및 도 2d의 제1 분리홀들 및 제2 절연층의 매립 과정을 설명하기 위한 단면도들이다.
도 5는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 개략적인 레이아웃도이다.
도 6 내지 도 13은 도 5의 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 일부 구성을 도시한 요부(要部) 단면도들이다.
도 14는 본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법에 의해제조된 반도체 소자를 포함하는 시스템을 도시한 블록도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다.이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 개략적인 레이아웃도이고, 도 2a 내지 도 2e는 도 1의 레이아웃도를 구현하는 것을 설명하기 위해 공정 순서에 따라 도시한 사시도들이다.
도 1 및, 도 2a 내지 도 2e에서, A-A', B-B', C-C'및 D-D'는 각 도면들에서 동일 방향을 나타낸다. 본 발명의 기술적 사상의 일 실시예에서 도 1에 도시한 바와 같이 도전 라인들(102)와 제2 분리홀들(112) 사이에는 절연체로 절연되어 있다. 다만, 도 2a 내지 도 2e에서는 설명의 편의상 도전 라인들(102)와 제2 분리홀들(112)이 절연되어 있지 않은 것으로 도시한다.
도 1 및 도 2a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법은 지지부(100) 상에 도전 라인들(102)을 형성하는 것을 포함한다. 지지부(100)는 반도체 기판, 예컨대 실리콘 기판이나 절연층일 수 있다. 도전 라인들(102)는 제1 방향(X축 방향)으로 이격되고, 제1 방향과 수직한 제2 방향(Y축 방향)으로 연장되도록 형성할 수 있다. 도전 라인들(102)은 제1 방향으로 폭(W1)를 가질 수 있다.
도전 라인들(102) 형성에 따라, 도전 라인들(102) 사이에는 세장형 홀(103)을 형성할 수 있다. 세장형 홀(103)의 폭이 제1 방향으로는 좁고 제2 방향으로는 제1 방향보다는 긴 홀일 수 있다.
도 2b를 참조하면, 도전 라인들(102) 사이의 세장형 홀(103)을 매립하는 제1 절연층(104)을 형성한다. 제1 절연층(104)은 세장형 홀(103)이 형성된 지지부(100)의 전면에 세장형 홀(103)을 매립하도록 절연 물질을 형성한 후 에치백하여 형성할 수 있다. 제1 절연층(104)는 산화층, 예컨대 실리콘 산화층으로 형성할 수 있다.
도 2c를 참조하면, 제1 절연층(104)을 패터닝하여 도전 라인들(102) 사이에서 제1 방향 및 제2 방향으로 서로 이격되어 있는 제1 분리홀들(106, isolated holes)을 형성한다. 제1 절연층(104)의 패터닝은 사진식각공정을 이용하여 수행할 수 있다. 제1 분리홀들(106)의 형성에 의해 제1 절연층(104)은 패턴된 제1 절연층(104-1)이 된다. 제1 분리홀들(106)은 패턴된 제1 절연층(104-1) 및 도전 라인들(102)에 의해 서로 독립적으로 분리되어 있는 홀들을 의미할 수 있다.
도 1 및 2d를 참조하면, 제1 분리홀들(106) 내부에 제1 절연층(104)에 대해 소정의 식각 선택비를 갖는 제2 절연층(110)을 매립한다. 제2 절연층(110)은 제1 분리홀들(106)을 매립하도록 절연 물질을 형성한 후 에치백하여 형성할 수 있다. 제2 절연층(110)은 제2 방향으로 폭(W2)를 가질 수 있다. 제2 절연층(110)는 질화층, 예컨대 실리콘 질화층으로 형성할 수 있다.
고집적화된 반도체 소자에서는 제1 분리홀들(106)의 깊이가 깊고, 제1 분리홀들(106)의 종횡비가 클 수 있다. 그런데, 본 발명의 기술적 사상에 의해서는 제2 절연층(110) 내에는 보이드(void)를 형성하지 않으면서 제1 분리홀들(106)을 매립할 수 있다. 도 2c 및 도 2d의 제1 분리홀들(106) 및 제2 절연층(110)의 형성 과정은 후에 보다 더 자세하게 설명한다.
도 1 및 2e를 참조하면, 제2 절연층(110)과 제1 절연층(104)간의 식각 선택비를 이용하여 패턴된 제1 절연층(104-1)을 제거한다. 이에 따라, 도전 라인들(102) 사이에 제2 분리홀들(112)을 형성한다. 제2 분리홀들(112)은 도전 라인들(102) 사이에서 제1 방향 및 제2 방향으로 서로 이격되어 있을 수 있다. 제2 분리홀들(112)은 제2 절연층(110) 및 도전 라인들(102)에 의해 서로 독립적으로 분리되어 있는 홀들을 의미할 수 있다. 제1 방향으로 제2 분리홀들(112) 사이의 이격 거리는 도전 라인들(102)의 폭(W1)에 따라 결정되고, 제2 방향으로 제2 분리홀들(112)의 이격 거리는 제2 절연층(110)의 폭(W2)에 따라 결정될 수 있다. 이와 같은 제조 공정에 의해 도전 라인들(102) 사이에서 원하는 위치에 제2 분리홀들(112)을 용이하게 형성할 수 있다.
도 3a 내지 도 3d는 본 발명의 기술적 사상의 일 실시예에 따라 도 2c 및 도 2d의 제1 분리홀들 및 제2 절연층의 매립 과정을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 마스크층(105)를 이용하여 제1 절연층(104)를 식각하여 제1 분리홀들(106)을 갖는 패턴된 제1 절연층(104-1)을 형성한다. 제1 분리홀들(106)의 형성시에 제1 분리홀들(106)은 내부에 굴곡부(108)가 형성될 수 있다. 굴곡부(108)는 분리홀들(106)의 내벽이 안쪽으로 들어간 부분일 수 있다. 굴곡부(108)은 도 3a와는 다르게 분리홀들(106)의 내벽이 돌출된 부분일 수 있다. 본 명세서에서 굴곡부(108)는 분리홀들(106)의 내벽 상태가 균일하지 않고 안쪽으로 들어가거나 돌출된 것을 의미할 수 있다. 굴곡부(108)은 분리홀들(106)의 내벽이 휘는 것(bowing)을 의미할 수 있다.
도 3b를 참조하면, 마스크층(105) 및 굴곡부(108)가 형성된 제1 분리홀들(106)의 전면에 라이너층(107)을 형성한다. 마스크층(105)의 상부, 굴곡부(108)의 내부 및 제1 분리홀들(106)의 내벽 및 바닥에 라이너층(107)을 형성한다. 라이너층(107)은 제1 분리홀들(106)의 내부, 즉 내벽에서 상기 제1 분리홀들(106)의 수직 프로파일을 보완하기 위해 형성할 수 있다. 라이너층(107)은 패턴된 제1 절연층(104-1)에 대해 식각 선택비를 가질 수 있다. 라이너층(107)은 질화층, 예컨대 실리콘 질화층으로 형성할 수 있다.
도 3c 및 도 3d를 참조하면, 도 3c에 도시한 바와 같이 라이너층(107)을 식각(스페이서 식각)하여 굴곡부(108)의 내부 및 제1 분리홀들(106)의 내벽 및 바닥에 패턴된 라이너층(107-1)을 형성한다. 다시 말해, 굴곡부(108)에 패턴된 라이너층(107-1)이 남겨져서 매립될 수 있다. 도 3c에서는, 제1 분리홀들(106)의 바닥 부분에도 형성된 것으로 도시하였으나, 식각 공정의 조절을 통하여 제1 분리홀들(106)의 바닥 부분에는 형성되지 않을 수도 있다.
계속하여, 도 3d에 도시한 바와 같이 패턴된 라이너층(107-1) 상에서 제1 분리홀들(106) 내부를 절연 물질을 매립하여 제2 절연층(110)을 형성한다. 제2 절연층(110)은 제1 절연층(104)에 대해 식각 선택비를 가질 수 있다. 제2 절연층 (110)은 라이너층(107-1)과 동일한 물질 또는 다른 물질로 형성할 수 있다. 제2 절연층(110)은 질화층, 예컨대 실리콘 질화층으로 형성할 수 있다. 제2 절연층(110)의 형성시 굴곡부(108)에 매립된 라이너층(107-1)로 인하여 제2 절연층(110) 내에는 보이드가 형성되지 않을 수 있다.
후속 공정으로, 앞서 설명한 바와 같이 제2 절연층(110)과 패턴된 제1 절연층(104-1)간의 식각 선택비를 이용하여 패턴된 제1 절연층(104-1)을 제거함으로써 도전 라인들(102) 사이에 제2 분리홀들(112)가 형성될 수 있다.
본 발명의 기술적 사상의 일 실시예에서, 제2 절연층(110)이 라이너층(107-1)에 대해 식각 선택비를 가지는 물질로 형성할 수 있다. 다시 말해, 제2 절연층(110)과 라이너층(107-1)을 서로 식각 선택비를 가지는 다른 물질로 형성할 수 있다. 이렇게 할 경우, 패턴된 제1 절연층(104-1)의 제거 후에 라이너층(107-1) 및 제2 절연층(110)간의 식각 선택비를 이용하여 상기 라이너층(107-1)을 제거할 수 있다. 이렇게 될 경우, 제2 분리홀들(112)의 내벽의 수직 프로파일은 균일하게 형성할 수 있다.
도 4a 내지 도 4d는 본 발명의 기술적 사상의 일 실시예에 따라 도 2c 및 도 2d의 제1 분리홀들 및 제2 절연층의 매립 과정을 설명하기 위한 단면도들이다.
구체적으로, 도 4a 내지 도 4d는 도 3a 내지 도 3d의 마스크층(105)을 리세스하여 마스크층(105-1)을 형성하는 것을 제외하고는 거의 동일하다.
도 3a에서 도시한 바와 같이 마스크층(105)를 이용하여 제1 절연층(104)를 식각하여 제1 분리홀들(106)을 갖는 패턴된 제1 절연층(104-1)을 형성한다. 제1 분리홀들(106)은 내부에 굴곡부(108)가 형성될 수 있다.
도 4a를 참조하면, 참조부호 R로 표시한 바와 같이 마스크층(105)을 식각하여 제1 분리홀들(106) 외측으로 리세스된 마스크층(105-1)을 형성할 수 있다. 마스크층(105)를 리세스시키는 이유는 후속공정에서 제1 분리홀들(106) 내에 형성된 굴곡부(108)에 라이너층을 보다 더 용이하게 형성하기 위함이다.
도 4b를 참조하면, 리세스된 마스크층(105-1) 및 굴곡부(108)가 형성된 제1 분리홀들(106)의 전면에 라이너층(107)을 형성한다. 마스크층(105)의 리세스 부분(R), 리세스된 마스크층(105-1)의 상부, 굴곡부(108)의 내부, 제1 분리홀들(106)의 내벽 및 바닥에 라이너층(107)을 형성한다. 라이너층(107)은 질화층, 예컨대 실리콘 질화층으로 형성할 수 있다. 라이너층(107)은 앞서 도 3b와 동일한 설명은 생략한다.
도 4c 및 도 4d를 참조하면, 도 4c에 도시한 바와 같이 라이너층(107)을 식각하여 굴곡부(108)의 내부 및 제1 분리홀들(106)의 내벽 및 바닥에 패턴된 라이너층(107-2)을 형성한다. 다시 말해, 굴곡부(108)에 패턴된 라이너층(107-2)이 남겨져 매립될 수 있다. 패턴된 라이너층(107-2)은 앞서 도 3c와 동일한 설명은 생략한다.
계속하여, 도 4d에 도시한 바와 같이 패턴된 라이너층(107-1) 상에서 제1 분리홀들(106) 내부를 절연 물질을 매립하여 제2 절연층(110)을 형성한다. 제2 절연층(110)은 질화층, 예컨대 실리콘 질화층으로 형성할 수 있다. 제2 절연층(110)의 형성시 굴곡부(108)에 매립된 라이너층(107-2)으로 인하여 제2 절연층(110) 내에는 보이드가 형성되지 않을 수 있다.
이하에서는, 도 1, 도 2a 내지 도 2e, 도 3a 내지 도 3d 및/또는 도 4a 내지 도 4d를 적용할 수 있는 반도체 소자의 제조 방법을 설명한다.
도 5는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 개략적인 레이아웃도이다.
구체적으로, 레이아웃은 예를 들면 반도체 메모리 소자에서 6F2의 단위 셀 사이즈를 가지는 메모리 셀에 적용 가능하다. 여기서, F는 최소 리소그래피 피쳐 사이즈 (minimum lithographic feature size)를 나타낸다.
반도체 소자(200)은 복수의 활성 영역들(AC)을 포함한다. 활성 영역들(AC)을 가로질러 복수의 워드 라인들(WL)이 제1 방향(X 방향)을 따라 상호 평행하게 연장되어 있다. 워드 라인들(WL)은 제2 방향으로 서로 등간격으로 배치될 수 있다. 워드 라인들(WL) 위에는 복수의 비트 라인들(BL)이 제1 방향과 직교하는 제2 방향(Y 방향)을 따라 상호 평행하게 연장되어 있다.
비트 라인들(BL)은 복수의 다이렉트 콘택들(DC)을 통해 활성 영역들(AC)에 연결되어 있다. 다이렉트 콘택들(DC)는 콘택홀에 도전 물질이 매립된 제1 콘택 플러그일 수 있다.
일부 실시예들에서, 비트 라인들(BL)은 각각 3F의 피치(pitch)를 가지고 서로 평행하게 배치될 수 있다. 워드 라인들(WL)은 각각 2F의 피치를 가지고 서로 평행하게 배치될 수 있다.
비트 라인들(BL) 중 상호 인접한 2 개의 비트 라인(BL) 사이에는 복수의 제2 콘택 플러그들(CP)이 제1 방향 및 제2 방향을 따라 일렬로 배열되어 있다. 일부 실시예들에서, 제2 콘택 플러그들(CP)은 제2 방향을 따라 등간격으로 배치될 수 있다. 제2 콘택 플러그들(CP)은 커패시터의 스토리지 전극(ST)을 활성 영역(AC)에 전기적으로 연결시키기 위한 베리드 콘택(buried contact)을 구성할 수 있다. 제2 콘택 플러그들(CP)는 콘택홀(CH)에 도전 물질이 매립되어 형성될 수 있다.
도 6 내지 도 13은 도 5의 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 일부 구성을 도시한 요부(要部) 단면도들이다. 도 5의 A-A', B-B', C-C'및 D-D'라인에 따른 요부 단면도를 도 6 내지 도 13에 도시한다.
도 6을 참조하면, 기판(202)에 소자 분리용 트렌치(204)를 형성한다. 소자 분리용 트렌치(204) 내에 소자분리 영역(206, 208)을 형성한다. 소자분리 영역(206, 208)에 의해 기판(202)에 활성 영역들(203, 도 5의 AC)이 정의된다. 활성 영역들(203)은 각각 단축 및 장축을 가지는 비교적 긴 아일랜드 형상을 가질 수 있다.
기판(202)은 Si (silicon), 예를 들면 결정질 Si, 다결정질 Si, 또는 비정질 Si을 포함할 수 있다. 일부 실시예들에서, 기판(202)은 Ge(germanium), 또는 SiGe(silicon germanium), SiC(silicon carbide), GaAs(gallium arsenide), InAs(indium arsenide), 또는 InP(indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 일부 실시예들에서, 기판(202)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
소자분리 영역(206, 208)은 제1 분리 절연층(206) 및 제2 분리 절연층(208)을 포함할 수 있다. 제1 분리 절연층(206) 및 제2 분리 절연층(208)은 서로 다른 물질로 이루어질 수 있다. 예를 들면, 제1 분리 절연층(206)은 산화층, 예컨대 실리콘 산화층으로 이루어지고, 제2 분리 절연층(208)은 질화층, 예컨대 실리콘 질화층으로 이루어질 수 있다. 그러나, 소자분리 영역(206, 208)의 구성은 상술한 바에 한정되는 것은 아니다. 예를 들면, 소자분리 영역(206, 208)은 1 종류의 절연막으로 이루어지는 단일층, 또는 적어도 3 종류의 절연막들의 조합으로 이루어지는 다중층으로 구성될 수도 있다.
기판(202)에 복수의 워드 라인 트렌치들(209)을 형성한다. 워드 라인 트렌치들(209)은 상호 평행하게 연장되며 활성 영역들(203)을 가로지르는 라인 형상을 가질 수 있다.
도 6의 B-B' 단면에 예시된 바와 같이, 저면에 단차가 형성된 워드 라인 트렌치들(209)을 형성하기 위하여, 소자분리 영역(206, 208) 및 기판(202)을 각각 별도의 식각 공정으로 식각하여, 소자분리 영역(206, 208)의 식각 깊이와 기판(202)의 식각 깊이가 서로 다르게 되도록 할 수 있다.
워드 라인 트렌치들(209)의 내부에 복수의 게이트 유전층들(210), 복수의워드 라인들(212) 및 매몰 절연층(214)을 차례로 형성한다.
일부 실시예들에서, 워드 라인(212)을 형성한 후, 워드 라인(212)의 양측에서 기판(202)에 불순물 이온을 주입하여 활성 영역(203)의 상면에 소스/드레인 영역(도시 생략)을 형성할 수 있다. 다른 일부 실시예들에서, 워드 라인(212)을 형성하기 전에 소스/드레인 영역을 형성하기 위한 불순물 이온 주입 공정이 수행될 수 있다.
복수의 워드 라인들(212) 각각의 상면(122T)은 기판(202)의 상면(202T)보다 낮은 레벨에 위치된다. 복수의 워드 라인들(212)의 저면은 요철 형상을 가지며, 복수의 활성 영역들(203)에는 핀형 구조의 전계효과 트랜지스터(FIN FET)가 형성된다.
핀형 구조의 전계효과 트랜지스터는 워드라인들(212)이 요철 형상의 액티브 영역과 접하므로써 드레인의 접합 정전 용량을 크게 줄여 드레인 전압에 의한 소자의 채널 저항 조절 능력을 낮출 수 있어, 단채널 효과를 줄일 수 있는 장점이 있다.
일부 실시예들에서, 복수의 워드 라인들(212)은 Ti, TiN, Ta, TaN, W, WN, TiSiN, 또는 WSiN 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다.
게이트 유전층(210)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, ONO (oxide/nitride/oxide), 또는 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막 (high-k dielectric film) 중에서 선택되는 적어도 하나로 이루어질 수 있다. 예를 들면, 게이트 유전층(210)은 약 10 내지 25의 유전 상수를 가질 수 있다. 일부 실시예들에서, 게이트 유전층(210)은 하프늄 산화물(HfO), 하프늄 실리콘 산화물(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란타늄 산화물(LaO), 란타늄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리콘 산화물(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 또는 납 스칸듐 탄탈륨 산화물(PbScTaO) 중에서 선택되는 적어도 하나의 물질로 이루어진다. 예를 들면, 게이트 유전층(210)은 HfO2, Al2O3, HfAlO3, Ta2O3, 또는 TiO2 로 이루어질 수 있다.
복수의 매몰 절연층들(214)의 상면(214T)은 기판(202)의 상면(202T)과 대략 동일 레벨에 위치된다. 매몰 절연층(214)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 또는 이들의 조합으로 이루어질 수 있다.
기판(202) 상에 층간 절연층(216, 218)을 형성한다. 층간절연층(216, 218)은 약 200∼400 Å의 두께를 가지도록 형성될 수 있다. 층간절연층(216, 218)은 제1 층간 절연층(216) 및 제2 층간 절연층(218)을 포함할 수 있다. 제1 층간 절연층(216)은 산화층을 포함할 수 있다. 예를 들면, 제1 층간절연층(216, 218)은 TEOS (tetraethylorthosilicate), HDP (high density plasma), 또는 BPSG (boro-phospho silicate glass)로 이루어질 수 있다. 제2 층간 절연층(218)은 폴리실리콘층으로 형성할 수 있다.
층간절연층(216, 218) 내에는 활성 영역(203)의 소스 영역에 전기적으로 연결 가능한 복수의 다이렉트 콘택들(220, 도 5의 DC)을 형성한다. 다이렉트 콘택들(220)은 층간 절연층(216, 218) 내에 형성된 콘택홀(미도시)에 도전물질을 채워 형성된 제1 콘택 플러그일 수 있다.
도 7을 참조하면, 층간절연층(216, 218) 및 복수의 다이렉트 콘택들(220) 위에서 상호 평행하게 연장되는 복수의 비트 라인 적층 구조들(226)를 형성한다. 복수의 비트 라인 적층 구조들(226)는 복수의 비트 라인들(222)과, 비트 라인들(222)의 상면을 덮는 복수의 절연 캡핑 라인들(224)을 포함할 수 있다. 복수의 비트 라인들(222)은 복수의 다이렉트 콘택(220)과 전기적으로 연결될 수 있다.
일부 실시예들에서, 복수의 비트 라인들(222)은 불순물이 도핑된 반도체, 금속, 금속 질화물, 또는 금속 실리사이드 중에서 선택되는 적어도 하나의 물질로 이루어진다. 예를 들면, 복수의 비트 라인들(222)은 도핑된 폴리실리콘, 텅스텐 질화물, 및 텅스텐이 순차적으로 적층된 적층 구조를 가질 수 있다.
일부 실시예들에서, 복수의 절연 캡핑 라인(224)은 실리콘 질화막으로 이루어진다. 절연 캡핑 라인들(224)의 두께는 비트 라인들(142)의 두께보다 더 클 수 있다.
일부 실시예들에서, 비트 라인 적층 구조들(226)를 형성하기 위하여, 먼저 층간 절연층(216, 218) 위에 비트 라인 형성용 도전층과, 도전층을 덮는 캡핑 절연층을 형성한다. 캡핑 절연층의 두께는 상기 비트 라인 형성용 도전층의 두께보다 더 클 수 있다. 캡핑 절연층을 패터닝하여 복수의 절연 캡핑 라인(224)을 형성한 후, 복수의 절연 캡핑 라인(224)을 식각 마스크로 이용하여 상기 비트 라인 형성용 도전층을 식각하여, 복수의 비트 라인(222)을 형성한다.
일부 실시예들에서, 도 7의 A-A' 및 B-B'단면에 도시된 바와 같이 비트 라인 형성용 도전층을 식각할 때 과도 식각에 의해 층간 절연층(216, 218)이 식각되어 패터닝될 수 있다.
일부 실시예들에서, 비트 라인 형성용 도전층은 다중층으로 이루어질 수 있다. 예를 들면, 비트 라인 형성용 도전층은 제1 금속 실리사이드막, 도전성 배리어막, 제2 금속 실리사이드막, 및 금속 또는 금속 질화물로 이루어지는 전극층이 차례로 적층된 다중층 구조를 가질 수 있다.
복수의 비트 라인 적층 구조들(226) 각각의 사이에는 세장형 홀(227)이 형성된다. 즉, 비트 라인들(222) 사이에는 세장형 홀(227)이 형성된다. 세장형 홀(227)은 라인 형상으로 제1 방향으로는 홀의 폭이 좁고 제2 방향으로 홀의 폭이 긴 형태일 수 있다.
도 8을 참조하면, 비트 라인 적층 구조들(226)의 노출된 상면 및 측벽과, 층간 절연층(218)의 노출 표면을 덮는 절연 라이너(228)를 형성한다. 일부 실시예들에서, 절연 라이너(228)는 후속 공정에서 식각 저지막으로 사용될 수 있다. 절연 라이너(228)는 복수의 비트 라인 적층 구조(226)를 보호하기 위한 보호막으로 사용될 수 있다. 일부 실시예들에서, 절연 라이너(228)는 실리콘 질화막으로 이루어진다. 절연 라이너(228)는 약 30 ∼ 80 Å의 두께를 가지도록 형성될 수 있다.
계속하여, 절연 라이너(228)가 형성된 결과물상에 절연층을 증착한 후, 절연 라이너(228)를 식각 저지막으로 이용하여 절연층을 에치백하여, 복수의 비트 라인 적층 구조(226)의 양 측벽 위에서 절연 라이너(228)를 덮는 복수의 스페이서들(230)를 형성한다. 일부 실시예들에서, 복수의 스페이서(230)는 실리콘 산화물 또는 실리콘 게르마늄 화합물(SiGe compounds), 또는 폴리머로 이루어진다. 그러나, 본 발명은 이에 한정되는 것은 아니다. 복수의 스페이서(230)는 절연 라이너(228)에 대하여 식각 선택비를 갖는 물질로 이루어질 수 있다. 예를 들면, 복수의 스페이서(230)는 절연 물질 또는 도전 물질로 이루어질 수 있다.
일부 실시예들에서, 복수의 비트 라인 적층 구조(226)의 양 측벽 위에서 절연 라이너(228) 및 스페이서(230)을 덮는 제2 절연 라이너(미도시)를 더 형성할 수 있다. 결과적으로, 비트 라인 적층 구조(226)의 양 측벽 위에서 비트 라인 적층 구조(226)를 보호하기 위하여 절연 라이너(228) 및 스페이서(230)으로 이루어진 보호층(232)이 형성될 수 있다.
도 9를 참조하면, 복수의 비트 라인 적층 구조들(226) 각각의 사이에 형성된 세장형 홀(227)의 내부를 매립하도록 제1 절연층(234)를 형성한다. 도 9의 D-D'단면도에서는 절연 라이너(228) 상에 제1 절연층(234)를 형성한다.
일부 실시예들에서, 제1 절연층(234)을 형성하기 위하여, 비트 라인 적층 구조들(226) 각각의 사이에 형성된 세장형 홀(227)을 채우도록 절연 물질층을 형성한 후, 에치백 (etchback) 또는 CMP (chemical mechanical polishing) 공정을 이용하여, 상기 복수의 절연 캡핑 라인(224)의 상면이 노출될 때까지 절연 물질층을 에치백하여 형성할 수 있다. 제1 절연층(234)은 산화층, 예컨대 실리콘 산화층으로 형성할 수 있다. 제1 절연층(234)의 형성 과정은 앞서 도 2b에 도시한 제조 공정을 동일하게 적용할 수 있다.
도 10을 참조하면, 비트 라인 적층 구조들(226), 제1 절연층(234), 절연 라이너(228) 상에 마스크 패턴(237)을 형성한다. 마스크 패턴(237)에 의하여 오픈되는 부분은 도 10의 D-D' 단면 상의 제1 절연층(234) 부분일 수 있다. 마스크 패턴(237)을 식각 마스크로 이용하여 제1 절연층(234)를 식각하여 패턴된 제1 절연층(234-1)을 형성한다.
패턴된 제1 절연층(234-1) 사이에는 제1 분리홀들(237)이 형성될 수 있다. 제1 분리홀들(237)의 형성 과정은 앞서 도 2c에 도시한 제조 공정을 동일하게 적용할 수 있다.
도 11을 참조하면, 마스크 패턴(236)을 제거한 후, D-D'단면에 도시한 바와 같이 제1 분리홀들(237) 내부에 제1 절연층(234-1)과 식각 선택비를 갖는 제2 절연층(238)을 매립한다. 제2 절연층(238)은 제1 분리홀들(237)을 매립하도록 절연 물질을 형성한 후 에치백하여 형성할 수 있다. 제2 절연층(238)는 질화층, 예컨대 실리콘 질화층으로 형성할 수 있다.
고집적화된 반도체 소자에서는 제1 분리홀들(237)의 깊이가 깊고, 제1 분리홀들(237)의 종횡비가 클 수 있다. 그런데, 본 발명의 기술적 사상에 의해서는 제2 절연층(238) 내에는 보이드(void)를 형성하지 않으면서 제1 분리홀들(237)을 매립할 수 있다. 제1 분리홀들(237)의 형성 과정 및 제2 절연층(238)의 형성 과정은 도 2c-2d, 도 3a-3d, 도 4a-4d와 동일한 공정으로 형성할 수 있다.
도 12를 참조하면, 제2 절연층(238)과 패턴된 제1 절연층(234-1)간의 식각 선택비를 이용하여 패턴된 제1 절연층(234-1)을 제거한다. 이에 따라, 비트 라인 적층 구조들(226) 사이에서 제2 분리홀들(240)을 형성한다. 제2 분리홀들(240)은 도전 라인들(102) 사이에서 제1 방향 및 제2 방향으로 서로 이격되어 있을 수 있다. 제2 분리홀들(240)은 제2 절연층(238) 및 비트 라인 적층 구조들(226)에 의해 서로 독립적으로 분리되어 있는 홀들을 의미할 수 있다. 이와 같은 제조 공정에 의해 비트 라인 적층 구조들(226) 사이에서 원하는 위치에 제2 분리홀들(240)을 용이하게 형성할 수 있다.
도 13을 참조하면, 제2 분리홀들(240)에 도전 물질을 매립하여 제2 콘택 플러그들(242)를 형성한다. 제2 콘택 플러그(242)들은 커패시터의 스토리지 전극(도 5의 ST)을 활성 영역(도 5의 AC)에 전기적으로 연결시키기 위한 베리드 콘택(buried contact)일 수 있다. 제2 콘택 플러그들(242)는 콘택홀(도 5의 CH)에 도전 물질이 매립되어 형성될 수 있다.
도 14는 본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법에 의해제조된 반도체 소자를 포함하는 시스템을 도시한 블록도이다.
구체적으로, 시스템(1000)은 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 및 인터페이스(1040)를 포함한다. 시스템(1000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예에서, 모바일 시스템은 PDA, 휴대용 컴퓨터 (portable computer), 웹 타블렛 (web tablet), 무선 폰 (wireless phone), 모바일 폰 (mobile phone), 디지털 뮤직 플레이어 (digital music player) 또는 메모리 카드 (memory card)이다. 제어기(1010)는 시스템(1000)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로프로세서 (microprocessor), 디지털 신호 처리기 (digital signal processor), 마이크로콘트롤러 (microcontroller), 또는 이와 유사한 장치로 이루어질 수 있다. 입/출력 장치(1020)는 시스템(1000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(1000)은 입/출력 장치(1020)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(1020)는, 예를 들면 키패드 (keypad), 키보드 (keyboard), 또는 표시장치 (display)일 수 있다.
기억 장치(1030)는 제어기(1010)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 제어기(1010)에서 처리된 데이터를 저장할 수 있다. 기억 장치(1030)는 앞서 제시한 핀형 전계 효과 트랜지스터를 구비하는 반도체 소자를 포함한다. 예를 들면, 기억 장치(1030)는 앞서 예시한 반도체 소자(200)를 포함할 수 있다.
인터페이스(1040)는 시스템(1000)과 외부의 다른 장치 사이의 데이터 전송 통로일 수 있다. 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 및 인터페이스(1040)는 버스(1050)를 통해 서로 통신할 수 있다. 상기 시스템(1000)은 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 휴대용 멀티미디어 재생기 (portable multimedia player, PMP), 고상 디스크 (solid state disk; SSD), 또는 가전 제품 (household appliances)에 이용될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형 및 변경이 가능하다.
102: 도전 라인들, 103: 세장형 홀, 104, 104-1: 제1 절연층, 105: 마스크층, 108: 굴곡부, 106: 제1 분리홀들, 107, 107-1: 라이너층, 110: 제2 절연층, 112: 제2 분리홀들,

Claims (10)

  1. 제1 방향으로 세장형 홀에 의해 서로 이격되어 있는 복수개의 도전 라인들을 상기 제1 방향과 수직한 제2 방향으로 연장되도록 형성하는 단계;
    상기 도전 라인들 사이의 상기 세장형 홀을 매립하는 제1 절연층을 형성하는 단계;
    상기 제1 절연층을 패터닝하여 상기 도전 라인들 사이에서 상기 제1 방향및 제2 방향으로 서로 이격되어 있는 제1 분리홀들을 형성하는 단계;
    상기 제1 분리홀들의 내부에 상기 제1 분리홀들의 수직 프로파일을 보완하고 상기 제1 절연층에 대해 식각 선택비를 갖는 라이너층을 형성하는 단계;
    상기 라이너층 상의 상기 제1 분리홀들 내부에 상기 제1 절연층에 대해 식각 선택비를 갖는 제2 절연층을 매립하는 단계; 및
    상기 제2 절연층과 상기 제1 절연층간의 식각 선택비를 이용하여 상기 제1 절연층을 제거함으로써 상기 도전 라인들 사이에 제2 분리홀들을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서, 상기 제1 분리홀들 형성하는 단계에서, 상기 제1 분리홀들은 내부에 굴곡부가 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서, 상기 제2 절연층을 형성하는 단계에서, 상기 제1 분리홀들 내부에 형성된 상기 굴곡부에 상기 라이너층을 매립하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제1항에 있어서, 상기 제1 분리홀들을 형성하는 단계는,
    상기 제1 절연층 상에 마스크층을 형성하는 단계;
    상기 마스크층을 식각 마스크로 상기 제1 절연층을 식각하여 상기 제1 분리홀들의 내부에 굴곡부가 형성되는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제4항에 있어서, 상기 라이너층 및 제2 절연층을 형성하는 단계는,
    상기 제1 분리홀들의 내측벽 및 바닥에 상기 라이너층을 형성하는 단계와,
    상기 라이너층을 식각하여 상기 굴곡부에 매립되도록 상기 라이너층을 남기는 단계와,
    상기 라이너층 상에서 상기 제1 분리홀들 내부를 매립하도록 절연 물질을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제4항에 있어서, 상기 제1 분리홀들을 형성한 후, 상기 마스크층을 식각하여 상기 제1 분리홀들 외측으로 리세스시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제1항에 있어서, 상기 제1 방향으로 상기 제2 분리홀들간의 이격 거리는 상기 도전 라인들의 폭에 따라 결정되고, 제2 방향으로 상기 제2 분리홀들의 이격 거리는 상기 제2 절연층의 폭에 따라 결정되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제1항에 있어서, 상기 제2 절연층은 상기 라이너층에 대해 식각 선택비를 가지며, 상기 제1 절연층의 제거 후에 상기 라이너층 및 제2 절연층간의 식각 선택비를 이용하여 상기 라이너층을 제거하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제1항에 있어서, 상기 제2 분리홀들을 형성하는 단계 후에, 상기 제2 분리홀들 내에 매립되도록 콘택 플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 기판에 서로 이격되어 있는 복수개의 활성 영역들을 형성하는 단계;
    상기 활성 영역들을 제1 방향으로 가로지르면서 상기 제1 방향과 수직한 제2 방향으로는 서로 이격되어 있는 워드 라인들을 형성하는 단계;
    상기 활성 영역들 상에는 층간 절연층에 의해 절연된 제1 콘택 플러그들을 형성하는 단계;
    상기 제1 콘택 플러그들과 전기적으로 연결되고 상기 워드 라인들을 가로지르는 비트 라인들과 그 사이에 세장형 홀을 형성하는 단계;
    상기 비트 라인들 사이의 상기 세장형 홀을 매립하는 제1 절연층을 형성하는 단계;
    상기 제2 절연층을 패터닝하여 상기 비트 라인들 사이에서 상기 제1 방향및 제2 방향으로 서로 이격되어 있는 제1 분리홀들을 형성하는 단계;
    상기 제1 분리홀들의 내부에 상기 제1 분리홀들의 수직 프로파일을 보완하고 상기 제1 절연층에 대해 식각 선택비를 갖는 라이너층을 형성하는 단계;
    상기 라이너층 상의 상기 제1 분리홀들 내부에 상기 제1 절연층에 대해 식각 선택비를 갖는 제2 절연층을 매립하는 단계; 및
    상기 제2 절연층과 상기 제1 절연층간의 식각 선택비를 이용하여 상기 제1 절연층을 제거함으로써 상기 비트 라인들 사이에 제2 분리홀들을 형성하는 단계; 및
    상기 제2 분리홀들에 매립되는 제2 콘택 플러그를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
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