KR20110024488A - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 캐패시터 형성공정시 플레이트 가장자리 아래의 층간절연막 손실 또는 크랙이 발생하더라도 반도체 장치의 수율 및 신뢰성이 저하되는 것을 방지할 수 있는 반도체 장치 및 그 제조방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 장치는 상기 기판 상에 형성된 층간절연막; 상기 층간절연막을 관통하는 스토리지노드콘택플러그; 상기 스토리지노드콘택플러그 상에 형성된 스토리지노드; 상기 스토리지노드콘택플러그를 포함하는 구조물 상에 순차적으로 형성된 유전막 및 플레이트; 및 상기 플레이트 가장자리 아래에서 상기 층간절연막을 관통하는 펜스를 포함하고 있으며, 상술한 본 발명에 따르면 캐패시터 형성공정시 플레이트 가장자리 아래의 층간절연막 손실 또는 크랙이 발생하더라도 플레이트 가장자리 아래에 층간절연막을 관통하는 펜스를 형성함으로써, 층간절연막의 손실 또는 크랙이 스토리지노드콘택플러그 쪽으로 진행되는 것을 방지하여 반도체 장치의 수율 및 신뢰성이 저하되는 것을 방지할 수 있는 효과가 있다.
플레이트, 층간절연막, 크랙, 스토리지노드콘택플러그

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 캐패시터 형성공정간 캐패시터 아래 층간절연막이 손상되는 것을 방지할 수 있는 반도체 장치 제조방법에 관한 것이다.
일반적으로, 디램(DRAM)과 같은 메모리 장치에 사용되는 캐패시터는 스토리지노드(storage node), 유전막, 및 플레이트(plate)가 순차적으로 적층된 구조로 이루어진다.
도 1은 종래기술에 따른 캐패시터를 구비하는 반도체 장치를 도시한 단면도이고, 도 2는 종래기술에 따른 반도체 장치의 문제점을 나타낸 이미지이다.
도 1을 참조하여 종래기술에 따른 캐패시터의 제조방법을 살펴보면, 소정의 구조물이 형성된 기판(11) 상에 층간절연막(12)을 형성한 후, 층간절연막(12)을 관통하는 홀타입(Hole type)의 스토리지노드콘택플러그(13)를 형성한다.
다음으로, 층간절연막(13) 상에 식각정지막(14), 희생절연막(미도시)을 순차적으로 형성한 후, 희생절연막 및 식각정지막(14)을 선택적으로 식각하여 스토리지노드홀(미도시)을 형성한다.
다음으로, 스토리지노드홀 내부에 스토리지노드(15)를 형성한 후에 희생절연막을 제거하고, 스토리지노드(15) 상에 유전막(15) 및 플레이트용 도전막을 순차적으로 형성한다.
다음으로, 플레이트용 도전막 및 유전막을 선택적으로 식각하여 스토리지노드(15), 유전막(16) 및 플레이트(17)이 적층된 구조의 캐패시터를 완성한다.
다음으로, 공정간 발생된 부산물(byproduct)을 제거하기 위한 세정공정을 실시한다.
하지만, 종래기술은 도 1 및 도 2의 도면부호 'A'에 나타난 바와 같이, 플레이트용 도전막 식각공정시 플레이트(17) 가장자리 아래의 층간절연막(12)에 크랙이 발생하는 문제점이 있다. 또한, 플레이트(17) 가장자리 아래의 식각정지막(14)이 손실(또는 손상)되고, 식각정지막(14)이 손실됨에 따라 후속 세정공정시 층간절연막(12)이 손실되는 문제점이 있다.
특히, 상술한 플레이트(17) 가장자리 아래의 층간절연막(12) 손실 또는 크랙이 스토리지노드콘택플러그(13) 쪽으로 진행할 경우에는 스토리지노드콘택플러그(13)가 단락되는 치명적인 결함을 유발하여 반도체 장치의 수율 및 신뢰성을 저하시키는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 캐패시터 형성공정시 플레이트 가장자리 아래의 층간절연막 손실 또는 크랙이 발생하더라도 반도체 장치의 수율 및 신뢰성이 저하되는 것을 방지할 수 있는 반도체 장치 및 그 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 반도체 장치는 상기 기판 상에 형성된 층간절연막; 상기 층간절연막을 관통하는 스토리지노드콘택플러그; 상기 스토리지노드콘택플러그 상에 형성된 스토리지노드; 상기 스토리지노드콘택플러그를 포함하는 구조물 상에 순차적으로 형성된 유전막 및 플레이트; 및 상기 플레이트 가장자리 아래에서 상기 층간절연막을 관통하는 펜스를 포함한다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 반도체 장치 제조방법은, 기판상에 층간절연막을 형성하는 단계; 상기 층간절연막을 관통하는 스토리지노드콘택플러그를 형성함과 동시에 펜스를 형성하는 단계; 상기 스토리지노드콘택플러그 상에 스토리지노드를 형성하는 단계; 상기 스토리지노드를 포함하는 구조면 전면에 유전막 및 플레이드용 도전막을 순차적으로 형성하는 단계; 및 상기 플레이트용 도전막을 선택적으로 식각하여 플레이트를 형성하되, 상기 펜스 상부에 상기 플레이트 가장자리가 위치하도록 형성하는 단계를 포함한다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은 캐패시터 형성공정시 플레이트 가장자리 아래의 층간절연막 손실 또는 크랙이 발생하더라도 플레이트 가장자리 아래에 층간절연막을 관통하는 펜스를 형성함으로써, 층간절연막의 손실 또는 크랙이 스토리지노드콘택플러그 쪽으로 진행되는 것을 방지하여 반도체 장치의 수율 및 신뢰성이 저하되는 것을 방지할 수 있는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
후술할 본 발명은 캐패시터 형성공정시 플레이트 가장자리 아래의 층간절연막 손실 또는 크랙이 발생하더라도 반도체 장치의 수율 및 신뢰성이 저하되는 것을 방지할 수 있는 반도체 장치 및 그 제조방법을 제공한다.
도 3은 본 발명의 일실시예에 따른 반도체 장치를 도시한 단면도이고, 도 4는 본 발명의 일실시예에 따른 반도체 장치를 나타낸 평면이미지다.
도 3 및 도 4에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체 장치는 소정의 구조물이 형성된 기판(21), 기판(21) 상에 형성된 층간절연막(22), 층간절연막(22)을 관통하는 스토리지노드콘택플러그(25A), 스토리지노드콘택플러그(25A) 상에 스토리지노드(27), 스토리지노드(27)를 포함하는 구조물 전면에 순차 적으로 형성된 유전막(28), 유전막 상의 플레이트(29) 및 플레이트(29) 가장자리 아래에서 층간절연막(22)을 관통하는 펜스(25B)를 포함한다.
여기서, 플레이트(29) 가장자리 아래에서 층간절연막(22)을 관통하는 펜스(25B)는 캐패시터 형성공정시 플레이트(29) 가장자리의 층간절연막(22)이 손실되거나, 또는 층간절연막(22)에 크랙이 발생하더라도, 발생된 층간절연막(22)의 손실 또는 크랙이 스토리지노드콘택플러그(25A) 쪽으로 진행되는 것을 방지하는 역할을 수행한다. 이를 통해, 플레이트(29) 가장자리에서의 층간절연막(22) 손실 또는 크랙이 스토리지노드콘택플러그(25A) 쪽으로 진행됨에 따른 반도체 장치의 수율 저하 및 신뢰성 저하를 방지할 수 있다.
스토리지노드콘택플러그(25A)는 홀패턴일 수 있다. 이때, 복수의 스토리지노드콘택플러그(25A)를 효과적으로 보호하기 위해 펜스(25B)는 라인패턴일 수 있다. 구체적으로, 펜스(25B)는 플레이트(29) 가장자리(즉, 플레이트 경계부, 도 4 참조)를 따라 복수의 스토리지노드콘택플러그(25A)가 형성된 영역 외측을 감싸는 박스 형태의 라인패턴일 수 있다.
또한, 스토리지노드콘택플러그(25A)와 펜스(25B)는 서로 동일한 물질일 수 있다. 이는, 공정단순화를 위해 스토리지노드콘택플러그(25A)와 펜스(25B)를 동시에 형성함에 기인한 것이다.
미설명 도면부호 '26'은 캐패시터 형성공정간 층간절연막(22)을 보호하는 역할을 수행하는 것으로, 층간절연막(22)과 식각선택비를 갖는 물질로 형성하는 것이 바람직하다. 예컨대, 층간절연막(22)이 산화막일 경우에 식각정지막(26)은 질화막 인 것이 바람직하다.
그리고, 미설명 도면부호 '23' 및 '24'는 각각 스토리지노드콘택플러그(25A)를 형성하기 위한 스토리지노드콘택홀(23) 및 펜스(25B)를 형성하기 위한 오픈영역(24)이다.
도 5a 및 도 5b는 본 발명의 일실시예에 따른 반도체 장치 제조방법을 도시한 공정단면도이다.
도 5a에 도시된 바와 같이, 소정의 구조물이 형성된 기판(21) 상에 층간절연막(22)을 형성한다. 층간절연막(22)은 산화막으로 형성할 수 있다.
다음으로, 층간절연막(22) 상에 감광막패턴(미도시)을 형성한 후에 감광막패턴을 식각장벽으로 층간절연막(22)을 식각하여 스토리지노드콘택홀(23)을 형성함과 동시에 플레이트 경계부에 오픈영역(24)을 형성한다. 이때, 플레이트 경계부를 후속 공정을 통해 형성될 플레이트 측벽 즉, 플레이트 가장자리 영역을 의미한다.
이때, 스토리지노드홀(23)은 기판(21)에 형성된 구조물 예컨대, 랜딩플러그의 상부면을 노출시키도록 형성할 수 있으며, 홀패턴으로 형성할 수 있다. 그리고, 오픈영역(24)은 플레이트 경계부를 따라 라인패턴으로 형성할 수 있다.
다음으로, 스토리지노드콘택홀(23) 및 오픈영역(24)을 매립하도록 층간절연막(22) 전면에 도전물질 예컨대, 폴리실리콘막을 증착한 이후에 층간절연막(22)의 상부면이 노출되는 조건으로 평탄화공정을 실시하여 스토리지노드콘택홀(23)을 매립하는 스토리지노드콘택플러그(25A)를 형성함과 동시에 오픈영역(24)을 매립하는 펜스(25B)를 형성한다. 이때, 평탄화공정을 화학적기계적연마법(CMP)을 사용하여 실시할 수 있다.
여기서, 스토리지노드콘택홀(23)을 매립하는 스토리지노드콘택플러그(25A)는 홀패턴일 수 있으며, 오픈영역(24)을 매립하는 펜스(25B)는 플레이트 경계부를 따라 형성된 라인패턴일 수 있다.
도 5b에 도시된 바와 같이, 스토리지노드콘택플러그(25A) 및 펜스(25B)를 포함하는 층간절연막(22) 저면에 식각정지막(26)을 형성한다. 이때, 식각정지막(26)은 층간절연막(22)과 식각선택비를 갖는 물질 예컨대, 질화막으로 형성할 수 있다.
다음으로, 식각정지막(26) 상에 희생절연막(미도시)을 형성한 후에 희생절연막 및 식각정지막(26)을 선택적으로 식각하여 스토리지노드콘택플러그(25A)를 노출시키는 스토리지노드홀(미도시)을 형성한다.
다음으로, 스토리지노드홀 내부에 스토리지노드(27)를 형성한 다음 습식딥아웃(wet dip out)공정을 실시하여 희생절연막을 제거한다.
다음으로, 스토리지노드(27)를 포함하는 구조면 저면에 유전막(28)을 형성한 후에 유전막(28) 상에 플레이트용 도전막을 형성한다.
다음으로, 플레이트용 도전막을 선택적으로 식각하여 플레이트(29)를 형성한다. 이때, 플레이트(29) 가장자리 아래에 펜스(25B)가 위치하도록 플레이트(29)를 형성한다.
여기서, 플레이트(29)를 형성하는 과정에서 플레이트(29) 가장자리의 식각정지막(26)이 손실되어 층간절연막(22)이 노출되거나, 플레이트(29) 형성공정시 가해 지는 충격으로 인해 플레이트(29) 가장자리 아래 층간절연막(22)에 크랙이 발생할 수 있다. 하지만, 본 발명은 플레이트(29) 가장자리 아래에 위치하는 펜스(25B)로 인해 층간절연막(22)에 발생한 크랙이 스토리지노드콘택플러그(25A) 쪽으로 확장(또는 성장)되는 것을 방지할 수 있다.
다음으로, 공정간 발생된 부산물을 제거하기 위한 세정공정을 실시한다. 여기서, 본 발명은 세정공정간 식각정지막(26)이 손상된 영역을 통해 층간절연막(22)이 손실되더라도, 펜스(25B)로 인해 층간절연막(25B)의 손실이 스토리지노드콘택플러그(25A) 쪽으로 확장되는 것을 방지할 수 있다.
상술한 공정과정을 통해 스토리지노드(27), 유전막(28) 및 플레이트(29)가 순차적으로 적층된 구조의 캐패시터를 형성할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래기술에 따른 캐패시터를 구비하는 반도체 장치를 도시한 단면도.
도 2는 종래기술에 따른 반도체 장치의 문제점을 나타낸 이미지.
도 3은 본 발명의 일실시예에 따른 반도체 장치를 도시한 단면도.
도 4는 본 발명의 일실시예에 따른 반도체 장치를 나타낸 평면이미지.
도 5a 및 도 5b는 본 발명의 일실시예에 따른 반도체 장치 제조방법을 도시한 공정단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 기판 22 : 층간절연막
23 : 스토리지노드콘택홀 24 : 오픈영역
25A : 스토리지노드콘택플러그 25B : 펜스
26 : 식각정지막 27 : 스토리지노드
28 : 유전막 29 : 플레이트

Claims (7)

  1. 상기 기판 상에 형성된 층간절연막;
    상기 층간절연막을 관통하는 스토리지노드콘택플러그;
    상기 스토리지노드콘택플러그 상에 형성된 스토리지노드;
    상기 스토리지노드콘택플러그를 포함하는 구조물 상에 순차적으로 형성된 유전막 및 플레이트; 및
    상기 플레이트 가장자리 아래에서 상기 층간절연막을 관통하는 펜스
    를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 스토리지노드콘택플러그는 홀패턴이고, 상기 펜스는 라인패턴인 반도체 장치.
  3. 제1항에 있어서,
    상기 스토리지노드콘택플러그와 상기 크랙방지막은 서로 동일한 물질로 이루어진 반도체 장치.
  4. 기판상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 관통하는 스토리지노드콘택플러그를 형성함과 동시에 펜스를 형성하는 단계;
    상기 스토리지노드콘택플러그 상에 스토리지노드를 형성하는 단계;
    상기 스토리지노드를 포함하는 구조면 전면에 유전막 및 플레이드용 도전막을 순차적으로 형성하는 단계; 및
    상기 플레이트용 도전막을 선택적으로 식각하여 플레이트를 형성하되, 상기 펜스 상부에 상기 플레이트 가장자리가 위치하도록 형성하는 단계
    를 포함하는 반도체 장치 제조방법.
  5. 제4항에 있어서,
    상기 스토리지노드콘택홀 및 상기 펜스를 동시에 형성하는 단계는,
    상기 층간절연막을 선택적으로 식각하여 스토리지노드콘택홀 및 플레이트 경계부에 오픈영역을 형성하는 단계;
    상기 스토리지노드콘택홀 및 상기 오픈영역을 매립하도록 전면에 도전물질을 증착하는 단계; 및
    상기 층간절연막의 상부면이 노출되도록 평탄화공정을 실시하는 단계
    를 포함하는 반도체 장치 제조방법.
  6. 제4항에 있어서,
    상기 스토리지노드콘택플러그는 홀패턴으로 형성하고, 상기 펜스는 라인패턴으로 형성하는 반도체 장치 제조방법.
  7. 제4항에 있어서,
    상기 스토리지노드콘택플러그 및 상기 펜스는 동일한 물질로 형성하는 반도체 장치 제조방법.
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