KR20110078132A - 매립게이트를 구비한 반도체 장치 제조방법 - Google Patents

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Abstract

본 발명은 매립게이트를 구비한 반도체 장치에서 셀영역과 페리영역의 경계지역에 둔턱이 형성되는 것을 방지할 수 있는 반도체 장치 제조방법을 제공하기 위한 것으로, 셀영역과 페리영역을 갖는 기판상에 절연막을 형성하는 단계; 상기 셀영역의 절연막을 선택적으로 식각하여 콘택홀을 형성하는 단계; 상기 셀영역과 페리영역이 접하는 경계지역의 상기 절연막을 선택적으로 식각하여 오픈영역을 형성하는 단계; 상기 기판 전면에 상기 콘택홀을 매립하도록 플러그도전막을 형성하는 단계; 페리오픈마스크를 사용하여 상기 플러그도전막 및 상기 절연막을 식각하는 단계; 상기 기판 전면에 페리게이트도전막을 형성하는 단계; 및 셀오픈마스크를 사용하여 상기 페리게이트도전막 및 상기 플러그도전막을 식각하여 플러그를 형성하는 단계를 포함하고 있으며, 상술한 본 발명에 따르면, 셀오픈마스크와 페리오픈마스크가 중첩되는 영역에 오픈영역을 형성함으로써, 셀영역과 페리영역이 접하는 경계지역에 둔턱이 형성되는 것을 원천적으로 방지할 수 있는 효과가 있다.
둔턱, 셀오픈마스크, 페리오픈마스크, 매립게이트, 페리게이트

Description

매립게이트를 구비한 반도체 장치 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE WITH BURIED GATE}
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 매립게이트(Buried Gate, BG)를 구비한 반도체 장치 제조방법에 관한 것이다.
현재 반도체 공정에서 미세화가 진행됨에 따른 여러가지 소자특성과 공정 구현이 힘들어 지고 있다. 특히 40nm 이하로 갈수록 게이트 구조, 비트라인 구조, 콘택 구조 등의 형성이 한계를 보이고 있고, 가령 구조가 형성된다 하더라도 소자특성에 만족할수 있는 저항특성이나 리프레시(refresh), 로우페일(low fail) 확보, 파괴전압(BV) 특성 등의 어려움이 존재하고 있다. 이에 따라 최근에는 게이트를 활성영역에 매립하여 형성하는 매립게이트(Buried Gate, BG) 공정을 도입하여 기생캐패시턴스 저하, 공정마진 증가, 최소화된 셀트랜지스터(smallest cell transistor) 형성 등의 형태로 발전하고 있다.
도 1a 내지 도 1e는 종래기술에 따른 매립게이트를 구비한 반도체 장치의 제 조방법을 도시한 공정단면도이고, 도 2는 종래기술에 따른 매립게이트를 구비한 반도체 장치의 문제점을 나타낸 이미지이다.
도 1a에 도시된 바와 같이, 복수의 매립게이트(BG)가 형성된 셀영역(CELL)과 페리영역(PERI)을 갖는 기판(11) 전면에 실링막(15) 및 절연막(16)을 순차적으로 형성한다. 여기서, 셀영역에 형성된 매립게이트(BG)는 트렌치(12), 트렌치(12) 표면에 형성된 셀게이트절연막(13) 및 셀게이트절연막(13) 상에서 트렌치(12)를 일부 매립하는 셀게이트전극(14)을 포함하고, 실링막(15)은 나머지 트렌치(12)를 매립하면서 기판(11) 전면을 덮는 구조를 갖는다.
다음으로, 셀영역의 절연막(16) 및 실링막(15)을 선택적으로 식각하여 매립게이트(BG) 사이의 기판(11)을 노출시키는 비트라인콘택홀(17)을 형성한 후에 기판 전면(11)에 비트라인콘택홀(17)을 매립하도록 플러그도전막(18)을 증착한다.
다음으로, 플러그도전막(18) 상에 페리오픈마스크(peri open mask)를 이용하여 제1감광막패턴(19)을 형성한 후, 제1감광막패턴(19)을 식각장벽(etch barrier)으로 제1도전막(18), 절연막(16) 및 실링막(15)을 순차적으로 식각하여 페리영역의 기판(11)을 노출시킨다.
도 1b에 도시된 바와 같이, 제1감광막패턴(19)을 제거한 후에 기판(11) 전면에 페리게이트절연막(20) 및 페리게이트도전막(21)을 순차적으로 형성한다.
다음으로, 페리게이트도전막(21) 상에 셀오픈마스크(cell open mask)를 이용하여 제2감광막패턴(22)을 형성한다.
도 1c에 도시된 바와 같이, 제2감광막패턴(22)을 식각장벽으로 셀영역의 페 리게이트도전막(21), 페리게이트절연막(20) 및 플러그도전막(18)을 순차적으로 식각하여 비트라인콘택플러그(18A)를 형성한 후에 제2감광막패턴(22)을 제거한다. 이하, 식각된 페리게이트도전막(21)의 도면부호는 '21A'로 변경하여 표기한다.
여기서, 셀오픈마스크와 페리오픈마스크의 면적이 서로 다르기 때문에 즉, 셀오픈마스크와 페리오픈마스크가 서로 중첩되는 영역으로 인해 비트라인콘택플러그(18A)를 형성하기 위한 식각공정이 완료된 후, 셀영역과 페리영역이 접하는 경계지역에 둔턱(A)이 발생한다.
도 1d에 도시된 바와 같이, 셀영역과 페리영역의 경계지역에 형성된 둔턱(A)을 제거하기 위한 평탄화공정을 실시한다. 이때, 평탄화공정은 화학적기계적연마법(CMP)을 사용하여 실시한다. 이하, 둔턱이 제거된 페리게이트도전막(21A)의 도면부호는 '21B'로 표기한다.
도 1e에 도시된 바와 같이, 기판(11) 전면에 도전막(23) 및 하드마스크막(24)을 순차적으로 형성한 후, 셀영역에 하드마스크막(24), 도전막(23) 및 절연막(16)을 순차적으로 식각하여 비트라인콘택플러그(18A)와 접하는 비트라인(26)을 형성하고, 페리영역의 하드마스크막(24), 도전막(23), 페리게이트도전막(21B) 및 페리게이트절연막(20)을 순차적으로 식각하여 페리게이트(25)를 형성한다. 이하, 식각된 페리게이트도전막(21B) 및 페리게이트절연막(20)의 도면부호는 각각 '21C' 및 '20A'로 변경하여 표기한다.
하지만, 종래기술에서 셀영역과 페리영역이 접하는 경계지역에 형성된 둔턱(A)을 제거하기 위한 평탄화공정시 셀영역과 페리영역에 기형성된 구조물에 손상 되는 문제점이 발생한다. 구체적으로, 평탄화공정시 둔턱(A)이 떨어져나감에 따라 둔턱(A) 아래에 형성된 구조물이 패이거나(도 1d 및 도 2 'B' 참조), 페리영역의 페리게이트도전막(21B)이 손실되는 문제점이 발생한다(도 1d 및 도 2 'C' 참조).
상술한 바와 같이, 둔턱(A)을 제거하기 위한 평탄화공정시 유발된 결함들은 후속 페리게이트(25) 형성공정시 기판(11) 손실(도 1e의 도면부호 'D' 참조)과 같은 문제점을 유발하여 반도체 장치의 특성 열화 및 신뢰성 저하와 같은 문제점이 발생한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 매립게이트를 구비한 반도체 장치에서 셀영역과 페리영역의 경계지역에 형성된 둔턱에 기인한 반도체 장치의 특성 열화 및 신뢰성 저하를 방지할 수 있는 반도체 장치 제조방법을 제공한다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 반도체 장치 제조방법은, 셀영역과 페리영역을 갖는 기판상에 절연막을 형성하는 단계; 상기 셀영역의 절연막을 선택적으로 식각하여 콘택홀을 형성하는 단계; 상기 셀영역과 페리영역이 접하는 경계지역의 상기 절연막을 선택적으로 식각하여 오픈영역을 형성하는 단계; 상기 기판 전면에 상기 콘택홀을 매립하도록 플러그도전막을 형성하는 단계; 페리오픈마스크를 사용하여 상기 플러그도전막 및 상기 절연막을 식각하는 단계; 상기 기판 전면에 페리게이트도전막을 형성하는 단계; 및 셀오픈마스크를 사용하여 상기 페리게이트도전막 및 상기 플러그도전막을 식각하여 플러그를 형성하는 단계를 포함한다.
또한, 본 발명의 반도체 장치 제조방법은 상기 절연막을 형성하기 이전에 상기 셀영역에 복수의 매립게이트를 형성하는 단계를 더 포함할 수 있다. 구체적으로, 상기 매립게이트를 형성하는 단계는, 상기 셀영역의 기판을 선택적으로 식각하 여 복수의 트렌치를 형성하는 단계; 상기 트렌치 표면에 셀게이트절연막을 형성하는 단계; 상기 셀게이트절연막 상에 상기 트렌치를 일부 매립하는 셀게이트전극을 형성하는 단계; 및 나머지 상기 트렌치를 매립하면서 상기 기판 전면을 덮는 실링막을 형성하는 단계를 포함할 수 있다.
상기 오픈영역은 셀오픈마스크와 페리오픈마스크가 중첩되는 영역에 형성할 수 있다. 구체적으로, 상기 오픈영역을 형성하는 단계는, 상기 절연막 상에 감광막을 도포하는 단계; 셀오픈마스크를 이용하여 1차 노광을 실시한 후, 연속해서 페리오픈마스크를 이용하여 2차 노광을 실시하여 감광막패턴을 형성하는 단계; 및 상기 감광막패턴을 식각장벽으로 상기 절연막을 식각하는 단계를 포함할 수 있다. 이때, 상기 감광막은 네거티브타입일 수 있다.
상기 오픈영역의 선폭은 상기 콘택홀의 선폭보다 클 수 있다. 따라서, 상기 플러그도전막을 형성하는 단계에서, 상기 플러그도전막은 상기 오픈영역의 표면을 따라 형성될 수 있다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 셀오픈마스크와 페리오픈마스크가 중첩되는 영역에 오픈영역을 형성함으로써, 셀영역과 페리영역이 접하는 경계지역에 둔턱이 형성되는 것을 원천적으로 방지할 수 있는 효과가 있다.
이를 통해, 둔턱을 제거하기 위한 평탄화공정을 생략하여 반도체 장치의 생산성을 향상시킬 수 있으며, 둔턱을 제거하기 위한 평탄화공정시 기형성된 구조물 이 손상(또는 손실)됨에 따른 반도체 장치의 특성 열화 및 신뢰성 저하를 방지할 수 있는 효과가 있다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술할 본 발명의 실시예는 매립게이트(Buried Gate, BG)를 구비한 반도체 장치에서 셀영역과 페리영역의 경계지역에 형성된 둔턱에 기인한 반도체 장치의 특성 열화 및 신뢰성 저하를 방지할 수 있는 반도체 장치 제조방법을 제공한다. 이를 위해, 플러그 예컨대, 비트라인콘택플러그를 형성하기 위한 콘택홀 식각공정시 서로 다른 면적으로 갖는 셀오픈마스크(cell open mask)와 페리오픈마스크(peri open mask)가 중첩되는 영역을 식각하여 오픈영역을 형성하는 것을 특징으로 한다. 이하, 도 3a 내지 도 3e를 참조하여 본 발명의 특징에 대하여 보다 구체적으로 설명한다.
도 3a 내지 도 3f는 본 발명의 일실시예에 따른 매립게이트를 구비한 반도체 장치를 도시한 공정단면도이다.
도 3a에 도시된 바와 같이, 셀영역(CELL)과 페리영역(PERI)을 갖는 기판(31) 상에 하드마스크패턴(미도시)을 형성한 후, 하드마스크패턴을 식각장벽(etch barrier)으로 셀영역의 기판(31)을 식각하여 복수의 트렌치(32)를 형성한다.
다음으로, 트렌치(32) 표면에 셀게이트절연막(33)을 형성한 후, 셀게이트절연막(33) 상에 트렌치(32)를 일부 매립하는 셀게이트전극(34)을 형성한다. 이때, 셀게이트절연막(33)은 산화막 예컨대, 실리콘산화막(SiO2)으로 형성할 수 있고, 셀게이트전극(34)은 금속성막 예컨대, 텅스텐(W), 티타늄질화막(TiN), 탄탈륨질화막(TaN) 등으로 형성할 수 있다.
다음으로, 하드마스크패턴을 제거한 후에 나머지 트렌치(32)를 매립하면서 기판(31) 전면을 덮는 실링막(35)을 형성한다. 실링막(35)은 후속 공정간 셀게이트전극(34) 및 기판(31)을 보호하는 역할을 수행하는 것으로 질화막으로 형성할 수 있다.
상술한 공정과정을 통해 기판(31)에 형성된 복수의 트렌치(32), 트렌치(32) 표면에 형성된 셀게이트절연막(33) 및 셀게이트절연막(33) 상에서 트렌치(32)를 일부 매립하는 셀게이트전극(34)으로 이루어진 매립게이트(BG)를 형성할 수 있다.
다음으로, 실링막(35) 상에 절연막(36)을 형성한 후에 셀영역의 절연막(36) 및 실링막(35)을 순차적으로 식각하여 콘택홀(37)을 형성한다. 이때, 콘택홀(37) 형성공정시 비트라인과 연결되는 비트라인콘택플러그를 위한 비트라인콘택홀만을 형성하거나, 또는 비트라인콘택홀을 형성함과 동시에 스토리지노드와 연결되는 스토리지노드콘택플러그를 위한 스토리지노드콘택홀을 형성할 수도 있다. 여기서, 후속 콘택플러그 형성공정에 대한 난이도를 경감시키기 위해 콘택홀(37) 형성공정시 비트라인콘택홀과 스토리지노드콘택홀을 동시에 형성하는 것이 바람직하다.
다음으로, 셀영역과 페리영역이 접하는 경계지역의 절연막(36) 및 실링막을 순차적으로 식각하여 오픈영역(38)을 형성한다. 이때, 오픈영역(38)은 셀오픈마스크와 페리오픈마스크가 서로 다른 면적을 가짐으로 인해 셀오픈마스크와 페리오픈마스크가 중첩되는 영역이 발생하고, 이로 인해 셀영역과 페리영역이 접하는 경계지역에 둔턱이 발생하는 것을 방지하는 역할을 수행한다.
따라서, 오픈영역(38)은 셀오픈마스크와 페리오픈마스크가 중첩되는 영역에 형성하는 것이 바람직하다. 즉, 절연막(36) 상에 감광막 예컨대, 네거티브타입(negative type)의 감광막을 도포한 후에 셀오픈마스크를 이용한 노광공정을 진행하고, 연속해서 페리오픈마스크를 이용한 노광공정을 진행하면, 이들이 중첩되는 영역의 절연막(36)을 노출시키는 개구부를 갖는 감광막패턴(미도시)을 형성할 수 있으며, 감광막패턴을 식각장벽으로 절연막(36) 및 실링막(35)을 식각하는 일련의 공정과정을 통해 셀오픈마스크와 페리오픈마스크가 중첩되는 영역에 오픈영역(38)을 형성할 수 있다.
여기서, 셀오픈마스크와 페리오픈마스크가 중첩되는 영역에 형성된 오픈영역(38)의 선폭(W2)은 콘택홀(37)의 선폭(W1)보다 크다(W2 > W1). 일례로, 콘택홀(37)의 선폭(W1)이 대략 40nm 일 경우에 오픈영역(38)의 선폭(W2)은 대략 400nm일 수 있다.
도 3b에 도시된 바와 같이, 콘택홀(37)을 매립하도록 기판(31) 전면에 플러그도전막(39)을 형성한다. 이때, 콘택홀(37)의 선폭(W1)보다 오픈영역(38)의 선 폭(W2)이 대략 10배 가량 더 크기 때문에 플러그도전막(39)이 오픈영역(38)의 표면을 따라 형성되며, 오픈영역(38)의 측벽에 형성된 플러그도전막(39)의 두께(T1)보다 오픈영역(38)의 바닥면에 형성된 플러그도전막(39)의 두께(T2)가 더 클 수 있다(T2 > T1).
플러그도전막(39)은 실리콘막 또는 금속성막으로 이루어진 단일막 또는 이들이 적층된 적층막으로 형성할 수 있다.
도 3c에 도시된 바와 같이, 페리오픈마스크(100)를 이용하여 플러그도전막(39) 상에 감광막패턴(미도시)을 형성한 후에 감광막패턴을 식각장벽으로 페리영역에 형성된 플러그도전막(39), 절연막(36) 및 실링막(35)을 순차적으로 식각하여 페리영역의 기판(31)을 노출시킨다. 이하, 식각된 플러그도전막(39)의 도면부호를 '39A'로 변경하여 표기한다.
다음으로, 페리영역의 기판(31) 상에 페리게이트절연막(42)을 형성한다. 이때, 페리게이트절연막(42)은 산화막 예컨대, 실리콘산화막으로 형성할 수 있다.
페리게이트절연막(42)은 페리영역의 기판(31) 상에만 형성하거나, 또는 도면에 도시된 바와 같이, 기판(31) 전면에 형성할 수도 있다.
도 3d에 도시된 바와 같이, 페리게이트절연막(42) 상에 페리게이트도전막(40)을 형성한다. 이때, 페리게이트도전막(40)은 실리콘막 예컨대, 폴리실리콘막으로 형성할 수 있다.
도 3e에 도시된 바와 같이, 페리게이트도전막(40) 상에 셀오픈마스크(200)를 사용하여 감광막패턴(미도시)을 형성한 후에 감광막패턴을 식각장벽으로 셀영역에 형성된 페리게이트도전막(40), 페리게이트절연막(42) 및 플러그도전막(39A)을 식각하여 플러그(41)를 형성한다. 이하, 식각된 페리게이트절연막(42)과 페리게이트도전막(40)의 도면부호를 각각 '42A' 및 '40A'로 변경하여 표기하고, 셀영역과 페리영역이 접하는 경계지역에 잔류하는 플러그도전막(39A)의 도면부호를 '39B'로 변경하여 표기한다.
여기서, 플러그(41)를 형성하기 위한 콘택홀(37) 식각공정시 둔턱이 발생하는 셀영역과 페리영역이 접하는 경계지역에 오픈영역(38)을 형성함으로써, 플러그(41) 형성공정이 완료된 시점에서 셀영역과 페리영역이 접하는 경계지역에 둔턱이 발생하는 것을 방지할 수 있다(도면부호 'A' 참조).
따라서, 둔턱을 제거하기 위한 평탄화공정을 생략할 수 있으며, 이를 통해 반도체 장치의 생산성을 향상시킬 수 있다.
도 3h에 도시된 바와 같이, 기판(31) 전면에 비트라인 및 페리게이트전극을 형성하기 위한 도전막(43) 및 하드마스크막(44)을 순차적으로 증착한 후, 셀영역의 하드마스크막(44), 도전막(43) 및 절연막(36)을 선택적으로 식각하여 플러그(41) 즉, 비트라인콘택플러그와 접하는 비트라인(46)을 형성한다. 이때, 실링막(35)으로 인해 매립게이트(BG) 및 기판(31)이 공정간 손상받는 것을 방지할 수 있다.
한편, 본 발명의 실시예에서는 비트라인(46) 형성공정시 비트라인(46) 아래 절연막(36)까지 식각하였으나, 경우에 따라 하드마스크막(44) 및 도전막(43)까지 식각하여 비트라인(46)을 형성하고, 비트라인(46) 아래 절연막(36)은 잔류시킬 수도 있다.
그리고, 페리영역의 하드마스크막(44), 도전막(43), 페리게이트도전막(40A) 및 페리게이트절연막(42A)은 순차적으로 식각하여 페리게이트(45)를 형성한다. 이하, 식각된 페리게이트도전막(40A) 및 페리게이트절연막(42A)의 도면부호를 각각 '40B' 및 '42B'로 변경하여 표기한다.
이와 같이, 본 발명은 콘택홀(37) 형성공정시 셀오픈마스크(200)와 페리오픈마스크(100)가 중첩되는 영역에 오픈영역(38)을 형성함으로써, 셀영역과 페리영역이 접하는 경계지역에 둔턱이 형성되는 것을 원천적으로 방지할 수 있다.
이를 통해, 둔턱을 제거하기 위한 평탄화공정을 생략하여 반도체 장치의 생산성을 향상시킬 수 있으며, 둔턱을 제거하기 위한 평탄화공정시 기형성된 구조물이 손상(또는 손실)됨에 따른 반도체 장치의 특성 열화 및 신뢰성 저하를 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1e는 종래기술에 따른 매립게이트를 구비한 반도체 장치의 제조방법을 도시한 공정단면도.
도 2는 종래기술에 따른 매립게이트를 구비한 반도체 장치의 문제점을 나타낸 이미지.
도 3a 내지 도 3f는 본 발명의 일실시예에 따른 매립게이트를 구비한 반도체 장치를 도시한 공정단면도.
*도면 주요 부분에 대한 부호 설명*
31 : 기판 32 : 트렌치
33 : 셀게이트절연막 34 : 셀게이트전극
35 : 실링막 36 : 절연막
37 : 콘택홀 38 : 오픈영역
39, 39A, 39B : 플러그도전막 40, 40A, 40B : 페리게이트도전막
41 : 플러그 42 : 페리게이트절연막
43 : 도전막 44 : 하드마스크막
45 : 페리게이트 46 : 비트라인
100 : 페리오픈마스크 200 : 셀오픈마스크
BG : 매립게이트

Claims (8)

  1. 셀영역과 페리영역을 갖는 기판상에 절연막을 형성하는 단계;
    상기 셀영역의 절연막을 선택적으로 식각하여 콘택홀을 형성하는 단계;
    상기 셀영역과 페리영역이 접하는 경계지역의 상기 절연막을 선택적으로 식각하여 오픈영역을 형성하는 단계;
    상기 기판 전면에 상기 콘택홀을 매립하도록 플러그도전막을 형성하는 단계;
    페리오픈마스크를 사용하여 상기 플러그도전막 및 상기 절연막을 식각하는 단계;
    상기 기판 전면에 페리게이트도전막을 형성하는 단계; 및
    셀오픈마스크를 사용하여 상기 페리게이트도전막 및 상기 플러그도전막을 식각하여 플러그를 형성하는 단계
    를 포함하는 반도체 장치 제조방법.
  2. 제1항에 있어서,
    상기 절연막을 형성하기 이전에
    상기 셀영역에 복수의 매립게이트를 형성하는 단계를 더 포함하는 반도체 장치 제조방법.
  3. 제2항에 있어서,
    상기 매립게이트를 형성하는 단계는,
    상기 셀영역의 기판을 선택적으로 식각하여 복수의 트렌치를 형성하는 단계;
    상기 트렌치 표면에 셀게이트절연막을 형성하는 단계;
    상기 셀게이트절연막 상에 상기 트렌치를 일부 매립하는 셀게이트전극을 형성하는 단계; 및
    나머지 상기 트렌치를 매립하면서 상기 기판 전면을 덮는 실링막을 형성하는 단계
    를 포함하는 반도체 장치 제조방법.
  4. 제1항에 있어서,
    상기 오픈영역은 셀오픈마스크와 페리오픈마스크가 중첩되는 영역에 형성하는 반도체 장치 제조방법.
  5. 제1항에 있어서,
    상기 오픈영역을 형성하는 단계는,
    상기 절연막 상에 감광막을 도포하는 단계;
    셀오픈마스크를 이용하여 1차 노광을 실시한 후, 연속해서 페리오픈마스크를 이용하여 2차 노광을 실시하여 감광막패턴을 형성하는 단계; 및
    상기 감광막패턴을 식각장벽으로 상기 절연막을 식각하는 단계
    를 포함하는 반도체 장치 제조방법.
  6. 제5항에 있어서,
    상기 감광막은 네거티브타입인 반도체 장치 제조방법.
  7. 제1항에 있어서,
    상기 오픈영역의 선폭은 상기 콘택홀의 선폭보다 큰 반도체 장치 제조방법.
  8. 제7항에 있어서,
    상기 플러그도전막을 형성하는 단계에서,
    상기 플러그도전막은 상기 오픈영역의 표면을 따라 형성되는 반도체 장치 제조방법.
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