TWI499005B - 3d記憶體製造方法及結構 - Google Patents

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Description

3D記憶體製造方法及結構
本發明是有關於一種半導體裝置，包括為了改善半導體裝置例如是3D記憶體裝置的製造方法和結構。
半導體裝置的製造中，在一個完成裝置的形成時不同的結構係被配置相互鄰近。舉例來說，一個3D記憶體結構可能包括邊緣(peripheral)電路和陣列(array)電路。對於形成不同結構所需要的不同條件可能導致對其他結構有不利的影響。
舉例來說，陣列區域可能位在被提供於基板內的溝槽中。這種溝槽的形成，舉例來說藉由反應性離子蝕刻(reactive ion etching)，可能導致負載效應(loading effect)而增加製程變異和影響裝置產率。
以另一例子來說，陣列區域和邊緣區域(或其不同方向)在形成時可能需要在一段不可忽略的時間周期內暴露在有效溫度下。這個暴露可能負面地影響或是除此之外導致損害到裝置上已經形成的結構。這個概念可以歸因於熱預算(thermal budget)。超出裝置上已形成部分的熱預算可能導致損害和影響裝 置產率。
因此有需要改善的製程和結構，尤其是在3D記憶體裝置的例子中，但同時也是為了其他裝置，減少製程步驟的使用可能造成已形成結構的損害和減少對已形成結構的熱損害的可能性。
一種半導體裝置包括一基板、一堆疊結構和一電晶體。基板包括一第一部分和一第二部分。堆疊結構係被形成在基板的第一區域上方。具有一閘極的電晶體結構形成在第二區域。閘極結構的一底部係被配置於距離該基板之一高度，該高度小於基板與堆疊結構之一底部之間的一高度。
另一實施例中，一種製造半導體裝置的方法包括形成堆疊結構在半導體裝置的第一區域的基板上方；形成氧化物在堆疊結構上方；以及在形成氧化物在堆疊結構上方之前形成電晶體至少一部份結構在半導體裝置的第二區域。
10‧‧‧半導體裝置
12‧‧‧基板
14、16‧‧‧區域
18、38‧‧‧井區
20‧‧‧氧化物層
22、28‧‧‧氮化物層
24‧‧‧光阻層
26‧‧‧淺溝槽隔離結構
30‧‧‧3D多層薄膜
32‧‧‧位元線結構
34、42‧‧‧多晶矽層
35‧‧‧閘極氧化物
36‧‧‧氧化物層
40、52‧‧‧矽化物層
44‧‧‧多晶矽閘極
46‧‧‧間隙壁
48、54‧‧‧介電層
50‧‧‧字元線結構
A、B‧‧‧距離
第1圖繪示一實施例之半導體裝置剖面圖。
第2圖繪示一實施例之半導體裝置剖面圖。
第3圖繪示一實施例之半導體裝置剖面圖。
第4圖繪示一實施例之半導體裝置剖面圖。
第5圖繪示一實施例之半導體裝置剖面圖。
第6圖繪示一實施例之半導體裝置剖面圖。
第7圖繪示一實施例之半導體裝置剖面圖。
第8圖繪示一實施例之半導體裝置剖面圖。
第9圖繪示一實施例之半導體裝置剖面圖。
第10圖繪示一實施例之半導體裝置剖面圖。
第11圖繪示一實施例之半導體裝置剖面圖。
第12圖繪示一實施例之半導體裝置剖面圖。
第13圖繪示一實施例之半導體裝置剖面圖。
第14圖繪示一實施例之半導體裝置剖面圖。
第15圖繪示一實施例之半導體裝置剖面圖。
第16圖繪示一實施例之半導體裝置剖面圖。
第17圖繪示一實施例中形成之半導體裝置之一實施製程流程圖。
第1圖繪示一半導體裝置10包括一基板12。半導體裝置可包括陣列區域14與邊緣區域16。井區18係形成於基板12中。實施例之井區18包括一N型深井區(Deep N Well，DNW)，例如是具有一高佈植能量，和一高壓(high voltage，HV)井區。
第2圖繪示在形成氧化物層20、氮化物層22和光阻層24後之第1圖中之半導體裝置10。氧化物層20可以是一墊(pad)氧化物層。氮化物層22可以是一氮化矽層且係被提供於氧化層之上。光阻層24可以是任何適當的光阻。在繪示的實施例中，光罩為「暗」類型，其中當光罩存在時，其下方的結構是 被保護的且不會被蝕刻。其他類型的光罩，例如是一反向擴散光罩(Reversed Diffusion Mask，RDF)也可以被使用。使用選擇性的RDF光罩可改善未圖案化之陣列區域14的化學機械平坦化(Chemical Mechanical Planarization，CMP)的均勻性。光阻層24係被圖案化以進行後續的蝕刻步驟，以形成淺溝槽隔離(shallow trench isolation，STI)結構。
第3圖繪示在形成及填充STI結構26後之第2圖中之半導體裝置10。在光阻層24的存在下，蝕刻，例如是反應性離子蝕刻，被進行以製造溝槽結構。溝槽結構係使用例如一高密度電漿沉積所形成的一氧化物填充。接著進行CMP，其停止在氮化物層22上。
第4圖繪示在形成氮化物層28後之第3圖中之半導體裝置10。氮化物層28在後續處理步驟中對形成在邊緣區域16中的結構提供保護。氮化物層28可以是氮化矽(SiN)，舉例來說具有一厚度為1000埃。可以了解的是，氮化物層28並非總是被需要的，且在一些實施例中是可以被省略的。
第5圖繪示在形成3D多層薄膜30後之第4圖中之半導體裝置10。3D多層薄膜30可以是氧化物/多晶矽多層薄膜。
第6圖繪示在形成位元線(bit line)結構32後之第5圖中之半導體裝置10。位元線結構32可以藉由形成和圖案化光阻層接著進行蝕刻處理後被形成。光阻層可以為一暗類型光阻層，其覆蓋邊緣區域16使得邊緣區域16不會被蝕刻，其例如可 應用在一多晶矽層鑲嵌(damascene)方法中。
第7圖繪示在形成多晶矽層34後之第6圖中之半導體裝置10。在沉積多晶矽層34之前，3D多層薄膜30(例如：一記憶體層包括氧化物-氮化物-氧化物層(ONO)或是氧化物-氮化物-氧化物-氮化物-氧化物層(ONONO))應該預先被形成。形成ONO或ONONO結構需要一具有較高熱預算的處理。舉例來說，為了有好的可靠度，在大約是45分鐘的一段期間內，溫度例如是1000℃的製程可以被用來氧化多層薄膜。對比之下，閘極氧化物35的形成可具有一較低的熱預算。舉例來說，在大約是20分鐘的一段期間內，溫度例如是850℃的製程可以被用來氧化。因此，相較於上蓋氧化層(cap oxide)的氧化步驟，閘極氧化物具有較小的熱預算，且如果在形成上蓋氧化層的處理中被暴露出可能會被損害。較佳的是ONO或ONONO層係在閘極氧化物層之前被形成。多晶矽層34可以為字元線蓋層(word line cap)且可以填充到位元線結構32中。
第8圖繪示在形成氧化物層36於多晶矽層34之上後之第7圖中之半導體裝置10。氧化物層36可以是在陣列區域14中保護字元線之上蓋氧化物層。
第9圖繪示在邊緣區域16中暴露氮化物層28後之第8圖中之半導體裝置10。在邊緣區域16中之氮化物層28可以藉由形成與圖案化光阻層接著進行蝕刻處理而被暴露出。光阻層可以是一暗類型光阻層，其覆蓋於陣列區域14使得陣列區域14 不會被蝕刻。
第10圖繪示在氮化物層22與氮化物層28之部分被移除後之第9圖中之半導體裝置10。氮化物層22和28可以藉由將半導體裝置10暴露在磷酸(H3 PO4 )中被移除。H3 PO4 會移除在邊緣區域16中被暴露之氮化物，但不會移除被3D多層薄膜30覆蓋的在陣列區域14中的氮化物。
第11圖繪示在邊緣區域16中形成多晶矽層及額外的結構後之第10圖中之半導體裝置10。位在邊緣區域16中的氧化物層20被移除，且低壓(low voltage，LV)井38與矽化物部分40係被形成在邊緣區域16中。閘極氧化物35在LV井38佈植之後且在多晶矽層42被形成之前被氧化。多晶矽層42例如係藉由沉積法被形成在半導體裝置10之上，包括陣列區域14之一垂直側壁。多晶矽層42接觸3D多層薄膜30的複數疊層。在邊緣區域中，多晶矽層42係被圖案化以形成多晶矽閘極44。間隔物(spacer)46係被形成在多晶矽閘極44之上。3D多層薄膜30係被配置離基板12一非為零之距離處。
舉例來說，在僅具有氮化物層22之一實施例中，3D多層薄膜30係被配置於離基板12一距離A之處。距離A代表約為從基板12頂部至3D多層薄膜30底部之距離，且係大約等於氧化物層20和氮化物層22的厚度。
另一實施例中，在具有氮化物層22與氮化物層28之一實施例，3D多層薄膜30係被配置於離基板12一距離B之 處。距離B代表約為從基板12頂部至3D多層薄膜30底部之距離，且係大約等於氧化物層20、氮化物層22和氮化層28的厚度。
第12圖繪示在形成第一層間(interlayer)介電層48後之第11圖中之半導體裝置10。第一層間介電層48係形成在半導體裝置10之上且明確地是在邊緣區域16中。接著進行CMP，其停止在多晶矽層42上。
第13圖繪示在進一步的CMP處理後之第12圖中之半導體裝置10。進一步的CMP處理可能是相同CMP處理的延續，或是一第二CMP處理，並停止在多晶矽層34上。在一些實施例中，多晶矽層34和/或多晶矽層42可以被更換為具有較低電阻的導電層。
第14圖繪示在圖案化多晶矽層34以提供字元線結構50後之第13圖中之半導體裝置10。在一些實施例中，多晶矽層42和氧化物層36可能被保留，且在圖案化多晶矽層34的過程中作為多晶矽層34之抗蝕刻層(hard mask)。
第15圖繪示在形成矽化物層52於字元線50上方後之第14圖中之半導體裝置10。選擇性地，字元線52可被更換為導電層例如是一金屬層。
第16圖繪示在形成第二層間介電層54後之第15圖中之半導體裝置10。在形成第二層間介電層54之後，CMP處理可以被進行以平坦化半導體裝置10。
第17圖繪示形成一半導體裝置例如是一個3D記憶 體裝置之一實施例流程。在步驟S1，STI結構和HV井係被形成在一基板中。在步驟S3，用於3D陣列的3D多層薄膜，例如是ONO或ONONO記憶體層，係被形成在基板上方。在步驟S5，位元線係被配置和被圖案化。在步驟S7，一薄膜係被沉積作為字元線。因此，3D記憶體層係在字元線被沉積之前被形成。在步驟S9，LV井、閘極氧化物、閘極、間隙壁、源極區、汲極區和矽化物層係被形成。在步驟S11，第一層間介電層係被形成。在步驟S13，字元線層係被圖案化以提供字元線。也在步驟S13，字元線層被更換為一導電層，或是矽化物可以被形成在字元線上方。在步驟S15，第二層間介電層係被形成。在步驟S17，導電層係被形成且被圖案化以提供半導體裝置的內部連接。
上述實施例的流程和結構的優勢包括在形成陣列後再形成邊緣電路，以減少或避免在陣列形成時暴露在高溫條件下損害邊緣電路。舉例來說，較佳的表現可以被提供藉由在ONONO層之氧化物之後形成CMOS結構。記憶體表現亦可被改善藉由在不影響邊緣結構的表現前提下，容許在陣列形成時使用較高的溫度。
實施例的另一優勢，陣列結構可以被形成在基板之上而不是在溝槽內，因此避免產生藉由反應性離子負載效應導致之不同溝槽深度造成的影響。此外，從基板分離陣列減少了漏電(leakage)(例如：沒有p-n接面)及提供一較大的基板電容。
上述實施例的流程與結構的應用包括浮動 (floating)閘極記憶體、電荷捕捉(trapping)記憶體、非揮發性(non-volatile)記憶體和嵌入式(embedded)記憶體。可以理解的是上述流程與結構亦可被應用在其他類型的裝置。
雖然以上已說明依據揭露原理之各種實施例，但吾人應理解到它們只是當作例子且並限制的被提出。因此，本發明之廣度與範疇不應受限於上述任何一個例示實施例，但應該只依據申請專利範圍及從這個揭露書發出的它們的等效設計被定義。再者，上述優點及特徵是在說明的實施例中被提供，但不應將這種發證的申請專利範圍之應用限制成達成任何或所有上述優點之製程及結構。
10‧‧‧半導體裝置
12‧‧‧基板
14、16‧‧‧區域
18、38‧‧‧井區
20‧‧‧氧化物層
22、28‧‧‧氮化物層
30‧‧‧3D多層薄膜
42‧‧‧多晶矽層
48、54‧‧‧介電層
50‧‧‧字元線結構
52‧‧‧矽化物層

Claims (15)

  1. 一種半導體裝置，包括：一基板，包括一第一區域及一第二區域；一堆疊結構，形成於該基板之該第一區域上方；一電晶體結構，具有一閘極結構形成於該第二區域中；以及一第一絕緣層，形成於該第一區域中且位於該基板和該堆疊結構之間，其中該閘極結構之一底部係被配置離該基板一高度，該高度小於該基板與該堆疊結構之一底部之間的一高度。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該閘極結構之該底部與該堆疊結構之該底部之間的一高度差係相等於該第一絕緣層之一厚度。
  3. 如申請專利範圍第1項所述之半導體裝置，更包括：一第二絕緣層，該第二絕緣層在該第一區域中且在該第一絕緣層和該基板之間，其中該閘極結構之該底部與該堆疊結構之該底部之間的一高度差係相等於該第一絕緣層及該第二絕緣層之一厚度。
  4. 如申請專利範圍第1項所述之半導體裝置，更包括一半導體層形成於該堆疊結構之一側壁上。
  5. 如申請專利範圍第4項所述之半導體裝置，其中該半導體層為一多晶矽層。
  6. 如申請專利範圍第1項所述之半導體裝置，其中該堆疊結構包括一氧化物-氮化物-氧化物層(ONO)。
  7. 如申請專利範圍第1項所述之半導體裝置，其中該第一區域係為一記憶體裝置之一陣列區域，該第二區域係為該記憶體裝置之一邊緣區域。
  8. 一種製造一半導體裝置的方法，包括：形成一第一絕緣層在一基板之一第一區域中；形成一堆疊結構在該第一絕緣層上方；形成一氧化物在該堆疊結構上方；以及形成該氧化物在該堆疊結構上方之後，形成一電晶體的至少一部分在該半導體裝置的一第二區域內，其中一閘極結構之一底部被配置距離該基板一高度，該高度小於該基板與該第一絕緣層之一頂部之間的一高度。
  9. 如申請專利範圍第8項所述之方法，其中該閘極結構之該底部被配置距離該基板之該高度小於該基板與該堆疊結構之一底部之間的一高度。
  10. 如申請專利範圍第9項所述之方法，其中該閘極結構之該底部與該堆疊結構之該底部之間的一高度差係相等於該第一絕緣層之一厚度。
  11. 如申請專利範圍第9項所述之方法，更包括：形成一第二絕緣層，該第二絕緣層在該第一區域中且在該第一絕緣層和該堆疊結構之間，其中 該閘極結構之該底部與該堆疊結構之該底部之間的一高度差係相等於該第一絕緣層及該第二絕緣層之一厚度。
  12. 如申請專利範圍第8項所述之方法，更包括形成一半導體層於該堆疊結構之一側壁。
  13. 如申請專利範圍第12項所述之方法，其中該半導體層為一多晶矽層。
  14. 如申請專利範圍第8項所述之方法，其中該堆疊結構包括一氧化物-氮化物-氧化物層(ONO)。
  15. 如申請專利範圍第8項所述之方法，其中該第一區域係為一記憶體裝置之一陣列區域，該第二區域係為該記憶體裝置之一邊緣區域。
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