KR20120012222A - 반도체 장치 제조방법 - Google Patents

반도체 장치 제조방법 Download PDF

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KR20120012222A KR1020100074252A KR20100074252A KR20120012222A KR 20120012222 A KR20120012222 A KR 20120012222A KR 1020100074252 A KR1020100074252 A KR 1020100074252A KR 20100074252 A KR20100074252 A KR 20100074252A KR 20120012222 A KR20120012222 A KR 20120012222A
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Abstract

본 발명은 매립게이트를 구비한 반도체 장치의 제조방법에 관한 것으로, 셀영역과 주변회로영역을 갖는 기판상에 랜딩플러그를 형성하는 단계; 상기 랜딩플러그를 이용하여 상기 셀영역에 복수개의 매립게이트를 형성하는 단계; 상기 주변회로영역에 페리게이트를 형성하는 단계; 상기 기판 전면에 플러그용 도전막을 형성하는 단계; 상기 플러그용 도전막을 선택적으로 식각하여 상기 셀영역에 복수개의 스토리지노드콘택플러그를 형성하는 단계; 상기 기판 전면에 층간절연막을 형성하는 단계; 및 상기 셀영역의 스토리지노드콘택플러그가 노출됨과 동시에 상기 주변회로영역의 페리게이트가 노출될때까지 평탄화공정을 실시하는 단계를 포함하는 반도체 장치 제조방법을 제공하며, 상술한 본 발명에 따르면, 스토리지노드콘택플러그를 형성한 이후에 층간절연막 형성 및 평탄화공정을 실시하여 평탄화공정시 층간절연막의 평탄화불량이 발생하는 것을 방지함으로써, 스토리지노드콘택플러그 및 비트라인 형성공정시 공정마진을 증가시켜 이들은 안정적으로 형성할 수 있는 효과가 있다.

Description

반도체 장치 제조방법{METHOD FOR FABRICATING THE SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 매립게이트(Buried Gate)를 구비한 반도체 장치의 제조방법에 관한 것이다.
현재 반도체 공정에서 미세화가 진행됨에 따른 여러가지 소자특성과 공정 구현이 힘들어 지고 있다. 특히 40nm 이하로 갈수록 게이트 구조, 비트라인 구조, 콘택 구조 등의 형성이 한계를 보이고 있고, 가령 구조가 형성된다 하더라도 소자특성에 만족할수 있는 저항특성이나 리프레시(refresh), 로우페일(low fail) 확보, 파괴전압(BV) 특성 등의 어려움이 존재하고 있다. 이에 따라 최근에는 게이트를 활성영역에 매립하여 형성하는 매립게이트(Buried Gate, BG) 공정을 도입하여 기생캐패시턴스 저하, 공정마진 증가, 최소화된 셀트랜지스터(smallest cell transistor) 형성 등의 형태로 발전하고 있다.
도 1a 및 도 1b는 종래기술에 따른 매립게이트를 구비한 반도체 장치의 제조방법을 도시한 공정단면도이다.
도 1a에 도시된 바와 같이, 셀영역과 주변회로영역을 갖는 기판(11)에 도전물질로 이루어진 하드마스크패턴(14)을 이용하여 소자분리막(12)을 형성하고, 연속해서 셀영역에 복수개의 매립게이트(101)를 형성한다. 여기서, 하드마스크패턴(14)은 랜딩플러그로 작용한다. 소자분리막(12)을 형성함에 따라 셀영역 및 주변회로영역에 활성영역(13)이 정의된다. 그리고, 매립게이트(101)는 기판(11)에 형성된 트렌치(15), 트렌치(15) 표면 상에 형성된 게이트절연막(16), 게이트절연막(16) 상에서 트렌치(15)를 일부 매립하는 게이트전극(17) 및 게이트전극(17) 상에서 나머지 트렌치(15)를 매립하는 실링막(18)을 포함한다.
다음으로, 셀영역은 덮고 주변회로영역은 오픈하는 제1절연막(19)을 형성한 다음, 제1절연막(19)을 식각장벽(etch barrier)으로 주변회로영역의 기판(11)을 노출시킨다.
다음으로, 주변회로영역에 게이트절연막(20), 게이트전극(21) 및 게이트하드마스크막(23)이 적층된 구조의 페리게이트(202)를 형성한다.
다음으로, 기판(11) 전면에 구조물의 표면을 따라 제2절연막(23)을 형성하고, 제2절연막(23) 상에 기판(11) 전면을 덮는 층간절연막(24)을 형성한다.
도 1b에 도시된 바와 같이, 주변회로영역의 페리게이트(202) 구체적으로, 게이트하드마스크막(23)이 노출될때까지 화학적기계적연마(103)를 실시한다. 이하, 화학적기계적연마된 층간절연막(24)의 도면부호를 '24A'로 변경하여 표기한다.
다음으로, 도면에 도시하지는 않았지만, 셀영역에 스토리지노드콘택플러그(SNC), 비트라인콘택플러그(BLC) 및 비트라인(BL)을 형성한다.
하지만, 상술한 종래기술에서는 화학적기계적연마(103)시 주변회로영역의 게이트하드마스크막(23)이 노출되는 조건으로 진행하기 때문에 셀영역에서는 화학적기계적연마(103)가 정지되어야 할 지점(또는 높이)를 확정지을 수 없다. 이에 따라, 셀영역의 층간절연막(24A)은 상부면이 평탄하지 못하고, 셀영역과 주변회로영역간 층간절연막(24A) 높이의 단차가 발생하게 되며, 웨이퍼 위치에 따라 층간절연막(24A)의 두께 편차가 심화되는 문제점이 발생한다. 즉, 층간절연막(24A) 평탄화불량이 발생한다.
종래기술에서 스토리지노드콘택플러그(SNC)는 스토리지노드콘택홀을 형성한 이후에 도전물질을 스토리지노드콘택홀에 매립하고 인접한 스토리지노드콘택플러그 사이를 분리하기 위하여 평탄화공정을 진행하는 일련의 공정과정을 통해 형성된다. 이때, 층간절연막(24A)의 평탄화불량은 스토리지노드콘택플러그 사이의 분리를 어렵게하고, 프로파일 특성을 열화시키며, 공정마진을 감소시키는 문제점을 유발한다.
또한, 층간절연막(24A)의 두께(또는 높이)는 스토리지노드콘택플러그의 높이가 되는데, 층간절연막(24A)의 평탄화불량으로 인하여 웨이퍼 전체에서 스토리지노드콘택플러그의 높이를 일정하게 유지하기 어렵게 한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 매립게이트를 구비한 반도체 장치에서 스토리지노드콘택플러그를 안정적으로 형성할 수 있는 반도체 장치의 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명은 셀영역과 주변회로영역을 갖는 기판상에 랜딩플러그를 형성하는 단계; 상기 랜딩플러그를 이용하여 상기 셀영역에 복수개의 매립게이트를 형성하는 단계; 상기 주변회로영역에 페리게이트를 형성하는 단계; 상기 기판 전면에 플러그용 도전막을 형성하는 단계; 상기 플러그용 도전막을 선택적으로 식각하여 상기 셀영역에 복수개의 스토리지노드콘택플러그를 형성하는 단계; 상기 기판 전면에 층간절연막을 형성하는 단계; 및 상기 셀영역의 스토리지노드콘택플러그가 노출됨과 동시에 상기 주변회로영역의 페리게이트가 노출될때까지 평탄화공정을 실시하는 단계를 포함하는 반도체 장치 제조방법을 제공한다.
또한, 본 발명의 반도체 장치 제조방법은 상기 셀영역의 층간절연막 및 스토리지노드콘택플러그를 선택적으로 식각하여 비트라인홀을 형성하는 단계; 상기 비트라인홀 측벽에 비트라인스페이서를 형성하는 단계; 및 상기 비트라인홀 내부에 비트라인을 형성하는 단계를 더 포함할 수 있다.
또한, 본 발명의 반도체 장치 제조방법은 상기 페리게이트를 형성하기 이전에 상기 셀영역을 덮고 주변회로영역을 오픈하는 절연막을 형성하는 단계; 및 상기 절연막을 식각장벽으로 상기 주변회로영역을 식각하여 기판을 노출시키는 단계를 더 포함할 수 있다. 또한, 상기 플러그용 도전막을 형성하기 이전에 상기 절연막을 선택적으로 식각하여 상기 랜딩플러그를 노출시키는 홈을 형성하는 단계; 및 상기 랜딩플러그에 불순물을 이온주입하는 단계를 더 포함할 수 있다.
상기 평탄화공정은 화학적기계적연마법을 사용하여 실시할 수 있다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 스토리지노드콘택플러그를 형성한 이후에 층간절연막 형성 및 평탄화공정을 실시함으로써, 평탄화공정시 층간절연막의 평탄화불량이 발생하는 것을 방지할 수 있는 효과가 있다.
이로써, 본 발명은 스토리지노드콘택플러그 및 비트라인 형성공정시 공정마진을 증가시켜 이들은 안정적으로 형성할 수 있는 효과가 있다.
도 1a 및 도 1b는 종래기술에 따른 매립게이트를 구비한 반도체 장치의 제조방법을 도시한 공정단면도.
도 2a 내지 도 2g는 본 발명의 일실시예에 따른 매립게이트를 구비한 반도체 장치의 제조방법을 도시한 공정단면도.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술할 본 발명은 매립게이트(Buried Gate)를 구비한 반도체 장치에서 스토리지노드콘택플러그(SNC)를 안정적으로 형성할 수 있는 반도체 장치의 제조방법을 제공한다. 일반적으로, 스토리지노드콘택플러그는 층간절연막을 식각하여 스토리지노드콘택홀을 형성한 이후에 스토리지노드콘택홀을 도전물질로 매립하는 방법을 사용하나, 본 발명은 스토리지노드콘택플러그를 먼저 형성한 이후에 스토리지노드콘택플러그 사이를 갭필하도록 층간절연막을 형성하는 것을 기술요지로 한다.
도 2a 내지 도 2g는 본 발명의 일실시예에 따른 매립게이트를 구비한 반도체 장치의 제조방법을 도시한 공정단면도이다.
도 2a에 도시된 바와 같이, 셀영역과 주변회로영역을 갖는 기판(31)에 도전물질로 이루어진 하드마스크패턴을 형성한다. 이때, 하드마스크패턴은 랜딩플러그(34)로도 작용한다. 따라서, 랜딩플러그(34, 또는 하드마스크패턴)는 폴리실리콘막으로 형성할 수 있다.
다음으로, 랜딩플러그(34)를 식각장벽으로 기판(31)을 식각하여 소자분리막(32)을 형성한다. 이로써, 셀영역 및 주변회로영역에 각각 활성영역(33)이 정의된다.
다음으로, 셀영역에 매립게이트를 위한 복수개의 트렌치(55)를 형성하기 위하여 랜딩플러그(34)를 패터닝한다. 이때, 복수개의 트렌치(55) 형성하기 위한 패터닝을 통해 최종적인 랜딩플러그(34)의 형상이 완성된다.
다음으로, 랜딩플러그(34)를 식각장벽으로 셀영역의 기판(31)을 식각하여 복수개의 트렌치(55)를 형성한다. 이때, 트렌치(55)는 소자분리막(32)과 활성영역(33)을 동시에 가로지르는 라인패턴(line pattern)일 수 있다.
다음으로, 트렌치(55) 표면에 게이트절연막(56)을 형성하고, 게이트절연막(56) 상에 트렌치(55)를 일부 매립하는 게이트전극(57)을 형성한다.
다음으로, 나머지 트렌치(55)를 매립하도록 기판(31) 전면에 절연물질을 형성한 이후에 랜딩플러그(34)가 노출될때까지 평탄화공정을 실시하여 게이트전극(57) 상에서 나머지 트렌치(55)를 매립하는 실링막(58)을 형성한다. 이로써, 트렌치(55), 게이트절연막(56), 게이트전극(57) 및 실링막(58)을 포함하는 매립게이트(201)를 형성할 수 있다.
다음으로, 기판(31) 상부에 셀영역을 덮고 주변회로영역을 오픈하는 제1절연막(35)을 형성한다. 제1절연막(35)은 페리오픈마스크(peri open mask)를 사용하여 형성할 수 있다.
다음으로, 제1절연막(35)을 식각장벽으로 주변회로영역을 식각하여 주변회로영역의 기판(31)을 노출시킨다.
도 2b에 도시된 바와 같이, 주변회로영역의 기판(31) 상에 게이트절연막(36), 게이트전극(37) 및 게이트하드마스크막(38)이 순차적으로 적층된 구조의 페리게이트(202)를 형성한다. 이때, 게이트하드마스크막(38)은 질화막으로 형성할 수 있다.
다음으로, 기판(31) 전면에 구조물 표면을 따라 제2절연막(39)을 형성한다. 이때, 제2절연막(39)은 후속 공정간 페리게이트(202)를 보호하는 역할을 수행한다.
도 2c에 도시된 바와 같이, 셀영역의 제1 및 제2절연막(35, 39)을 선택적으로 식각하여 랜딩플러그(34)를 노출시키는 홈(40)을 형성한다. 이때, 홈(40)은 라인타입(line type), 홀타입(hole type) 및 머지드홀타입(merged hole type)으로 이루어진 그룹으로부터 선택된 어느 하나의 형태를 가질 수 있다.
다음으로, 홈(40)을 통해 노출된 랜딩플러그(34)에 불순물을 이온주입한다. 이때, 불순물 이온주입은 랜딩플러그(34)의 콘택저항을 감소시키기 위한 것이다.
도 2d에 도시된 바와 같이, 셀영역에서는 홈(40)을 매립하고 제2절연막(39)을 덮으며, 주변회로영역에서는 페리게이트(202)를 덮도록 플러그용 도전막(41)을 형성한다. 이때, 플러그용 도전막(41)의 상부면이 페리게이트(202)의 게이트하드마스크막(38)의 상부면보다 높도록 형성한다.
플러그용 도전막(41)은 후속 공정을 통해 형성될 스토리지노드콘택플러그를 위한 것으로, 폴리실리콘막으로 형성할 수 있다.
도 2e에 도시된 바와 같이, 플러그용 도전막(41)을 선택적으로 식각하여 주변회로영역에서는 플러그용 도전막(41)을 모두 제거함과 동시에 셀영역에서는 랜딩플러그(34)와 접하는 스토리지노드콘택플러그(41A)를 형성한다. 여기서, 비트라인콘택플러그 또는 비트라인이 형성될 영역에도 스토리지노드콘택플러그(41A)가 형성될 수 있다.
다음으로, 셀영역에서는 스토리지노드콘택플러그(41A) 사이를 매립함과 동시에 이들을 덮고, 주변회로영역에서는 페리게이트(202)를 덮는 층간절연막(42)을 형성한다. 이때, 층간절연막(42)은 산화막으로 형성할 수 있다.
도 2f에 도시된 바와 같이, 셀영역의 스토리지노드콘택플러그(41A) 및 주변회로영역의 페리게이트(202) 구체적으로, 게이트하드마스크막(38)이 노출될때까지 평탄화공정(203)을 실시한다. 이하, 평탄화공정(203)이 실시된 스토리지노드콘택플러그(41A) 및 층간절연막(42)의 도면부호를 각각 '41B' 및 '42A'로 변경하여 표기한다.
평탄화공정(203)은 화학적기계적연마법(CMP)을 사용하여 실시할 수 있다. 구체적으로, 평탄화공정(203)은 산화막과 폴리실리콘막 사이의 연마선택비가 10:1(산화막:폴리실리콘막) 이상, 산화막과 질화막 사이의 연마선택비가 5:1(산화막:질화막) 이상인 조건으로 실시한다.
여기서, 종래에는 층간절연막(42A)을 평탄화하는 과정에서 주변회로영역의 게이트하드마스크막(38)이 노출되는 조건으로 셀영역에서도 평탄화를 진행하였기 때문에 층간절연막(42A)의 평탄화불량이 발생하였다. 하지만, 상술한 본 발명의 일실시예에 따르면, 주변회로영역에서 게이트하드마스크막(38)이 노출되는 조건으로 평탄화가 진행됨과 동시에 셀영역에서는 스토리지노드콘택플러그(41B)가 노출되는 조건으로 평탄화가 진행되기 때문에 층간절연막(42A)의 평탄화불량 발생을 방지할 수 있다. 따라서, 셀영역의 층간절연막(42A) 상부면을 평탄하게 형성할 수 있고, 셀영역과 주변회로영역간 층간절연막(42A) 높이의 단차가 발생하지 않으며, 웨이퍼 위치에 따라 층간절연막(42A)의 두께 편차를 최소화시킬 수 있다.
도 2g에 도시된 바와 같이, 셀영역의 층간절연막(42A), 스토리지노드콘택플러그(41B), 제1 및 제2절연막(35, 39)을 선택적으로 식각하여 랜딩플러그(34)를 노출시키는 비트라인홀(43)을 형성한다.
다음으로, 비트라인홀(43) 측벽에 비트라인스페이서(46)를 형성한다.
다음으로, 비트라인홀(43) 일부를 도전물질로 매립하는 방법으로 비트라인(44)을 형성한 이후에, 비트라인(44) 상에 나머지 비트라인홀(43)을 비트라인하드마스크막(45)을 매립한다.
상술한 본 발명의 일실시예는 매립게이트를 구비하는 반도체 장치에서 스토리지노드콘택플러그(41B) 및 비트라인(44)을 안정적으로 형성할 수 있다. 셀영역에 스토리지노드콘택플러그(41B) 형성한 다음 층간절연막(41A) 형성 및 평탄화공정(203)을 진행하여 스토리지노드콘택플러그(41B)와 비트라인(44) 높이의 안정성을 증가시킬 수 있다. 이를 통해, 스토리지노드콘택플러그(41B) 및 비트라인(44) 형성공정시 마진을 증가시킬 수 있으며, 비트라인(44) 선폭을 용이하게 조절할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
31 : 기판 32 : 소자분리막
33 : 활성영역 34 : 랜딩플러그
35 : 제1절연막 36, 56 : 게이트절연막
37, 57 : 게이트전극 38 : 게이트하드마스크막
39 : 제2절연막 40 : 홈
41 : 플러그용 도전막 41A, 41B : 스토리지노드콘택플러그
42, 42A : 층간절연막 43 : 비트라인홀
44 : 비트라인 45 : 비트라인하드마스크막
55 : 트렌치 58 : 실링막
201 : 매립게이트 202 : 페리게이트

Claims (5)

  1. 셀영역과 주변회로영역을 갖는 기판상에 랜딩플러그를 형성하는 단계;
    상기 랜딩플러그를 이용하여 상기 셀영역에 복수개의 매립게이트를 형성하는 단계;
    상기 주변회로영역에 페리게이트를 형성하는 단계;
    상기 기판 전면에 플러그용 도전막을 형성하는 단계;
    상기 플러그용 도전막을 선택적으로 식각하여 상기 셀영역에 복수개의 스토리지노드콘택플러그를 형성하는 단계;
    상기 기판 전면에 층간절연막을 형성하는 단계; 및
    상기 셀영역의 스토리지노드콘택플러그가 노출됨과 동시에 상기 주변회로영역의 페리게이트가 노출될때까지 평탄화공정을 실시하는 단계
    를 포함하는 반도체 장치 제조방법.
  2. 제1항에 있어서,
    상기 셀영역의 층간절연막 및 스토리지노드콘택플러그를 선택적으로 식각하여 비트라인홀을 형성하는 단계;
    상기 비트라인홀 측벽에 비트라인스페이서를 형성하는 단계; 및
    상기 비트라인홀 내부에 비트라인을 형성하는 단계
    를 더 포함하는 반도체 장치 제조방법.
  3. 제1항에 있어서,
    상기 페리게이트를 형성하기 이전에
    상기 셀영역을 덮고 주변회로영역을 오픈하는 절연막을 형성하는 단계; 및
    상기 절연막을 식각장벽으로 상기 주변회로영역을 식각하여 기판을 노출시키는 단계
    를 더 포함하는 반도체 장치 제조방법.
  4. 제3항에 있어서,
    상기 플러그용 도전막을 형성하기 이전에
    상기 절연막을 선택적으로 식각하여 상기 랜딩플러그를 노출시키는 홈을 형성하는 단계; 및
    상기 랜딩플러그에 불순물을 이온주입하는 단계
    를 더 포함하는 반도체 장치 제조방법.
  5. 제1항에 있어서,
    상기 평탄화공정은 화학적기계적연마법을 사용하여 실시하는 반도체 장치 제조방법.
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