KR20150024068A - 에어갭을 구비한 반도체장치 및 그 제조 방법 - Google Patents

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Abstract

본 기술은 이웃한 도전구조물들간의 기생캐패시턴스를 감소시킬 수 있는 반도체장치 및 그 제조 방법을 제공하며, 본 기술에 따른 반도체장치 제조 방법은 기판 상에 제1도전패턴을 포함하는 복수의 도전구조물을 형성하는 단계; 상기 도전구조물의 측벽에 보호스페이서를 형성하는 단계; 상기 복수의 도전구조물 사이에 오픈부를 포함하는 분리구조물을 형성하는 단계; 상기 오픈부의 측벽에 희생스페이서를 형성하는 단계; 상기 희생스페이서 상에 상기 오픈부 내에 리세스되는 제2도전패턴을 형성하는 단계; 상기 희생스페이서를 제거하여 에어갭을 형성하는 단계; 상기 제2도전패턴 및 에어갭을 캡핑하는 라이너층을 형성하는 단계; 상기 라이너층의 실리사이드화에 의해 제3도전패턴을 형성하는 단계; 및 상기 제3도전패턴 상에 제4도전패턴을 형성하는 단계를 포함할 수 있다.

Description

에어갭을 구비한 반도체장치 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH AIR GAP AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체장치에 관한 것으로서, 상세하게는 에어갭을 구비한 반도체장치 및 그 제조 방법에 관한 것이다.
일반적으로 반도체 장치는 이웃하는 도전구조물들 사이에 절연물질(Dielectric material)이 형성된다. 반도체 장치가 고집적화됨에 따라 도전구조물들간의 거리가 점점 가까워지고 있다. 이로 인해, 기생캐패시턴스(Parasitic capacitance)가 증가되고 있다. 기생캐패시턴스가 증가됨에 따라 반도체장치의 성능이 저하된다.
기생캐패시턴스를 감소시키기 위해 절연물질의 유전율을 낮추는 방법이 있다. 그러나, 절연물질이 높은 유전율을 갖기 때문에 기생캐패시턴스를 감소시키는데 한계가 있다.
본 발명의 실시예들은 이웃한 도전구조물들간의 기생캐패시턴스를 감소시킬 수 있는 반도체장치 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체장치 제조 방법은 기판 상에 오픈부를 포함하는 분리구조물을 형성하는 단계; 상기 오픈부의 측벽에 희생스페이서를 형성하는 단계; 상기 희생스페이서 상에 상기 오픈부 내에 리세스되는 제1도전패턴을 형성하는 단계; 상기 희생스페이서를 제거하여 에어갭을 형성하는 단계; 상기 제1도전패턴 및 에어갭을 캡핑하는 라이너층을 형성하는 단계; 상기 라이너층의 실리사이드화에 의해 제2도전패턴을 형성하는 단계; 및 상기 제2도전패턴 상에 제3도전패턴을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치 제조 방법은 기판 상에 제1도전패턴을 포함하는 복수의 도전구조물을 형성하는 단계; 상기 도전구조물의 측벽에 보호스페이서를 형성하는 단계; 상기 복수의 도전구조물 사이에 오픈부를 포함하는 분리구조물을 형성하는 단계; 상기 오픈부의 측벽에 희생스페이서를 형성하는 단계; 상기 희생스페이서 상에 상기 오픈부 내에 리세스되는 제2도전패턴을 형성하는 단계; 상기 희생스페이서를 제거하여 에어갭을 형성하는 단계; 상기 제2도전패턴 및 에어갭을 캡핑하는 라이너층을 형성하는 단계; 상기 라이너층의 실리사이드화에 의해 제3도전패턴을 형성하는 단계; 및 상기 제3도전패턴 상에 제4도전패턴을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 메모리장치 제조 방법은 기판 상에 절연층을 형성하는 단계; 상기 절연층 상에 복수의 비트라인구조물을 형성하는 단계; 상기 비트라인구조물의 측벽에 제1스페이서를 형성하는 단계; 상기 비트라인구조물 사이에 콘택홀을 포함하는 분리구조물을 형성하는 단계; 상기 콘택홀의 측벽에 희생스페이서를 형성하는 단계; 상기 희생스페이서의 측벽에 제2스페이서를 형성하는 단계; 상기 콘택홀의 하부를 확장시키는 단계; 상기 확장된 콘택홀 내에 리세스되는 제1플러그를 형성하는 단계; 상기 희생스페이서를 제거하여 에어갭을 형성하는 단계; 상기 제1플러그 및 에어갭을 캡핑하는 오믹콘택층을 형성하는 단계; 및 상기 오믹콘택층 상에 제2플러그를 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치는 기판의 일부 표면을 노출시키는 오픈부를 갖는 분리구조물과 상기 오픈부에 내에 형성된 도전구조물을 포함하는 반도체 장치에 있어서, 상기 도전구조물은, 상기 오픈부 내에 리세스되어 형성된 제1도전패턴; 상기 오픈부의 측벽과 제1도전패턴 사이에 형성된 에어갭; 상기 에어갭을 캡핑하는 캡핑패턴; 상기 제1도전패턴의 상부 표면, 상기 캡핑패턴 및 상기 오픈부의 상부 측벽 상에 형성된 금속실리사이드를 포함하는 제2도전패턴; 및 상기 제2도전패턴 상에 형성된 제3도전패턴을 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치는 기판 상부에 형성된 제1도전패턴을 포함하는 복수의 도전구조물; 상기 도전구조물의 측벽에 형성된 보호스페이서; 상기 복수의 도전구조물 사이에 형성된 복수의 오픈부를 포함하는 분리구조물; 상기 오픈부 내에 리세스되어 형성된 제2도전패턴; 상기 제1도전패턴과 제2도전패턴 사이에 형성된 에어갭; 상기 에어갭을 캡핑하는 캡핑패턴; 상기 제2도전패턴의 상부 표면, 상기 캡핑패턴 및 오픈부의 상부 측벽 상에 형성된 금속실리사이드를 포함하는 제3도전패턴; 및 상기 제3도전패턴 상에 형성된 제4도전패턴을 포함할 수 있다.
본 발명의 실시예에 따른 메모리장치는 기판; 상기 기판에 매립된 게이트전극을 포함하는 매립게이트형 트랜지스터; 상기 매립게이트형 트랜지스터에 연결된 상기 기판 상부의 비트라인을 포함하는 복수의 비트라인구조물; 상기 복수의 비트라인구조물 사이에 형성된 복수의 오픈부를 포함하는 분리구조물; 상기 오픈부에 리세스되어 형성된 실리콘플러그; 상기 실리콘플러그와 비트라인구조물 사이에 형성된 에어갭; 상기 에어갭을 캡핑하는 캡핑패턴; 상기 실리콘플러그, 캡핑패턴 및 상기 비트라인구구조물의 측벽을 덮는 금속실리사이드를 포함하는 오믹콘택층; 상기 오믹콘택층 상에 형성된 금속플러그; 및 상기 금속플러그 상에 형성된 메모리요소를 포함할 수 있다.
본 기술은 도전구조물들 사이에 에어갭을 형성하므로써 기생캐패시턴스를 감소시킬 수 있는 효과가 있다.
본 기술은 캡핑패턴과 오믹콘택층의 이중구조에 의해 에어갭이 캡핑됨에 따라 에어갭의 캡핑효율을 더욱더 증대시킬 수 있다.
본 기술은 라이너층에 의해 후속 세정으로부터 캡핑패턴의 손실을 방지할 수 있다.
본 기술은 라이너층에 의해 실리콘플러그의 보이드를 완화시킬 수 있고, 이에 따라 오믹콘택층을 균일하게 형성할 수 있는 효과가 있다.
본 기술은 라이너층의 실리사이드화에 의해 오믹콘택층을 형성하므로써 오믹콘택층을 균일하게 형성할 수 있는 효과가 있다.
본 기술은 절연물질의 사용없이 도전물질을 이용하여 에어갭을 캡핑시킬 수 있다.
도 1a는 제1실시예에 따른 반도체장치를 도시한 평면도이다.
도 1b는 도 1a의 A-A'선에 따른 단면도이다.
도 1c는 제1실시예의 변형예에 따른 반도체장치를 도시한 단면도이다.
도 2a 내지 도 2h는 제1실시예에 따른 반도체장치를 형성하는 방법의 일예를 나타낸 도면이다.
도 3a 내지 도 3h는 제1실시예에 따른 반도체장치를 형성하는 방법의 일예를 나타낸 평면도이다.
도 4a 내지 도 4e는 제1실시예에 따른 에어갭의 캡핑 방법을 설명하기 위한 일예를 도시한 도면이다.
도 5a 내지 도 5d는 제1실시예에 따른 에어갭의 캡핑 방법을 설명하기 위한 다른예를 도시한 도면이다.
도 6a는 제2실시예에 따른 반도체장치를 도시한 평면도이다.
도 6b는 도 6a의 A-A'선에 따른 단면도이다.
도 6c는 제2실시예의 변형예에 따른 반도체장치를 도시한 단면도이다.
도 7a 내지 도 7h는 제2실시예에 따른 반도체장치를 형성하는 방법의 일예를 나타낸 도면이다.
도 8은 제2실시예에 따른 에어갭을 캡핑하는 방법의 일예를 도시한 도면이다.
도 9는 제2실시예에 따른 에어갭을 캡핑하는 방법의 다른 예를 도시한 도면이다.
도 10a는 메모리셀의 일부를 도시한 도면이다.
도 10b는 도 10a의 A-A'선에 따른 평면도이다.
도 11a 내지 도 11o는 메모리셀을 제조하는 방법의 일예를 도시한 도면이다.
도 12는 메모리셀을 포함하는 메모리장치를 도시한 도면이다.
도 13은 메모리 카드를 보여주는 개략도이다.
도 14는 전자 시스템을 보여주는 블록도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a는 제1실시예에 따른 반도체장치를 도시한 평면도이다. 도 1b는 도 1a의 A-A'선에 따른 단면도이다. 도 1c는 제1실시예의 변형예에 따른 반도체장치를 도시한 단면도이다.
도 1a 및 도 1b를 참조하면, 기판(101) 상에 분리구조물(110)이 형성된다. 분리구조물(Isolation structure, 110)은 제1분리층(102)과 제2분리층(103)을 포함한다. 분리구조물(110)에 오픈부(Opening, 111)가 형성된다. 오픈부(111)는 기판(101)의 표면을 노출시킨다. 오픈부(111)에 도전구조물(104)이 형성된다. 도전구조물(104)은 제1도전패턴(105)과 제3도전패턴(107)을 포함한다. 제1도전패턴(105) 상에 제3도전패턴(107)이 형성된다. 제1도전패턴(105)과 제3도전패턴(107) 사이에 제2도전패턴(106)이 형성된다. 제1도전패턴(105)과 오픈부(111)의 측벽 사이에 에어갭(Air gap, 108)이 형성된다. 제2도전패턴(106)에 의해 제1도전패턴(105) 및 에어갭(108)이 캡핑된다. 제2도전패턴(106)은 에어갭(108)을 캡핑하면서 제1도전패턴(105)의 상부를 덮는다. 또한, 제2도전패턴(106)은 오픈부(111)의 상부 측벽을 덮도록 연장된다. 따라서, 제3도전패턴(107)과 오픈부(111)의 측벽 사이에도 제2도전패턴(106)이 형성된다.
기판(101)은 실리콘 기판, 실리콘저마늄 기판 또는 SOI(Silicon On Insulator) 기판을 포함한다.
분리구조물(110)은 절연물질(Dielectric material)을 포함한다. 분리구조물(110)은 실리콘산화물(Silicon oxide) 또는 실리콘질화물(Silicon nitride)을 포함할 수 있다. 분리구조물(110)은 제1분리층(102) 및 제2분리층(103)을 포함한다. 제1분리층(102)은 라인형의 패턴이고, 제2분리층(103)은 제1분리층(102)과 교차하는 방향의 패턴이다. 제2분리층(103)은 제1분리층(102) 사이에 형성된다. 제1분리층(102)과 제2분리층(103)에 의해 오픈부(111)가 정의된다.
오픈부(111)는 홀 형상 또는 라인 형상을 가질 수 있다. 예를 들어, 오픈부(111)는 콘택홀, 비아홀, 관통홀, 트렌치 또는 리세스가 될 수 있다. 본 실시예에서, 오픈부(111)는 홀 형상을 갖는다. 오픈부(111)는 규칙적으로 배열되어 어레이를 형성할 수 있다.
제1도전패턴(105)과 제3도전패턴(107)은 실리콘함유물질 또는 금속함유물질을 포함한다. 제1도전패턴(105)과 제3도전패턴(107)은 동일 재료의 도전물질을 포함하거나, 또는 서로 다른 도전물질을 포함할 수 있다. 예를 들어, 제1도전패턴(105)은 실리콘함유물질을 포함한다. 제3도전패턴(107)은 금속함유물질을 포함한다. 제1도전패턴(105)은 폴리실리콘을 포함하고, 제3도전패턴(107)은 텅스텐을 포함할 수 있다. 이와 같이, 실리콘함유물질과 금속함유물질이 접촉될 때 오믹콘택(Ohmic contact)이 필요하다. 이러한 오믹콘택을 위해 제2도전패턴(106)이 형성된다.
제2도전패턴(106)은 제1도전패턴(105)의 상부 표면 및 오픈부(111)의 상부 측벽을 커버링한다. 제2도전패턴(106)은 에어갭(108)을 캡핑한다. 제2도전패턴(106)은 실리사이드(Silicide)를 포함한다. 제2도전패턴(106)은 금속실리사이드(Metal silicide)를 포함할 수 있다. 제2도전패턴(106)은 티타늄실리사이드, 코발트실리사이드, 니켈실리사이드 또는 텅스텐실리사이드를 포함할 수 있다. 본 실시예에서, 제2도전패턴(106)은 코발트실리사이드(Cobalt silicide)를 포함한다. 코발트실리사이드는 'CoSi2상'의 코발트실리사이드를 포함한다. 후술하겠지만, 제2도전패턴(106)은 실리콘함유층의 실리사이드화물이다.
에어갭(108)은 희생 물질(Sacrificial material)이 제거되므로써 형성될 수 있다. 이는 후술하기로 한다.
도 1c를 참조하면, 도 1b와 다르게 캡핑패턴(109)을 더 포함한다. 캡핑패턴(109)은 제1도전패턴(105)의 상부표면을 노출시키면서 에어갭(108)을 캡핑한다. 아울러, 캡핑패턴(109)은 에어갭(108) 상부의 오픈부(111) 측벽을 덮는다. 캡핑패턴(109)은 제2도전패턴(107)과 오픈부(111)의 측벽 사이에 형성되어 에어갭(108)을 캡핑한다. 캡핑패턴(109)은 실리콘산화물을 포함할 수 있다.
캡핑패턴(109)에 의해 에어갭(108)의 캡핑효율이 더욱 증대된다.
제1실시예 및 그 변형예에 따른 도전구조물(104)은 플러그구조물이 될 수 있다. 도전구조물(104)은 트랜지스터와 메모리요소를 연결하는 플러그가 될 수 있다. 도전구조물(104)은 트랜지스터와 금속배선을 연결하는 플러그가 될 수 있다. 제1도전패턴(105)은 실리콘플러그(Silicon plug)가 될 수 있고, 제3도전패턴(107)은 금속플러그(Metal plug)가 될 수 있다. 제2도전패턴(106)은 실리콘플러그와 금속플러그간의 오믹콘택층(Ohmic contact layer)이 된다. 실리콘플러그와 금속플러그를 포함하는 도전구조물(104)은 세미메탈플러그(Semi-Metal Plug; SMP)라고 약칭한다.
또한, 도전구조물(104)은 배선층이 될 수 있다. 여기서, 배선층은 비트라인, 금속배선, 게이트전극, 워드라인, 관통전극 또는 필라형 채널을 포함한다.
도시하지 않았으나, 도전구조물(104) 상에 다른 도전구조물이 더 형성될 수 있다. 다른 도전구조물은 도전구조물(104)에 전기적으로 연결되는 메모리요소의 일부가 될 수 있다. 메모리요소는 스토리지노드, 유전층 및 플레이트노드로 이루어진 캐패시터를 포함할 수 있고, 다른 도전구조물은 스토리지노드를 포함할 수 있다. 메모리요소는 다양한 형태로 구현될 수 있다. 예를 들어, 메모리요소는 가변저항물질을 포함할 수 있다. 메모리요소는 제1전극, 가변저항물질 및 제2전극이 순차적으로 적층될 수 있고, 도전구조물(104)에 제1전극이 전기적으로 연결될 수 있다. 제1전극과 제2전극에 인가되는 전압에 따라 가변저항물질의 저항이 변화하는 것을 이용하여 정보를 저장할 수 있다. 가변저항물질은 상변화물질 또는 자기터널접합을 포함할 수 있다.
도시하지 않았으나, 게이트전극, 소스영역 및 드레인영역을 포함하는 트랜지스터가 더 형성될 수 있다. 도전구조물(104)은 트랜지스터의 소스영역 또는 드레인영역에 연결될 수 있다. 트랜지스터는 플라나게이트형(Planar gate type) 트랜지스터, 트렌치게이트형(Trench gate type) 트랜지스터, 매립게이트형(Buried gate type) 트랜지스터, 리세스게이트형(Recess gate type) 트랜지스터 또는 수직채널트랜지스터(Vertical channel transistor)를 포함할 수 있다. 트렌치게이트형 트랜지스터, 매립게이트형 트랜지스터 및 리세스게이트형 트랜지스터는 기판(101) 내에 게이트전극의 일부가 확장되거나 또는 매립된 구조를 갖는다.
도 2a 내지 도 2h는 제1실시예에 따른 반도체장치를 형성하는 방법의 일예를 나타낸 평면도이다. 도 3a 내지 도 3h는 제1실시예에 따른 반도체장치를 형성하는 방법의 일예를 나타낸 단면도이다. 도 3a 내지 도 3h는 도 2a 내지 도 2h의 A-A'선에 따른 단면도이다.
도 2a 및 도 3a에 도시된 바와 같이, 기판(11) 상에 제1분리층(12)이 형성된다. 기판(11)은 반도체기판을 포함한다. 기판(11)은 실리콘 기판(Silicon substrate), 실리콘저마늄 기판(SiGe substrate) 또는 SOI(Silicon On Insulator) 기판을 포함할 수 있다. 제1분리층(12)은 제1방향으로 연장된 라인형의 패턴을 포함한다. 제1분리층(12)은 제1마스크패턴(13)을 이용한 식각 공정에 의해 형성될 수 있다. 제1마스크패턴(13)은 감광막패턴을 포함한다. 다른 실시예에서, 제1마스크패턴(13)은 감광막패턴을 이용한 식각에 의해 형성된 하드마스크패턴을 포함할 수도 있다. 제1분리층(12)은 트렌치(14)에 의해 분리될 수 있다. 제1분리층(12)은 절연물질을 포함한다. 제1분리층(12)은 실리콘산화물 또는 실리콘질화물을 포함할 수 있다. 도시되지 않았으나, 제1분리층(12)은 적층구조물의 최상부층이 될 수 있다. 여기서, 적층구조물은 다층의 절연물질을 포함할 수 있다.
도 2b 및 도 3b에 도시된 바와 같이, 제1마스크패턴(13)이 제거된다.
희생층(15A)이 형성된다. 희생층(15A)은 절연물질을 포함한다. 희생층(15A)은 제1분리층(12)에 대해 식각선택비를 갖는 물질을 포함한다. 제1분리층(12)이 실리콘질화물을 포함하는 경우, 희생층(15A)은 실리콘산화물을 포함할 수 있다. 트렌치(14)를 갭필하도록 희생층(15A)이 형성된 후, 제1분리층(12)의 표면이 노출되도록 희생층(15A)이 평탄화될 수 있다.
도 2c 및 도 3c에 도시된 바와 같이, 제2마스크패턴(16)이 형성된다. 제2마스크패턴(16)은 제1분리층(12)과 교차하는 제2방향으로 연장된다. 제2마스크패턴(16)은 감광막패턴을 포함하거나, 감광막패턴에 의해 패터닝된 하드마스크패턴을 포함할 수 있다.
희생패턴(15)이 형성된다. 희생패턴(15)은 희생층(15A)의 식각에 의해 형성된다. 희생층(15A)은 제2마스크패턴(16)을 식각마스크로 하여 식각된다. 따라서, 제1분리층(12) 사이에 희생패턴(15)이 형성되며, 기판(11) 상에 희생패턴(15)과 제1분리층(12)이 교차하는 구조물이 형성된다. 희생패턴(16) 사이는 예비 분리부(Pre-isolation part, 17)가 된다.
도 2d 및 도 3d에 도시된 바와 같이, 제2마스크패턴(16)이 제거된다.
예비 분리부(17)에 제2분리층(18)이 형성된다. 제2분리층(18)은 절연물질을 포함한다. 제2분리층(18)은 제1분리층(12)과 동일한 재료를 포함할 수 있다. 예컨대, 제2분리층(18)은 실리콘질화물을 포함한다. 제2분리층(18)은 제1분리층(12)과 교차하는 형태가 된다. 예비 분리부(17)를 갭필하도록 전면에 제2분리층(18)이 형성된 후, 희생패턴(15)의 표면이 노출되도록 제2분리층(18)이 평탄화될 수 있다.
도 2e 및 도 3e에 도시된 바와 같이, 희생패턴(15)이 제거된다. 이에 따라, 오픈부(19)가 형성된다. 희생패턴(15)은 습식식각에 의해 제거될 수 있다. 희생패턴(15)이 실리콘산화물을 포함하는 경우, BOE 용액에 의해 희생패턴(15)이 제거될 수 있다. 희생패턴(15)이 제거될 때, 제1분리층(12)과 제2분리층(18)은 식각선택비를 가져 제거되지 않는다.
상술한 바와 같이, 희생패턴(15)이 제거됨에 따라 제1분리층(12)과 제2분리층(18)이 잔류한다. 제1분리층(12)과 제2분리층(18)의 교차에 의해 오픈부(19)가 형성된다. 제1분리층(12), 희생층(15A), 제2마스크패턴(16), 희생패턴(15), 제2분리층(18) 및 오픈부(19)를 형성하는 일련의 공정은 다마신 공정(Damascene process)이라고 약칭할 수 있다. 다마신 공정에 의해 형성되는 오픈부(19)는 일반적인 마스크패턴 및 식각에 의해 형성되는 오픈부와 구별된다. 일반적으로 마스크패턴을 식각마스크로 하여 분리층을 식각하므로써 오픈부가 형성된다. 본 실시예는 다마신 공정에 의해 오픈부(19)를 형성하므로써 고종횡비의 오픈부(19)를 용이하게 형성할 수 있다. 또한, 오픈부(19)의 프로파일이 양호하다.
제1분리층(12)과 제2분리층(18)은 분리구조물(20)이 된다. 분리구조물(20)은 오픈부(19)를 포함한다. 분리구조물(20)은 실리콘질화물을 포함한다. 오픈부(19)는 콘택홀(contact hole), 비아홀(via hole), 관통홀(through hole), 트렌치(trench), 또는 리세스(recess)가 될 수 있다. 오픈부(19)가 일정 간격을 가지면서 규칙적으로 형성되어 오픈부 어레이(Opening array)를 형성할 수 있다. 오픈부(19)에 의해 기판(11)의 표면이 노출된다.
도 2f 및 도 3f에 도시된 바와 같이, 희생스페이서(21)가 형성된다. 희생스페이서(21)는 희생층(미도시)의 식각에 의해 형성된다. 희생층은 오픈부(19) 및 분리구조물(20)을 포함한 전면에 컨포멀하게 형성된다. 희생스페이서(21)는 습식식각(Wet etching)에 의해 제거되는 물질을 포함한다. 희생스페이서(21)은 분리구조물(20)과 다른 물질을 포함할 수 있다. 희생스페이서(21)는 분리구조물(20)에 대해 식각선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 희생스페이서(21)의 습식식각시 분리구조물(20)은 식각되지 않고 잔류한다. 희생스페이서(21)는 산화물을 포함한다. 희생스페이서(21)은 실리콘산화물을 포함한다. 희생스페이서(21)는 극저온산화물(Ultra Low Temperature Oxide; ULTO)을 포함할 수 있다. 희생스페이서(21)를 형성하기 위해 희생층의 증착 및 에치백 공정(Etch-back process)이 수행될 수 있다.
도 2g 및 도 3g에 도시된 바와 같이, 제1도전패턴(22)이 형성된다. 제1도전패턴(22)은 오픈부(19) 내부에 리세스되어 형성된다. 오픈부(19)를 채우면서 분리구조물(20) 상에 제1도전층(도시 생략)이 형성된다. 제1도전층을 선택적으로 제거하여 오픈부(19) 내에 제1도전패턴(22)을 형성한다. 제1도전패턴(22)을 형성하기 위해 제1도전층의 에치백 공정이 수행될 수 있다. 제1도전패턴(22)은 실리콘함유물질을 포함할 수 있다. 제1도전패턴(22)은 폴리실리콘을 포함할 수 있다. 폴리실리콘에 불순물이 도핑될 수 있다. 제1도전패턴(22)은 기판(11)의 표면과 접촉된다. 제1도전패턴(22)은 제1분리층(12)의 상부 표면보다 낮게 리세스된 높이를 갖는다. 제1도전패턴(22)에 의해 희생스페이서(21)의 일부가 노출된다.
도 2h 및 도 3h에 도시된 바와 같이, 희생스페이서(21)가 제거된다. 희생스페이서(21)를 제거하기 위해 스트립 공정(Strip process)이 진행된다. 스트립 공정은 세정 공정(Cleaning)을 포함할 수 있다. 세정 공정은 희생스페이서(21)를 제거할 수 있는 습식케미컬(Wet chemical)을 이용한다.
스트립 공정에 의해 희생스페이서(21)가 제거되고, 희생스페이서(21)가 차지하고 있던 공간은 에어갭(23)으로 잔존한다.
에어갭(23)은 제1도전패턴(22)과 오픈부(19)의 측벽 사이에 형성된다. 에어갭(23)은 제1도전패턴(22)의 주변을 에워싸는 형태가 된다. 분리구조물(20)과 제1도전패턴(22) 사이에 에어갭(23)이 형성된다.
도 4a 내지 도 4e는 제1실시예에 따른 에어갭의 캡핑 방법을 설명하기 위한 일예를 도시한 도면이다.
도 4a에 도시된 바와 같이, 라이너층(25)이 형성된다. 라이너층(25)은 균일하게 형성된다. 라이너층(25)은 실리콘함유물질을 포함한다. 라이너층(25)은 폴리실리콘층을 포함할 수 있다. 따라서, 라이너층(25)은 폴리실리콘 라이너(Polysilicon liner)가 된다. 라이너층(25)은 에어갭(23)의 캡핑층 역할을 수행한다. 라이너층(25)은 균일하게 증착될 필요가 있다. 이를 위해 디실레인(Disilane) 등의 시드층(Seed layer)을 먼저 증착하여 거칠기(Roughness)를 개선할 수 있다.
라이너층(25)은 제1도전패턴(22)의 상부 표면(Top surface)을 커버링하는 균일한 두께를 갖는다. 라이너층(25)은 제1도전패턴(22)의 상부 표면을 포함한 전체 구조물 상에 형성된다. 따라서, 라이너층(25)은 오픈부(19)의 상부 측벽에도 형성된다.
라이너층(25)에 의해 제1도전패턴(22)에 발생된 보이드(Void)를 완화시킬 수 있다. 또한, 라이너층(25)은 금속실리사이드가 형성될 수 있는 소스물질로 작용한다. 라이너층(25)에 의해 금속실리사이드가 균일하게 형성되는 충분한 양의 실리콘이 제공된다. 라이너층(25)으로 사용되는 폴리실리콘층은 균일한 형성이 가능하므로, 에어갭(23)을 갭필하지 않고 형성될 수 있다. 즉, 에어갭(23)의 하부까지 흘러들어가지 않고 에어갭(23)의 상부에만 형성된다.
도 4b에 도시된 바와 같이, 라이너층(25) 상에 실리사이드화층(Silicidable layer, 26)이 형성된다. 실리사이드화층(26)을 형성하기 전에, 전세정을 실시할 수 있다. 이를 '실리사이드화층 전세정(Silicidable layer pre-cleaning)'이라 한다. 전세정을 실시하므로써 실리사이드화층(26)이 형성될 표면을 깨끗하게 유지할 수 있다. 이에 따라 실리사이드의 균일성을 확보할 수 있다. 실리사이드화층(26) 형성전에 전세정이 실시되더라도 라이너층(25)에 의해 에어갭(23)이 보호된다. 한편, 라이너층(25)의 미존재하에 전세정이 실시되는 경우, 제1도전패턴(22)에 생성된 보이드가 확장되거나, 에어갭(23)이 손실될 수 있다.
실리사이드화층(26)은 라이너층(25)을 커버링하면서 전체 구조물 상에 형성된다. 실리사이드화층(26)은 라이너층(25)과 반응하여 실리사이드를 형성할 수 있는 물질을 포함한다. 실리사이드화층(26)은 실리사이드화금속(Silicidable metal)을 포함한다. 예를 들어, 실리사이드화금속은 티타늄(Titanium), 코발트(Cobalt), 텅스텐(Tungsten) 또는 니켈(Nickel)을 포함할 수 있다. 실리사이드화층(26)은 화학기상증착법(Chemical Vapor Deposition; CVD)에 의해 형성될 수 있다. 따라서, 라이너층(25)의 상부 표면 및 측면 상에서 균일한 두께를 갖고 형성된다. 위와 같은 실리사이드화금속은 모두 도전성 물질이다.
이하, 실시예에서 실리사이드화층(26)은 코발트를 포함한다. 도시되지 않았으나, 실리사이드화층(26) 상에 보호층이 형성될 수 있다. 보호층은 후속 실리사이드층의 어택을 방지한다. 보호층은 금속질화물을 포함한다. 보호층은 티타늄함유물질(Titanium-containing material)을 포함한다. 보호층은 티타늄질화물(Titanium Nitride)을 포함할 수 있다. 보호층은 티타늄과 티타늄질화물을 적층하여 형성할 수도 있다.
상술한 바에 따르면, 실리사이드화층(26)에 의해 라이너층(25)이 커버링되므로, 실리사이드화층(26)과 라이너층(25)간의 접촉면적이 증가한다. 따라서, 후속 실리사이드층의 형성 면적(forming area)이 증가한다.
도 4c에 도시된 바와 같이, 제2도전패턴(28)이 형성된다. 제2도전패턴(28)은 라이너층(25)의 실리사이드화에 의해 형성된다. 제2도전패턴(28)을 형성하기 위해 열공정(Thermal process)이 실시될 수 있다. 열공정은 어닐링(Annealing, 27)을 포함한다. 어닐링(27)은 라이너층(25)의 실리사이드화를 가능케 한다. 어닐링(27)에 의해 라이너층(25)과 실리사이드화층(26)이 반응한다. 부연하면, 라이너층(25)과 실리사이드화층(26)간에 실리사이드반응(Silicidation reaction)이 발생한다. 이에 따라, 실리사이드층(Silicide layer)이 형성된다. 실리사이드층은 제2도전패턴(28)이 된다. 제2도전패턴(28)은 오믹콘택층(Ohmic contact layer)의 역할을 한다. 어닐링(27)은 적어도 200℃ 이상의 온도에서 실시할 수 있다. 어닐링(27)은 급속어닐링(Rapid Thermal Annealing; RTA)을 포함한다.
어닐링(27)을 실시함에 따라 라이너층(25)의 실리콘과 실리사이드화층(26)의 금속이 반응하여 금속실리사이드층(Metal silicide layer)이 형성된다. 금속실리사이드층은 티타늄실리사이드, 코발트실리사이드, 니켈실리사이드 또는 텅스텐실리사이드를 포함할 수 있다. 라이너층(25)이 폴리실리콘을 포함하고, 실리사이드화층(26)이 코발트를 포함하므로, 어닐링(27)에 의해 코발트실리사이드층이 형성된다.
예를 들어, 코발트실리사이드층을 형성하기 위해 2회의 어닐링(27)이 수행될 수 있다. 1차 어닐링에 의해 'CoSix(x=0.1∼1.5)상'의 코발트실리사이드층이 형성된다. 1차 어닐링 이후에 2차 어닐링이 수행된다. 2차 어닐링은 1차 어닐링보다 높은 온도에서 진행할 수 있다. 2차 어닐링은 600∼800℃의 온도에서 진행한다. 2차 어닐링에 의해 코발트실리사이드층의 상변화가 발생한다. 예컨대, 2차 어닐링에 의해 'CoSi2 상'의 코발트실리사이드층으로 상변환된다. CoSi2상 코발트실리사이드층의 비저항(Resistivity)은 CoSix상 코발트실리사이드층보다 낮다. CoSi2상 코발트실리사이드층을 형성하면, 콘택저항을 개선시킴과 동시에 미세 선폭을 갖는 오픈부(19)의 작은 면적에서도 저저항의 코발트실리사이드층을 형성할 수 있다. 2차 어닐링은 후속 미반응 실리사이드화층(26A)을 제거한 후에 수행될 수도 있다.
라이너층(25)의 실리콘을 소모시키면서 제2도전패턴(28)이 형성되므로, 라이너층(25)은 잔류하지 않을 수 있다. 즉, 라이너층(25)은 어닐링(27)시 제2도전패턴(28)이 형성될 수 있는 충분한 양의 실리콘을 제공한다. 따라서, 라이너층(25)이 충분히 실리사이드화되어 제2도전패턴(28)을 균일하게 형성할 수 있다. 라이너층(25)은 모두 실리사이드화될 수 있고, 이를 풀리실리사이드화(Fully silicidation)라 약칭한다. 어닐링(27) 이후에, 제2도전패턴(28)에 의해 제1도전패턴(22)이 커버링된다. 아울러, 제2도전패턴(28)에 의해 에어갭(23)이 캡핑된다.
상술한 바와 같이, 어닐링(27)에 의해 제2도전패턴(28)이 형성된다. 제2도전패턴(28)에 의해 제1도전패턴(22)의 상부표면 및 에어갭(23)이 캡핑된다. 제2도전패턴(28)은 제1도전패턴(22)과 후속 제3도전패턴 사이의 오믹콘택층 역할을 한다. 라이너층(25)의 실리사이드화에 의해 제2도전패턴(28)이 형성되므로 제2도전패턴(28)을 균일하게 형성할 수 있다. 라이너층(25)에 의해 제1도전패턴(22)의 보이드가 완화되므로, 보이드에 의해 실리사이드화가 영향을 받지 않아 제2도전패턴(28)의 균일성을 더욱 확보할 수 있다. 한편, 라이너층(25)의 미존재하에 실리사이드화반응이 일어나는 경우, 제1도전패턴(22)에 생성된 보이드에 의해 실리사이드층이 불균일하게 형성될 수 밖에 없다.
제2도전패턴(28) 상에 미반응 실리사이드화층(Unreacted silicidable layer, 26A)이 잔류할 수 있다.
한편, 비교예로서, 에어갭(23)을 캡핑하도록 금속실리사이드층을 직접 증착할 수도 있다. 그러나, 금속실리사이드층을 직접 증착하게 되면, 증착소스물질이 에어갭(23)으로 흘러들어가 금속실리사이드층에 의해 에어갭(23)이 채워질 수 있다. 따라서, 금속실리사이드층을 직접 증착하여 에어갭(23)을 캡핑하는 경우에는 에어갭(23)이 다시 채워져 기생캐패시턴스를 감소시킬 수 없다.
도 4d에 도시된 바와 같이, 미반응 실리사이드화층(26A)이 제거된다. 미반응 실리사이드화층(26A)을 제거하기 위해 스트립 공정이 수행된다. 스트립 공정은 습식케미컬을 이용한 세정을 포함한다. 미반응 실리사이드화층(26A)이 제거될 때, 제2도전패턴(28)에 의해 에어갭(23)의 손실이 방지된다.
제3도전층(29A)이 형성된다. 제3도전층(29A)은 제2도전패턴(28) 상에서 오픈부(19)를 갭필한다. 제3도전층(29A)은 금속함유층을 포함한다. 제3도전층(29A)은 텅스텐층을 포함할 수 있다.
도 4e에 도시된 바와 같이, 제3도전패턴(29)이 형성된다. 제3도전패턴(29)은 제3도전층(29A)의 평탄화에 의해 형성될 수 있다. 제3도전패턴(29)은 제2도전패턴(28) 상에서 오픈부(19)의 나머지를 갭필한다. 제3도전패턴(29)을 형성하기 위한 제3도전층의 평탄화는 에치백 공정 또는 CMP 공정이 적용될 수 있다. 이때, 제2도전패턴(28)도 평탄화될 수 있다. 제1분리층(12)과 제2분리층(18)의 상부 표면에서 제2도전패턴(28)이 제거된다.
따라서, 오픈부(19)에 형성되는 도전구조물(30)은 제1도전패턴(22), 제2도전패턴(28) 및 제3도전패턴(29)을 포함한다. 도전구조물(30)과 오픈부(19)의 측벽 사이에 에어갭(23)이 형성된다. 제2도전패턴(28)은 제1도전패턴(22)과 제3도전패턴(29)간의 오믹콘택을 형성한다. 에어갭(23)은 제1도전패턴(22)과 오픈부(19)의 측벽 사이에 형성된다. 제2도전패턴(28)에 의해 에어갭(23) 및 제1도전패턴(22)이 캡핑된다.
도 5a 내지 도 5d는 제1실시예에 따른 에어갭의 캡핑 방법을 설명하기 위한 다른예를 도시한 도면이다.
도 5a에 도시된 바와 같이, 에어갭(23) 및 제1도전패턴(22)을 포함한 전면에 캡핑층(24A)이 형성된다. 캡핑층(24A)은 제1도전패턴(22) 및 에어갭(23)을 캡핑한다. 캡핑층(24A)은 산화물을 포함한다. 캡핑층(24A)은 실리콘산화물을 포함할 수 있다. 캡핑층(24A)은 플라즈마산화에 의해 형성될 수 있다. 플라즈마산화에 의해 단차피복성(Step coverage)이 불량한 캡핑층(24A)을 형성할 수 있다. 예컨대, 제1도전패턴(22)의 표면에서 형성되는 두께가 오픈부(19)의 측벽에서 형성되는 두께보다 더 두껍다. 이에 따라, 에어갭(23)의 깊은 부분에는 캡핑층(21A)이 형성되지 않는다. 결국, 플라즈마산화에 의해 캡핑층(24A)을 형성하므로써 에어갭(23)의 상부를 충분히 캡핑할 수 있다. 다른 실시예로서, 플라즈마산화 이후에 캡핑물질을 더 형성하여 에어갭(23)의 캡핑효율을 보강할 수 있다. 여기서, 캡핑보강물질은 극저온산화물(ULTO)을 포함할 수 있다.
도 5b에 도시된 바와 같이, 제1도전패턴(22)의 표면을 노출시킨다. 이를 위해 세정(Cleaning)을 실시할 수 있다. 세정에 의해 캡핑층(24A)의 일부가 식각되고, 이에 따라 제1도전패턴(22)의 상부 표면이 노출된다. 세정 후에 캡핑층은 캡핑패턴(24)으로 잔류한다. 캡핑패턴(24)은 제1도전패턴(22)의 상부 표면을 노출시키면서 에어갭(23)을 캡핑하며, 제1도전패턴(22) 상부에서 오픈부(19)의 상부 측벽을 덮는다.
캡핑패턴(24)을 형성하기 위한 세정은 건식세정(Dry cleaning)을 적용한다. 건식세정을 적용하므로써 에어갭(23)을 캡핑하는 캡핑패턴(24)의 잔류 두께를 충분히 조절할 수 있다. 한편, 습식세정을 적용하는 경우, 캡핑패턴(24)의 잔류두께를 조절하기 어렵고, 이에 따라 에어갭(23)이 다시 노출될 수 있다.
도 5c에 도시된 바와 같이, 라이너층(25)이 형성된다. 라이너층(25)은 균일하게 형성된다. 라이너층(25)은 실리콘함유물질을 포함한다. 라이너층(25)은 폴리실리콘층을 포함할 수 있다. 따라서, 라이너층(25)은 폴리실리콘 라이너가 된다. 라이너층(25)은 캡핑패턴(24)과 함께 에어갭(23)의 캡핑 역할을 수행한다. 라이너층(25)은 균일하게 증착될 필요가 있다. 이를 위해 디실레인 등의 시드층을 먼저 증착하여 거칠기를 개선할 수 있다.
라이너층(25)은 제1도전패턴(22)의 상부 표면과 캡핑패턴(24)을 커버링하는 균일한 두께를 갖는다. 라이너층(25)은 제1도전패턴(22)의 상부 표면을 포함한 전체 구조물 상에 형성된다. 따라서, 라이너층(25)은 오픈부(19)의 상부 측벽에도 형성된다. 라이너층(25)은 후속 세정으로부터 캡핑패턴(24)을 보호한다.
위와 같이, 캡핑패턴(24)과 라이너층(25)에 의해 에어갭(23)의 캡핑효율이 증대된다.
한편, 비교예로서, 에어갭(23) 및 캡핑패턴(24)을 캡핑하도록 금속실리사이드층을 직접 증착할 수도 있다. 그러나, 금속실리사이드층을 직접 증착하게 되면, 증착소스물질이 캡핑패턴(24)의 취약지점(weak point)을 통해 에어갭(23)으로 흘러들어가 금속실리사이드층에 의해 에어갭(23)이 채워질 수 있다. 따라서, 금속실리사이드층을 직접 증착하여 에어갭(23)을 캡핑하는 경우에는 에어갭(23)이 다시 채워져 기생캐패시턴스를 감소시킬 수 없다.
후속하여, 도 4b 내지 도 4e에 도시된 방법에 따라, 제2도전패턴(28) 및 제3도전패턴(29)이 형성된다.
도 5d를 참조하면, 라이너층(25)의 실리사이드화에 의해 제2도전패턴(28)이 형성된다. 제2도전패턴(28)은 제1도전패턴(22)의 상부표면 및 캡핑패턴(24)을 캡핑한다. 제2도전패턴(28)을 형성하기 위한 일련의 실리사이드화 공정에서 수반되는 세정 공정으로부터 라이너층(25) 및 제2도전패턴(28)에 의해 캡핑패턴(24)이 보호된다. 따라서, 에어갭(23)이 손실되는 것을 방지할 수 있다.
제2도전패턴(28) 상에 제3도전패턴(29)이 형성된다.
따라서, 오픈부(19)에 형성되는 도전구조물(30)은 제1도전패턴(22), 제2도전패턴(28) 및 제3도전패턴(29)을 포함한다. 도전구조물(30)과 오픈부(19)의 측벽 사이에 에어갭(23)이 형성된다. 에어갭(23)은 제1도전패턴(22)과 오픈부(19)의 측벽 사이에 형성된다. 제2도전패턴(28)과 캡팽패턴(24)에 의해 에어갭(23)이 캡핑된다.
상술한 바와 같은 캡핑방법들에 의해, 에어갭(23)이 안정적으로 캡핑된다.
제1실시예 및 그 변형예에 따르면, 에어갭(23)을 형성하므로써 도전구조물(30)의 전기적 절연특성을 향상시킨다. 예컨대, 제1도전패턴(22)에 이웃하여 다른 도전패턴이 위치하는 경우, 두 도전패턴 간의 기생캐패시턴스를 감소시킨다.
또한, 제2도전패턴(28)이 실리사이드층을 포함하므로, 도전구조물(30)의 시트저항(Rs)을 감소시킬 수 있다. 특히, 저저항 실리사이드층을 포함하므로 도전구조물(28)의 시트저항(Rs)을 더욱 감소시킬 수 있다. 시트저항(Rs)이 감소하면 콘택저항(Rc)을 개선시킬 수 있다.
또한, 제1도전패턴(22)과 제2도전패턴(28)의 접촉면적이 증가하므로 도전구조물(30)의 콘택저항을 개선시킬 수 있다.
또한, 제2도전패턴(28)과 캡핑패턴(24)을 이용하여 에어갭(20)을 더욱더 안정적으로 캡핑시킬 수 있다.
도 6a는 제2실시예에 따른 반도체장치를 도시한 평면도이다. 도 6b는 도 6a의 A-A'선에 따른 단면도이다. 도 6c는 제2실시예의 변형예에 따른 반도체장치를 도시한 단면도이다.
도 6a 및 도 6b를 참조하면, 기판(201) 상에 복수의 도전구조물이 형성된다. 도전구조물은 제1도전구조물(204)과 제2도전구조물(209)을 포함한다. 제1도전구조물(204)과 제2도전구조물(209) 사이에 에어갭(210)을 갖는 절연구조물이 형성된다. 절연구조물은 에어갭(210)과 스페이서(205)를 포함한다. 제1도전구조물(204)의 측벽에 스페이서(205)가 형성된다. 스페이서(205)와 제2도전구조물(209) 사이에 에어갭(210)이 형성된다. 제1도전구조물(204)은 제1도전패턴(202)과 절연패턴(203)을 포함한다. 제2도전구조물(209)은 제2도전패턴(206), 제3도전패턴(207) 및 제4도전패턴(208)을 포함한다. 제3도전패턴(207)에 의해 제2도전패턴(206) 및 에어갭(210)이 캡핑된다.
제1도전구조물(204)은 제1도전패턴(202)을 포함한다. 제1도전구조물(204)은 제1도전패턴(202)과 절연패턴(203)을 포함하는 적층구조일 수 있다. 제1도전패턴(202)은 실리콘함유층 또는 금속함유층을 포함할 수 있다. 제1도전패턴(202)은 실리콘함유층과 금속함유층이 적층될 수 있다. 제1도전패턴(202)은 폴리실리콘, 금속, 금속질화물 또는 금속실리사이드를 포함할 수 있다. 제1도전패턴(202)은 폴리실리콘층과 금속층이 적층될 수 있다. 금속층은 텅스텐을 포함할 수 있다. 절연패턴(203)은 절연물질을 포함한다. 절연패턴(203)은 산화물 또는 질화물을 포함할 수 있다. 절연패턴(203)은 실리콘질화물을 포함할 수 있다. 제1도전구조물(204)은 라인 형상 또는 필라 형상을 갖는다.
제2도전구조물(209)은 제2도전패턴(206)을 포함한다. 제2도전패턴(206)은 이웃하는 제1도전구조물(204) 사이에 리세스되어 형성된다. 제2도전구조물(209)은 제2도전패턴(206), 제3도전패턴(207) 및 제4도전패턴(208)을 포함하는 적층구조일 수 있다. 제2도전패턴(206)의 높이는 제1도전패턴(202)과 동일한 높이를 갖거나, 더 낮은 높이를 갖는다. 이웃하는 제1도전구조물(204) 사이에 오픈부(213)가 형성된다. 오픈부(213) 내에 제2도전구조물(209)이 형성될 수 있다. 분리층(211)은 오픈부(213)를 포함한다. 분리층(211)은 이웃하는 제2도전구조물(209)간을 분리시킨다. 제3도전패턴(207)은 제2도전패턴(206)의 상부 표면을 커버링한다. 제2도전패턴(206)과 제1도전패턴(202) 사이에 에어갭(210)이 형성된다. 제3도전패턴(207)에 의해 제2도전패턴(206)과 에어갭(210)이 캡핑된다. 제2도전패턴(206)은 실리콘함유물질을 포함한다. 제2도전패턴(206)은 폴리실리콘을 포함할 수 있다. 제4도전패턴(208)은 금속함유물질을 포함한다. 제4도전패턴(208)은 텅스텐을 포함할 수 있다. 제3도전패턴(207)은 실리사이드를 포함한다. 제3도전패턴(207)은 금속실리사이드를 포함할 수 있다. 예를 들어, 제3도전패턴(207)은 티타늄실리사이드, 코발트실리사이드, 니켈실리사이드 또는 텅스텐실리사이드를 포함할 수 있다. 본 실시예에서, 제3도전패턴(207)은 코발트실리사이드를 포함한다. 코발트실리사이드는 CoSi2상 코발트실리사이드를 포함한다. 제3도전패턴(207)은 실리콘함유물질의 실리사이드화물이다.
스페이서(205)는 제1도전구조물(204)의 측벽에 형성된다. 스페이서(205)는 저유전 물질을 포함한다. 저유전 물질은 산화물 또는 질화물을 포함한다. 스페이서(205)는 실리콘질화물을 포함할 수 있다.
분리층(211)은 제1도전구조물(204) 사이에 형성된다. 분리층(211)과 제1도전구조물(204)의 교차에 의해 오픈부(213)가 정의된다. 분리층(211)은 실리콘질화물을 포함할 수 있다.
에어갭(210)은 제2도전패턴(206)과 오픈부(213) 사이에 형성된 희생물질이 제거되므로써 형성될 수 있다. 이는 후술하기로 한다.
도 6c를 참조하면, 도 6b와 다르게 캡핑패턴(212)을 더 포함한다. 캡핑패턴(212)은 제2도전패턴(206)의 상부표면을 노출시키면서 에어갭(210)을 캡핑한다. 아울러, 캡핑패턴(212)은 에어갭(210) 상부의 오픈부(213) 측벽을 덮는다. 캡핑패턴(212)은 제3도전패턴(207)과 오픈부(213)의 측벽 사이에 형성되어 에어갭(210)을 캡핑한다. 캡핑패턴(212)은 실리콘산화물을 포함할 수 있다.
캡핑패턴(212)에 의해 에어갭(210)의 캡핑효율이 더욱 증대된다.
제2실시예 및 그 변형예에 따른 제2도전구조물(209)은 플러그구조물이 될 수 있다. 제2도전구조물(209)은 트랜지스터와 메모리요소를 연결하는 플러그가 될 수 있다. 제2도전구조물(209)은 트랜지스터와 금속배선을 연결하는 플러그가 될 수 있다. 제2도전패턴(206)은 실리콘플러그가 되고, 제4도전패턴(208)은 금속플러그가 된다. 제3도전패턴(207)은 실리콘플러그와 금속플러그간의 오믹콘택층이 될 수 있다.
제1도전구조물(204)은 배선층이 될 수 있다. 여기서, 배선층은 비트라인, 금속배선, 게이트전극, 워드라인, 관통전극 또는 필라형 채널을 포함한다.
도시하지 않았으나, 제2도전구조물(209) 상에 다른 도전구조물이 더 형성될 수 있다. 다른 도전구조물은 제2도전구조물(209)에 전기적으로 연결되는 메모리요소의 일부가 될 수 있다. 메모리요소는 스토리지노드, 유전층 및 플레이트노드로 이루어진 캐패시터를 포함할 수 있고, 다른 도전구조물은 스토리지노드를 포함할 수 있다. 메모리요소는 다양한 형태로 구현될 수 있다. 예를 들어, 메모리요소는 가변저항물질을 포함할 수 있다. 메모리요소는 제1전극, 가변저항물질 및 제2전극이 순차적으로 적층될 수 있고, 제2도전구조물(209)에 제1전극이 전기적으로 연결될 수 있다. 제1전극과 제2전극에 인가되는 전압에 따라 가변저항물질의 저항이 변화하는 것을 이용하여 정보를 저장할 수 있다. 가변저항물질은 상변화물질 또는 자기터널접합을 포함할 수 있다.
도시하지 않았으나, 게이트전극, 소스영역 및 드레인영역을 포함하는 트랜지스터가 더 형성될 수 있다. 제2도전구조물(209)은 트랜지스터의 소스영역 또는 드레인영역에 연결될 수 있다. 트랜지스터는 플라나게이트형 트랜지스터, 트렌치게이트형 트랜지스터, 매립게이트형 트랜지스터, 리세스게이트형 트랜지스터 또는 수직채널트랜지스터를 포함할 수 있다.
도 7a 내지 도 7h는 제2실시예에 따른 반도체장치를 형성하는 방법의 일예를 나타낸 도면이다. 도 7a 내지 도 7h는 도 6a의 A-A'선에 따른 단면도이다.
도 7a에 도시된 바와 같이, 기판(31) 상에 복수의 제1도전구조물(34)이 형성된다. 복수의 제1도전구조물(34)은 일정 간격을 가지면서 규칙적으로 배치된다. 제1도전구조물(34)은 라인 형상(Line type)의 구조일 수 있다. 제1도전구조물(34)을 형성하기 위해 제1도전층(미도시) 상에 하드마스크패턴(33)이 형성된다. 하드마스크패턴(33)을 식각 마스크로 사용하여 제1도전층을 식각하므로써 제1도전패턴(32)이 형성된다. 제1도전패턴(32)과 하드마스크패턴(33)이 적층된 제1도전구조물(34)이 형성된다. 제1도전패턴(32)은 실리콘함유층 또는 금속함유층을 포함한다. 예를 들어, 제1도전패턴(32)은 폴리실리콘 또는 텅스텐을 포함할 수 있다. 또한, 제1도전패턴(32)은 실리콘함유층과 금속함유층을 적층하여 형성한다. 예를 들어, 폴리실리콘층과 텅스텐층을 적층하여 형성할 수 있다. 이때, 폴리실리콘층과 텅스텐층 사이에 배리어층(Barrier layer)이 더 형성될 수 있다. 제1도전패턴(32)은 폴리실리콘층, 티타늄함유층 및 텅스텐층의 적층구조물을 포함할 수 있다. 티타늄함유층은 배리어층으로서, 티타늄(Ti)과 티타늄질화물(TiN)이 적층될 수 있다. 하드마스크패턴(33)은 절연물질을 포함한다. 하드마스크패턴(33)은 실리콘질화물을 포함할 수 있다. 도시하지 않았으나, 제1도전구조물(34) 아래의 기판(31) 상에 절연물질이 더 형성되어 있을 수 있다.
복수의 제1도전구조물(34)의 측벽에 보호스페이서(35)가 형성된다. 보호스페이서(35)는 저유전물질을 포함한다. 보호스페이서(35)는 질화물 또는 산화물을 포함한다. 예를 들어, 보호스페이서(35)는 실리콘질화물 또는 실리콘산화물을 포함할 수 있다. 보호스페이서(35)는 보호층(미도시)의 증착 및 식각에 의해 형성될 수 있다. 보호스페이서(35)는 후속 공정으로부터 제1도전구조물(34)의 제1도전패턴(32)이 어택받는 것을 방지한다. 보호스페이서(35)와 하드마스크패턴(33)은 실리콘질화물을 포함할 수 있다.
도 7b에 도시된 바와 같이, 희생층(36A)이 형성된다. 희생층(36A)은 절연층을 포함한다. 희생층(36A)은 실리콘산화물을 포함할 수 있다. 제1도전구조물(34) 사이를 갭필하도록 희생층(36A)이 형성된 후, 제1도전구조물(34)의 상부가 노출되도록 희생층(36A)이 평탄화될 수 있다.
도 7c에 도시된 바와 같이, 희생패턴(36)이 형성된다. 희생패턴(36)은 희생층(36A)의 식각에 의해 형성된다. 희생층(36A)은 마스크패턴(미도시)을 식각마스크로 하여 식각된다. 따라서, 제1도전구조물(34) 사이에 희생패턴(36)이 형성되며, 기판(31) 상에 희생패턴(36)과 제1도전구조물(34)이 교차하는 구조물이 형성된다. 희생패턴(36) 사이에 예비 분리부(37)가 된다.
도 7d에 도시된 바와 같이, 예비 분리부(37)에 분리층(38)이 형성된다. 분리층(38)은 절연층을 포함한다. 분리층(38)은 실리콘질화물을 포함한다. 분리층(38)은 제1도전구조물(34)과 교차하는 형태가 된다. 예비 분리부(37)를 갭필하도록 전면에 분리층(38)이 형성된 후, 희생패턴(36)의 표면이 노출되도록 분리층(38)이 평탄화될 수 있다.
도 7e에 도시된 바와 같이, 희생패턴(36)이 제거된다. 이에 따라, 오픈부(39)가 형성된다. 희생패턴(36)은 습식식각에 의해 제거될 수 있다. 희생패턴(36)이 제거됨에 따라 분리층(38)이 잔류한다. 제1도전구조물(34)과 분리층(38)의 교차에 의해 오픈부(39)가 형성된다. 희생층(36A), 희생패턴(36), 분리층(38) 및 오픈부(39)를 형성하는 일련의 공정은 다마신 공정이라고 약칭할 수 있다.
제1도전구조물(34) 사이에 오픈부(39)를 포함하는 분리층(38)이 형성된다. 복수개의 오픈부(39)가 일정 간격을 가지면서 규칙적으로 형성되어 오픈부 어레이를 형성할 수 있다. 오픈부(39)에 의해 기판(31)의 표면이 노출된다.
도 7f에 도시된 바와 같이, 희생스페이서(40)가 형성된다. 희생스페이서(40)는 오픈부(39)의 측벽에 형성된다. 따라서, 오픈부(39)의 측벽은 물론 보호스페이서(35)의 측벽에 형성될 수 있다. 희생스페이서(40)를 형성하기 위해 희생층의 증착 및 에치백 공정이 수행될 수 있다. 희생스페이서(40)는 습식식각에 의해 제거되는 물질을 포함한다. 희생스페이서(40)는 분리층(38)에 대해 식각선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 희생스페이서(40)의 습식식각시 분리층(38)은 식각되지 않고 잔류한다. 희생스페이서(40)는 실리콘산화물을 포함한다. 희생스페이서(40)는 극저온산화물(ULTO)을 포함할 수 있다.
도 7g에 도시된 바와 같이, 제2도전패턴(41)이 형성된다. 제2도전패턴(41)은 오픈부(39) 내부에 리세스되어 형성된다. 오픈부(39)를 채우면서 분리층(38) 상에 제2도전층(도시 생략)이 형성된다. 제2도전층을 선택적으로 제거하여 오픈부(39) 내에 제2도전패턴(41)을 형성한다. 제2도전패턴(41)을 형성하기 위해 제2도전층의 에치백 공정이 수행될 수 있다. 제2도전패턴(41)은 실리콘함유층을 포함할 수 있다. 제2도전패턴(41)은 폴리실리콘을 포함할 수 있다. 폴리실리콘에 불순물이 도핑될 수 있다. 제2도전패턴(41)은 분리층(38) 및 제1도전구조물(34)의 상부 표면보다 낮게 리세스된 높이를 갖는다. 제2도전패턴(41)에 의해 희생스페이서(40)의 일부가 노출된다.
도 7h에 도시된 바와 같이, 희생스페이서(40)가 제거된다. 희생스페이서(40)를 제거하기 위해 스트립 공정이 진행된다. 스트립 공정은 세정 공정을 포함할 수 있다. 세정 공정은 희생스페이서(40)를 제거할 수 있는 습식케미컬을 이용한다. 스트립 공정에 의해 희생스페이서(40)가 제거되고, 희생스페이서(40)가 차지하고 있던 공간은 에어갭(42)으로 잔존한다.
에어갭(42)은 제2도전패턴(41)과 오픈부(39)의 측벽 사이에 형성된다. 에어갭(42)은 제2도전패턴(41)의 주변을 에워싸는 형태가 된다. 분리층(38)과 제2도전패턴(41) 사이에 에어갭(42)으로 이루어진 절연구조물이 형성된다. 제1도전구조물(34)과 제2도전패턴(41) 사이에는 보호스페이서(35)와 에어갭(42)을 포함하는 절연구조물이 형성된다.
도 8은 제2실시예에 따른 에어갭을 캡핑하는 방법의 일예를 도시한 도면이다.
도 8을 참조하면, 제3도전패턴(43)이 형성된다. 제3도전패턴(43)에 의해 에어갭(42) 및 제2도전패턴(41)이 캡핑된다. 제3도전패턴(43)은 에어갭(42)을 캡핑하면서 제2도전패턴(41)의 상부를 덮는다. 제3도전패턴(43)은 제1실시예에 따른 방법을 적용하여 형성할 수 있다. 즉, 라이너층의 증착 및 라이너층의 실리사이드화에 의해 제3도전패턴(43)이 형성된다.
제3도전패턴(43) 상에 제4도전패턴(44)이 형성된다. 제4도전패턴(44)은 에어제3도전패턴(43) 상에서 오픈부(39)의 나머지를 채우는 형태이다. 제4도전패턴(44)은 금속함유층을 포함할 수 있다. 제4도전패턴(44)은 텅스텐층을 포함할 수 있다.
이와 같이, 제4도전패턴(44)을 형성하므로써 오픈부(39)에 제2도전구조물(45)이 형성된다. 제2도전구조물(45)은 제2도전패턴(41), 제3도전패턴(43) 및 제4도전패턴(44)을 포함한다. 제3도전패턴(43)은 제2도전패턴(41)과 제4도전패턴(44)간의 오믹콘택을 형성한다. 에어갭(42)은 제2도전패턴(41)과 오픈부(39)의 측벽 사이에 형성된다. 제2도전구조물(45)과 제1도전구조물(34) 사이에는 에어갭(42)과 보호스페이서(35)를 포함하는 절연구조물이 형성된다.
도 9는 제2실시예에 따른 에어갭을 캡핑하는 방법의 다른 예를 도시한 도면이다.
도 9를 참조하면, 에어갭(42)을 캡핑하는 캡핑패턴(46)을 더 포함한다. 캡핑패턴(46)은 제2도전패턴(43)과 함께 에어갭(42)을 캡핑한다. 캡핑패턴(46)은 제1실시예에 따른 방법을 적용하여 형성할 수 있다. 캡핑패턴(46)은 제2도전패턴(41)과 오픈부(39)의 측벽 사이에 형성되어 에어갭(42)을 캡핑한다. 캡핑패턴(46)은 실리콘산화물을 포함할 수 있다.
캡핑패턴(46)에 의해 에어갭(42)의 캡핑효율이 더욱 증대된다.
상술한 바와 같은 캡핑방법들에 의해, 에어갭(42)이 안정적으로 캡핑된다.
제2실시예 및 그 변형예에 따르면, 에어갭(42)을 형성하므로써 제1도전구조물(34)과 제2도전구조물(45)간의 기생캐패시턴스를 감소시킨다.
또한, 제3도전패턴(43)이 실리사이드층을 포함하므로, 제2도전구조물(45)의 시트저항(Rs)을 감소시킬 수 있다. 특히, 저저항 실리사이드층을 포함하므로 제2도전구조물(45)의 시트저항(Rs)을 더욱 감소시킬 수 있다. 시트저항(Rs)이 감소하면 콘택저항(Rc)을 개선시킬 수 있다.
또한, 제2도전패턴(41)과 제3도전패턴(43)의 접촉면적이 증가하므로 제2도전구조물(45)의 콘택저항을 개선시킬 수 있다.
또한, 제3도전패턴(43)과 캡핑패턴(46)을 이용하여 에어갭(42)을 더욱더 안정적으로 캡핑시킬 수 있다.
도 10a는 메모리셀의 일부를 도시한 도면이다. 도 10b는 도 10a의 A-A'선에 따른 평면도이다. 도 10a에 도시된 메모리셀은 DRAM의 메모리셀을 포함한다.
도 10a 및 도 10b를 참조하면, 기판(301)에 소자분리영역(302)이 형성된다. 소자분리영역(302)에 의해 활성영역(303)이 정의된다. 활성영역(303)을 가로지르는 게이트트렌치(304)가 형성된다. 게이트트렌치(304) 표면에 게이트절연층(도시 생략)이 형성된다. 게이트절연층 상에 게이트트렌치(304)를 부분적으로 매립하는 매립게이트전극(305)이 형성된다. 도시하지 않았으나, 기판(301)에는 소스영역 및 드레인영역이 형성된다. 매립게이트전극(305) 상에 실링층(306)이 형성된다. 매립게이트전극(305)과 교차하는 방향으로 연장된 비트라인(310)을 포함하는 비트라인구조물이 형성된다.
비트라인구조물은 비트라인콘택플러그(308), 비트라인(310) 및 비트라인하드마스크(311)를 포함한다. 비트라인(310)은 비트라인콘택플러그(308)를 통해 활성영역(303)과 연결된다. 비트라인콘택플러그(308)는 절연층(307) 및 실링층(306)에 형성된 비트라인콘택홀(308A)에 형성된다. 비트라인구조물의 측벽에 제1스페이서(312)가 형성된다. 비트라인콘택플러그(308) 주변에 콘택스페이서(323)가 형성된다. 콘택스페이서(323)는 비트라인구조물과 분리층(319) 사이에도 형성된다. 비트라인콘택플러그(308)는 비트라인콘택홀(308A)의 직경보다 작은 선폭을 갖는다.
활성영역(303)에 연결되는 스토리지노드콘택플러그(317)가 형성된다. 스토리지노드콘택플러그(317)는 분리층(319)에 형성된 스토리지노드콘택홀(313)에 형성된다. 스토리지노드콘택플러그(317)는 제1플러그(314), 오믹콘택층(315) 및 제2플러그(316)를 포함한다. 제1플러그(314)는 폴리실리콘을 포함하는 실리콘플러그이다. 제2플러그(316)는 텅스텐을 포함하는 금속플러그이다. 오믹콘택층(315)은 제1플러그(314)의 상부표면을 커버링한다. 오믹콘택층(315)은 라이너 폴리실리콘층의 실리사이드화물이다. 제1플러그(314)의 측벽에 제2스페이서(322)가 형성된다. 에어갭(321)은 제1플러그(314)의 측벽을 에워싸는 형태이다.
스토리지노드콘택플러그(317)와 비트라인(310) 사이에 제1스페이서(312), 에어갭(321) 및 제2스페이서(322)를 포함하는 절연구조물이 형성된다. 제1스페이서(312), 에어갭(321) 및 제2스페이서(322)는 NAN(Nitride-Air-Nitride) 구조가 될 수 있다. 에어갭(321)은 캡핑패턴(318) 및 오믹콘택층(315)에 의해 캡핑된다. 스토리지노드콘택플러그(317), 에어갭(321) 및 캡핑패턴(318)의 형성 방법은 전술한 실시예들을 참조하기로 한다.
스토리지노드콘택플러그(317) 상에 메모리요소가 형성된다. 메모리요소는 스토리지노드(320)를 포함하는 캐패시터를 포함한다. 스토리지노드(320)는 필라 형태를 포함한다. 도시하지 않았으나, 스토리지노드(320) 상에 유전층 및 플레이트노드가 더 형성될 수 있다. 스토리지노드(320)는 필라형태 외에 실린더형태가 될 수도 있다.
위와 같이, 메모리셀은 매립게이트전극(305)을 포함하는 매립게이트형 트랜지스터, 비트라인(310), 스토리지노드콘택플러그(317), 메모리요소를 포함한다. 스토리지노드콘택플러그(317)와 비트라인(310) 사이에 에어갭(321)이 형성된다. 따라서, 비트라인(310)과 스토리지노드콘택플러그(317)간의 기생캐패시턴스가 감소한다.
도시하지 않았으나, 메모리셀의 변형예로서, 캡핑패턴(318)없이 에어갭(321)이 오믹콘택층(315)에 의해 캡핑될 수 있다. 이는 제1실시예 및 제2실시예의 에어갭 캡핑 방법을 참조하기로 한다.
도 11a 내지 도 11o는 메모리셀을 제조하는 방법의 일예를 도시한 도면이다. 이하, 도 10b의 B-B'선에 따른 메모리셀의 제조 방법의 일예이다.
도 11a에 도시된 바와 같이, 기판(51)에 소자분리영역(54)이 형성된다. 기판(51)은 실리콘 기판, 실리콘저마늄 기판 또는 SOI 기판을 포함할 수 있다. 기판은 메모리셀영역(Memory cell region)과 비메모리셀영역(Non-memory cell region)을 포함한다. 비메모리셀영역은 주변회로영역을 포함할 수 있다. 주변회로영역은 트랜지스터 등이 형성될 수 있다. 소자분리영역(54)은 STI(Shallow Trench Isolation) 공정에 의해 형성될 수 있다. 소자분리영역(54)은 소자분리트렌치(52)에 형성된다. 소자분리영역(54)에 의해 활성영역(53)이 정의된다. 활성영역(53)은 단축과 장축을 갖는 섬형태(Island type)가 될 수 있다. 복수의 활성영역(53)이 소자분리영역(54)에 의해 분리된다. 소자분리영역(54)은 측벽산화물(Wall oxide), 라이너(liner) 및 갭필물질(Gapfill material)을 순차적으로 형성할 수 있다. 라이너는 실리콘질화물(Silicon nitride), 실리콘산화물(Silicon oxide)을 포함할 수 있다. 실리콘질화물은 Si3N4를 포함할 수 있고, 실리콘산화물은 SiO2를 포함할 수 있다. 갭필물질은 스핀온절연물(SOD) 등의 실리콘산화물을 포함할 수 있다. 또한, 갭필물질은 실리콘질화물을 포함할 수 있으며, 이때, 실리콘질화물은 실리콘질화물 라이너에 의해 갭필될 수 있다.
매립게이트전극(57)을 포함한 트랜지스터가 형성된다. 기판(51)에 매립게이트전극(57)이 매립된다. 매립게이트전극(57)은 게이트트렌치(56) 내에 형성된다. 게이트트렌치(56)는 기판(51)의 식각에 의해 형성된다. 기판(51)의 식각은 제1절연층(55)을 식각마스크로 이용한다. 게이트트렌치(56)는 활성영역(53) 및 소자분리영역(54)을 식각하여 형성될 수 있다. 게이트트렌치(56)의 깊이는 소자분리영역(54)보다 더 얕다. 게이트트렌치(56)의 표면 상에 게이트절연층(미도시)이 형성될 수 있다. 게이트절연층은 열산화(Thermal oxidation)를 통해 형성될 수 있다. 게이트절연층 상에 매립게이트전극(57)이 리세스되어 형성된다. 매립게이트전극(57) 상에 실링층(58)이 형성된다. 매립게이트전극(57)은 게이트트렌치(56)를 갭필하도록 금속함유층을 형성한 후 에치백하여 형성할 수 있다. 금속함유층은 티타늄, 탄탈륨, 텅스텐 등의 금속을 주성분으로 하는 물질을 포함할 수 있다. 금속함유층은 탄탈륨질화물(TaN), 티타늄질화물(TiN), 텅스텐질화물(WN) 및 텅스텐(W)으로 이루어진 그룹 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 예를 들어, 매립게이트전극(57)은 티타늄질화물, 탄탈륨질화물 또는 텅스텐을 단독으로 포함하거나, 티타늄질화물(TiN) 또는 탄탈륨질화물(TaN) 상에 텅스텐(W)을 적층하는 TiN/W 또는 TaN/W과 같은 2층 구조로 형성할 수 있다. 또한, 텅스텐질화물(WN) 상에 텅스텐(W)을 적층하는 WN/W의 2층 구조를 포함할 수 있다. 또한, 텅스텐층을 포함할 수 있으며, 이 외에 낮은 저항의 금속물질을 포함할 수 있다. 실링층(58)은 매립게이트전극(57) 상에서 게이트트렌치(56)를 갭필할 수 있다. 실링층(58)은 후속 공정으로부터 매립게이트전극(57)을 보호하는 역할을 수행할 수 있다. 실링층(58)은 절연물질을 포함할 수 있다. 실링층(58)은 실리콘질화물을 포함할 수 있다. 실링층(58) 형성후에 활성영역(53)에 소스영역 및 드레인영역(도시 생략)을 형성할 수 있다. 이로써, 매립게이트전극(57)을 포함하는 매립게이트형 트랜지스터가 형성된다.
다음으로, 제2절연층(61)이 형성된다. 제2절연층(61)과 제1절연층(55)을 식각하여 비트라인콘택홀(59)을 형성한다. 비트라인콘택홀(59)은 활성영역(53)의 일부분을 노출시킨다. 비트라인콘택홀(59)은 활성영역(53)의 중앙부분을 노출시키는 형태가 될 수 있다. 비트라인콘택홀(59)은 활성영역(53)의 단축의 폭보다 더 큰 직경을 갖는다. 따라서, 비트라인콘택홀(59)을 형성하기 위한 식각 공정에서 소자분리영역(54)의 일부도 식각될 수 있다. 비트라인콘택홀(59)에 의해 노출되는 활성영역(53)은 매립게이트형 트랜지스터의 소스영역 및 드레인영역 중 어느 하나의 영역을 포함한다.
비트라인콘택홀(59) 아래의 노출된 활성영역(53)이 리세스된다. 이에 따라, 비트라인콘택플러그가 연결될 활성영역(53)의 표면은 스토리지노드콘택플러그가 연결될 활성영역(53)의 표면보다 높이가 낮아진다.
다음으로, 비트라인콘택플러그(60), 비트라인(62) 및 비트라인하드마스크(63)을 포함하는 비트라인구조물을 형성한다. 비트라인구조물은 마스크 및 식각에 의해 동시에 형성된다.
비트라인구조물의 형성 방법을 살펴보면 다음과 같다.
먼저, 비트라인콘택홀(59)을 채우는 비트라인콘택플러그(60)를 형성한다. 비트라인콘택플러그(60)는 폴리실리콘층을 포함한다. 폴리실리콘층에 의해 비트라인콘택홀(59)이 갭필된 후 제2절연층(61)이 표면이 노출되도록 평탄화된다.
다음으로, 비트라인콘택플러그(60)를 포함한 전면에 금속함유층 및 하드마스크층(도시 생략)을 적층한다. 이후, 하드마스크층, 금속함유층 및 비트라인콘택플러그(60)을 순차적으로 식각한다. 이에 따라, 비트라인구조물이 형성된다. 금속함유층은 비트라인(62)이 되고, 하드마스크층은 비트라인하드마스크(63)가 된다.
비트라인콘택플러그(60)는 리세스된 활성영역(53) 상에 형성된다. 비트라인콘택홀(59) 내에 비트라인콘택플러그(60)가 형성된다. 비트라인콘택플러그(60)는 비트라인콘택홀(59)의 직경보다 작은 선폭을 갖는다.
비트라인(62)은 텅스텐함유물질을 포함한다. 비트라인(62)은 텅스텐층을 포함할 수 있다.
비트라인하드마스크(63)는 비트라인(62)을 보호하는 역할을 한다. 비트라인하드마스크(63)는 절연물질을 포함한다. 비트라인하드마스크(63)는 실리콘질화물을 포함할 수 있다.
상술한 바와 같이, 비트라인콘택플러그(60)가 형성되므로써 비트라인콘택홀(59)의 일부가 다시 오픈된다. 이는 비트라인콘택플러그(60)가 콘택홀의 직경보다 더 작게 식각되기 때문이다.
도시되지 않았으나, 비트라인구조물 형성시 기판(51)의 비메모리셀영역 상에 게이트구조물이 형성될 수 있다.
도 11b에 도시된 바와 같이, 비트라인구조물 상에 제1스페이서층(64A)이 형성된다. 제1스페이서층(64A)은 비트라인콘택플러그(60) 및 비트라인(62)의 측벽을 덮도록 컨포멀하게 형성된다. 제1스페이서층(64A)은 절연물질을 포함한다. 제1스페이서층(64A)은 실리콘질화물을 포함할 수 있다.
제1스페이서층(64A) 상에 콘택스페이서층(65A)이 형성된다. 콘택스페이서층(65A)은 제1스페이서층(64)을 포함한 기판(51)의 전면에 형성된다. 콘택스페이서층(65A)은 절연물질을 포함한다. 콘택스페이서층(65A)은 실리콘질화물을 포함할 수 있다. 콘택스페이서층(65)은 비트라인콘택플러그(60) 주변의 비트라인콘택홀(59)을 갭필하면서 형성될 수 있다. 이로써, 비트라인콘택플러그(60)는 이웃한 구조물과 절연된다.
도 11c에 도시된 바와 같이, 콘택스페이서층(65A) 상에 희생층(66A)이 형성된다. 희생층(66A)은 산화물을 포함한다. 희생층(66A)은 콘택스페이서층(65A) 상에서 비트라인구조물 사이를 갭필한다. 희생층(66A)은 비트라인구조물 상부의 콘택스페이서층(65A)이 노출될때까지 평탄화될 수 있다. 희생층(66A)은 스핀온절연층(Spin On Dielectric; SOD) 또는 BPSG를 포함할 수 있다. 희생층(66A)은 후속하여 어닐을 통해 경화시킬 수 있다.
콘택마스크(67)가 형성된다. 콘택마스크(67)는 감광막을 패터닝하여 형성된다. 콘택마스크(67)는 라인/스페이스 형태의 패턴이다. 콘택마스크(67)의 라인은 스토리지노드콘택홀이 형성될 부분을 덮는다. 콘택마스크(67)의 스페이스는 스토리지노드콘택홀간의 분리층이 형성될 부분을 오픈시킨다.
도 11d에 도시된 바와 같이, 예비 분리부(68)가 형성된다. 예비 분리부(68)는 콘택마스크(67)를 식각장벽으로 이용한 식각 공정에 의해 형성된다. 예비 분리부(68)는 희생층(66A)의 식각에 의해 형성된다. 콘택마스크(67)와 비트라인구조물이 식각장벽의 역할을 수행한다. 이에 따라, 콘택마스크(67)와 비트라인구조물이 교차하므로써 구성되는 메쉬형 구조물에 자기정렬적으로 희생층(66A)이 식각된다. 예비 분리부(68)를 형성하기 위한 식각 공정은 콘택스페이서층(65A)에서 정지된다. 예비 분리부(68)에 의해 잔류하는 희생층은 희생패턴(66)이 된다.
콘택마스크(67)가 제거된다.
도 11e에 도시된 바와 같이, 분리층(69)이 형성된다. 분리층(69)은 예비 분리부(68)를 갭필하는 패턴이다. 분리층(69)은 절연물질을 포함한다. 분리층(69)은 실리콘질화물을 포함할 수 있다. 비트라인구조물 사이에는 분리층(69)과 희생패턴(66)이 형성된다.
다음으로, 희생패턴(66)을 제거한다. 이에 따라, 스토리지노드콘택홀(70)이 형성된다. 희생패턴(66)을 제거하기 위해 습식식각이 적용될 수 있다. 습식식각은 딥아웃(Dip-out) 공정을 포함한다. 습식식각시 콘택스페이서층(65A)에 의해 비트라인구조물 및 그 하부구조물이 어택받지 않는다.
이와 같이, 희생패턴(66)이 제거됨에 따라 스토리지노드콘택홀(70)이 형성된다. 스토리지노드콘택홀(70)은 이웃하는 분리층(69)에 의해 서로 분리된다. 이웃하는 비트라인구조물 사이에 스토리지노드콘택홀(70)을 포함하는 분리층(69)이 형성된다.
도 11f에 도시된 바와 같이, 콘택스페이서층(65A)을 선택적으로 제거한다. 스토리지노드콘택홀(70) 아래에서 콘택스페이서층(65A)이 선택적으로 제거된다. 따라서, 스토리지노드콘택홀(70)에 의해 노출된 비트라인구조물 상의 콘택스페이서층(65A)도 제거될 수 있다. 비트라인콘택홀(59) 내에 콘택스페이서(65)가 잔류할 수 있다. 콘택스페이서층(65A)을 제거할 때, 제1스페이서층(64A)도 선택적으로 제거될 수 있다. 따라서, 제1스페이서(64)가 형성된다. 제1스페이서(64)는 비트라인콘택플러그(60)를 포함한 비트라인구조물의 측벽에 형성된다. 비트라인구조물의 상부에서 제1스페이서층(64A)이 선택적으로 제거된다. 제1스페이서층(64A)은 제1절연층(55)의 표면으로부터 제거될 수 있다.
제1스페이서(64) 및 콘택스페이서(65)는 비트라인콘택홀(59) 내에 잔류할 수 있다.
도 11g에 도시된 바와 같이, 희생스페이서층(71A)이 형성된다. 희생스페이서층(71A)은 절연물질을 포함한다. 희생스페이서층(71A)은 실리콘산화물을 포함한다. 희생스페이서층(71A)은 스토리지노드콘택홀(70)의 측벽 및 바닥면을 덮으면서 전체 구조물 상에 형성된다. 희생스페이서층(71A)은 극저온산화물(ULTO)을 포함할 수 있다.
도 11h에 도시된 바와 같이, 희생스페이서(71)가 형성된다. 희생스페이서(71)는 희생스페이서층(71A)의 식각에 의해 형성된다. 희생스페이서층(71A)은 에치백에 의해 식각될 수 있다. 희생스페이서(71)는 스토리지노드콘택홀(70)의 측벽에 잔류한다.
다음으로, 희생스페이서(71)를 포함한 전면에 제2스페이서층(72A)이 형성된다. 제2스페이서층(72A)은 실리콘질화물을 포함한다.
도 11i에 도시된 바와 같이, 제2스페이서(72)가 형성된다. 제2스페이서(72)는 제2스페이서층(72A)의 식각에 의해 형성된다. 제2스페이서층(72A)은 에치백에 의해 식각될 수 있다. 제2스페이서(72)는 희생스페이서(71)의 측벽에 형성된다.
다음으로, 제2스페이서(72)에 자기정렬적으로 제1절연층(55)을 식각한다. 이에 따라, 스토리지노드콘택홀(70) 아래의 활성영역(53)의 표면이 노출된다.
도 11j에 도시된 바와 같이, 스토리지노드콘택홀(70)이 확장된다(도면부호 73 참조). 스토리지노드콘택홀(70)을 확장시키기 위해 등방성식각이 진행된다. 등방성식각은 습식식각이 적용된다. 등방성식각에 의해 제1절연층(55)이 식각된다. 제1절연층(55)을 선택적으로 식각할 수 있는 케미컬이 사용된다. 제1절연층(55)이 실리콘산화물을 포함하므로, 불산계 케미컬이 사용될 수 있다. 실링층(58)또한 실리콘질화물을 포함하므로 식각되지 않는다. 이와 같이 스토리지노드콘택홀(70)의 바텀부를 확장시키므로써 스토리지노드콘택플러그와 활성영역(53)간의 접촉면적을 증대시킨다.
도 11k에 도시된 바와 같이, 스토리지노드콘택홀(70) 내에 제1플러그(74)가 형성된다. 제1플러그(74)는 스토리지노드콘택홀(70)의 일부를 채우는 형태가 된다. 즉, 스토리지노드콘택홀(70) 내에 리세스된 제1플러그(74)가 형성된다. 스토리지노드콘택홀(70)을 갭필하도록 전면에 도전층(미도시)을 형성한 후, 도전층을 리세스시켜 제1플러그(74)를 형성한다. 제1플러그(74)의 리세스된 표면은 적어도 비트라인(62)의 상부 표면보다 높게 제어할 수 있다. 제1플러그(74)의 높이는 비트라인(62)과의 대향면적을 최소화시키는 높이를 가질 수 있다. 이로써, 비트라인(62)과 제1플러그(74)간의 기생캐패시턴스를 감소시킬 수 있다. 제1플러그(74)는 실리콘함유층을 포함한다. 제1플러그(74)은 폴리실리콘층을 포함할 수 있다. 제1플러그(74)는 불순물이 도핑된 도프드 폴리실리콘층을 포함할 수 있다. 제1플러그(74)는 실리콘플러그가 된다.
에어갭(75)이 형성된다. 제1스페이서(64)와 제2스페이서(72) 사이의 희생스페이서(71)가 제거됨에 따라 에어갭(75)이 형성된다. 희생스페이서(71)는 습식식각에 의해 제거된다. 딥아웃 공정에 의해 희생스페이서(71)가 제거될 수 있다. 희생스페이서(71)의 습식식각 이전에 제2스페이서(72)의 높이를 낮출 수 있다. 이는 제1플러그(74) 형성을 위한 공정시 적용할 수 있다.
에어갭(75)은 제1스페이서(64)와 제2스페이서(72) 사이에 형성된다. 따라서, 비트라인(62)과 제1플러그(74) 사이에 에어갭(75)이 형성된다. 비트라인(62)과 제1플러그(74) 사이에 제1스페이서(64)-에어갭(75)-제2스페이서(72)로 이루어진 절연구조물이 형성된다. 제1스페이서(64)-에어갭(75)-제2스페이서(72)는 NAN(Nitride-Air-Nitride) 구조가 될 수 있다. 에어갭(75)과 제2스페이서(72)는 제1플러그(74)의 측벽을 에워싸는 형태가 된다. 분리층(69)과 제1플러그(74) 사이에는 제2스페이서(72)와 에어갭(74)을 포함하는 절연구조물이 형성된다.
도 11l에 도시된 바와 같이, 캡핑패턴(76)이 형성된다. 캡핑패턴(76)은 에어갭(75)을 캡핑한다. 캡핑패턴(76)은 실리콘산화물을 포함한다. 캡핑패턴(76)은 플라즈마산화에 의해 형성된 실리콘산화물을 포함할 수 있다. 캡핑패턴(76)은 제1플러그(74)의 표면을 노출시키면서 에어갭(75)을 캡핑한다.
도 11m에 도시된 바와 같이, 캡핑패턴(76)을 포함한 전면에 라이너 폴리실리콘층(77A)을 형성한다. 라이너 폴리실리콘층(77A)에 의해 제1플러그(74)에 존재할 수 있는 보이드를 완화시킨다. 라이너 폴리실리콘층(77A)은 40∼100Å의 두께로 형성될 수 있다. 라이너 폴리실리콘층(77A)은 제1플러그(74)의 표면 및 주변 구조물 상에서 균일하게 증착될 필요가 있다. 이를 위해 디실레인 등의 시드층을 먼저 증착하여 거칠기를 개선할 수 있다.
도 11n에 도시된 바와 같이, 오믹콘택층(77)이 형성된다. 오믹콘택층(77)은 라이너 폴리실리콘층(77A)의 실리사이드화에 의해 형성된다. 실리사이드화 공정은 제1실시예 및 제2실시예를 참조하기로 한다. 오믹콘택층(77)은 제1플러그(74)의 상부표면 및 캡핑패턴(76)을 커버링한다. 오믹콘택층(77)을 형성하기 위한 일련의 실리사이드화 공정에서 수반되는 세정 공정으로부터 캡핑패턴(76) 및 에어갭(75)이 보호된다. 따라서, 에어갭(75)의 캡핑효율을 더욱더 증대시킬 수 있다. 또한, 라이너 폴리실리콘층(77A)에 의해 오믹콘택층(77)을 균일하게 형성할 수 있다.
도 11o에 도시된 바와 같이, 오믹콘택층(77) 상에 제2플러그(78)가 형성된다.
위와 같이, 제1플러그(74) 상에 오믹콘택층(77) 및 제2플러그(78)이 형성된다. 따라서, 스토리지노드콘택홀(70)에 형성되는 스토리지노드콘택플러그(79)는 제1플러그(74), 오믹콘택층(77), 제2플러그(78)를 포함한다. 오믹콘택층(77)은 제1플러그(74)와 제2플러그(78)간의 오믹콘택을 형성한다. 에어갭(75)은 제1플러그(74)와 스토리지노드콘택홀(70)의 측벽 사이에 형성된다. 스토리지노드콘택플러그(79)와 비트라인구조물 사이에는 에어갭(75)을 포함하는 절연구조물이 형성된다. 에어갭(75)은 캡핑패턴(76) 및 오믹콘택층(77)에 의해 캡핑된다. 제1플러그(74)는 실리콘플러그가 될 수 있고, 제2플러그(78)은 금속플러그가 될 수 있다. 스토리지노드콘택플러그(79)은 세미메탈플러그(SMP)가 된다.
다른 실시예로서, 캡핑패턴(76) 없이 오믹콘택층(77)만을 이용하여 에어갭(74)을 캡핑할 수도 있다.
스토리지노드콘택플러그(79) 상에 메모리요소를 형성한다. 메모리요소는 스토리지노드(80)를 포함하는 캐패시터를 포함한다. 도시하지 않았으나, 스토리지노드(80) 상에 유전층 및 플레이트노드를 형성할 수 있다. 스토리지노드(80)는 필라형태이며, 다른 실시예에서 실린더 형태를 가질 수 있다.
상술한 실시예에 따르면, 스토리지노드콘택플러그(79)와 비트라인(62) 사이에 에어갭(75)을 형성하므로써 기생캐패시턴스를 감소시킨다. 기생캐패시턴스가 감소하므로 센싱마진(Sensing margin)을 개선시킬 수 있다.
또한, 라이너 폴리실리콘층(77A) 형성 방법에 의해 캡핑패턴(76)의 손실을 방지함과 동시에 제1플러그(74)의 보이드를 완화시킬 수 있다. 아울러, 라이너폴리실리콘층(77A)의 실리사이드화에 의해 오믹콘택층(77)을 형성하므로써, 보이드의 영향없이 오믹콘택층(77)을 균일하게 형성할 수 있다.
결국, 제1플러그(74)와 제2플러그(78)간의 접촉저항을 감소시킬 수 있고, 이에 따라 tWR(Write Recovery time)을 개선시켜 메모리셀의 동작속도를 향상시킬 수 있다.
도 12는 메모리셀을 포함하는 메모리장치를 도시한 도면이다.
도 12을 참조하면, 기판(51)은 메모리셀영역(90)과 비메모리셀영역(91)을 포함한다. 메모리셀영역(90)에는 도 11o에 도시된 메모리셀이 형성된다. 비메모리셀영역(91)에는 게이트구조물을 포함하는 트랜지스터가 형성된다. 여기서, 트랜지스터는 플라나게이트형 트랜지스터를 포함할 수 있다. 플라나게이트형 트랜지스터는 게이트구조물, 소스영역(88) 및 드레인영역(89)을 포함한다.
게이트구조물은 게이트절연층(81), 게이트전극 및 게이트하드마스크(84)를 포함할 수 있다. 게이트전극과 게이트하드마스크(84)는 메모리셀의 비트라인구조물 형성시 동시에 형성될 수 있다. 게이트전극은 제1게이트전극(82)과 제2게이트전극(83)이 적층될 수 있다. 제2게이트전극(83)과 게이트하드마스크(84)는 비트라인(62)과 비트라인하드마스크(63)와 동일하다. 제1게이트전극(82)은 비트라인콘택플러그(60)와 동일하거나 추가 공정에 의해 형성될 수 있다.
게이트구조물의 측벽에는 스페이서구조물이 형성된다. 스페이서구조물은 제1게이트스페이서(85), 제2게이트스페이서(86) 및 제3게이트스페이서(87)를 포함할 수 있다. 제1게이트스페이서(85)는 제1스페이서(64)와 동일하고, 제3게이트스페이서(87)는 콘택스페이서(65)와 동일하다. 제2게이트스페이서(86)는 콘택스페이서(65) 형성전에 비메모리셀영역(91)에만 선택적으로 형성되는 물질이다. 제1게이트스페이서(85)와 제3게이트스페이서(87)는 실리콘질화물을 포함하고, 제2게이트스페이서(86)는 실리콘산화물을 포함한다.
상술한 도 12에 따르면, 스토리지노드콘택플러그(79)와 비트라인(62) 사이에 에어갭(75)을 형성하므로써 기생캐패시턴스를 감소시킨다. 기생캐패시턴스가 감소하므로 메모리장치의 센싱마진을 개선시킬 수 있다. 라이너 폴리실리콘층(77A) 형성 방법에 의해 캡핑패턴(76)의 손실을 방지함과 동시에 제1플러그(74)의 보이드를 완화시킬 수 있다. 아울러, 라이너폴리실리콘층(77A)의 실리사이드화에 의해 오믹콘택층(77)을 형성하므로써, 보이드의 영향없이 오믹콘택층(77)을 균일하게 형성할 수 있다.
결국, 제1플러그(74)와 제2플러그(78)간의 접촉저항을 감소시킬 수 있고, 이에 따라 tWR을 개선시켜 메모리장치의 동작속도를 향상시킬 수 있다.
다른 실시예에서, 비메모리셀영역(91)에 트렌치게이트형 트랜지스터, 매립게이트형 트랜지스터, 리세스게이트형 트랜지스터 또는 수직채널트랜지스터가 형성될 수 있다.
상술한 실시예들에 따른 반도체장치는 DRAM(Dynamic Random Access Memory)에 적용될 수 있으며, 이에 한정되지 않고 SRAM(Static Random Access Memory), 플래시메모리(Flash Memory), FeRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), PRAM(Phase Change Random Access Memory) 등의 메모리에 적용될 수 있다.
도 13은 메모리 카드를 보여주는 개략도이다.
도 13을 참조하면, 메모리 카드(400)는 제어기(410) 및 메모리(420)를 포함할 수 있다. 제어기(410) 및 메모리(420)는 전기적인 신호를 교환할 수 있다. 예를 들면, 제어기(410)의 명령에 따라서 메모리(420) 및 제어기(410)는 데이터를 주고받을 수 있다. 이에 따라, 메모리 카드(400)는 메모리(420)에 데이터를 저장하거나 또는 메모리(420)로부터 데이터를 외부로 출력할 수 있다. 메모리(420)는 앞서 설명한 바와 같은 에어갭을 구비하는 메모리장치를 포함할 수 있다. 따라서, 메모리 카드(400)의 고속 동작이 가능하다. 이러한 메모리 카드(400)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들면, 메모리 카드(400)는 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card, SM), 씨큐어 디지털 카드(secure digital, SD), 미니 씨큐어 디지털 카드(mini secure digital card, mini SD), 또는 멀티 미디어 카드(multi media card, MMC) 등을 포함할 수 있다.
도 14는 전자 시스템을 보여주는 블록도이다.
도 14를 참조하면, 전자 시스템(500)은 프로세서(510), 입/출력 장치(530) 및 칩(520)을 포함할 수 있고, 이들은 버스(540)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(510)는 프로그램을 실행하고, 전자 시스템(500)을 제어하는 역할을 할 수 있다. 입/출력 장치(530)는 전자 시스템(500)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 전자 시스템(500)은 입/출력 장치(530)를 이용하여 외부 장치, 예를 들면 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 칩(520)은 프로세서(510)의 동작을 위한 코드 및 데이터를 저장할 수 있고, 프로세스(510)에서 주어지는 동작을 일부 처리할 수 있다. 예를 들면, 칩(520)은 앞서 설명한 에어갭을 구비하는 반도체장치, 메모리셀 및 메모리장치를 포함할 수 있다. 따라서, 전자 시스템(500)의 성능을 향상시킬 수 있다. 전자 시스템(500)은 칩(520)을 필요로 하는 다양한 전자 제어 장치를 구성할 수 있으며, 예를 들면 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 고상 디스크 (solid state disk: SSD), 가전 제품(household appliances) 등에 이용될 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
51 : 기판 53 : 활성영역
54 : 소자분리영역 57 : 매립게이트전극
58 : 실링층 59 : 비트라인콘택홀
60 : 비트라인콘택플러그 61 : 제2절연층
62 : 비트라인 63 : 비트라인하드마스크
64 : 제1스페이서 65 : 콘택스페이서
69 : 분리층 70 : 스토리지노드콘택홀
72 : 제2스페이서 74 : 제1플러그
75 : 에어갭 76 : 캡핑패턴
77 : 오믹콘택층 78 : 제2플러그
79 : 스토리지노드콘택플러그 80 : 스토리지노드

Claims (46)

  1. 기판 상에 오픈부를 포함하는 분리구조물을 형성하는 단계;
    상기 오픈부의 측벽에 희생스페이서를 형성하는 단계;
    상기 희생스페이서 상에 상기 오픈부 내에 리세스되는 제1도전패턴을 형성하는 단계;
    상기 희생스페이서를 제거하여 에어갭을 형성하는 단계;
    상기 제1도전패턴 및 에어갭을 캡핑하는 라이너층을 형성하는 단계;
    상기 라이너층의 실리사이드화에 의해 제2도전패턴을 형성하는 단계; 및
    상기 제2도전패턴 상에 제3도전패턴을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  2. 제1항에 있어서,
    상기 라이너층을 형성하는 단계 이전에,
    상기 에어갭을 캡핑하도록 전면에 캡핑층을 형성하는 단계; 및
    상기 캡핑층의 식각에 의해 상기 제1도전패턴의 표면을 노출시키고 상기 에어갭을 캡핑하는 캡핑패턴을 형성하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  3. 제2항에 있어서,
    상기 캡핑층을 형성하는 단계는,
    플라즈마산화에 의해 진행되는 반도체장치 제조 방법.
  4. 제1항에 있어서,
    상기 라이너층을 형성하는 단계는,
    상기 에어갭을 캡핑하도록 전면에 폴리실리콘층을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  5. 제1항에 있어서,
    상기 제2도전패턴을 형성하는 단계는,
    상기 라이너층 상에 금속층을 형성하는 단계;
    어닐링에 의해 상기 금속층과 라이너층을 실리사이드화반응시키는 단계; 및
    미반응 상기 금속층을 제거하는 단계
    를 포함하는 반도체장치 제조 방법.
  6. 제1항에 있어서,
    상기 분리구조물을 형성하는 단계는,
    상기 기판 상에 트렌치에 의해 분리되는 제1분리층을 형성하는 단계;
    상기 트렌치에 희생층을 형성하는 단계;
    상기 제1분리층과 교차하도록 상기 희생층을 식각하여 예비 분리부를 형성하는 단계;
    상기 예비 분리부에 매립되는 제2분리층을 형성하는 단계;
    상기 오픈부가 형성되도록 상기 희생층을 제거하는 단계
    를 포함하는 반도체장치 제조 방법.
  7. 제6항에 있어서,
    상기 제1분리층과 제2분리층은 실리콘질화물을 포함하는 반도체장치 제조 방법.
  8. 제1항에 있어서,
    상기 제1도전패턴은 폴리실리콘층을 포함하고, 상기 제3도전패턴은 금속층을 포함하며, 상기 제2도전패턴은 금속실리사이드층을 포함하는 반도체장치 제조 방법.
  9. 기판 상에 제1도전패턴을 포함하는 복수의 도전구조물을 형성하는 단계;
    상기 도전구조물의 측벽에 보호스페이서를 형성하는 단계;
    상기 복수의 도전구조물 사이에 오픈부를 포함하는 분리구조물을 형성하는 단계;
    상기 오픈부의 측벽에 희생스페이서를 형성하는 단계
    상기 희생스페이서 상에 상기 오픈부 내에 리세스되는 제2도전패턴을 형성하는 단계
    상기 희생스페이서를 제거하여 에어갭을 형성하는 단계;
    상기 제2도전패턴 및 에어갭을 캡핑하는 라이너층을 형성하는 단계;
    상기 라이너층의 실리사이드화에 의해 제3도전패턴을 형성하는 단계; 및
    상기 제3도전패턴 상에 제4도전패턴을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  10. 제9항에 있어서,
    상기 라이너층을 형성하는 단계 이전에,
    상기 에어갭을 캡핑하도록 전면에 캡핑층을 형성하는 단계; 및
    상기 캡핑층의 식각에 의해 상기 제2도전패턴의 표면을 노출시키고 상기 에어갭을 캡핑하는 캡핑패턴을 형성하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  11. 제10항에 있어서,
    상기 캡핑층을 형성하는 단계는,
    플라즈마산화에 의해 진행되는 반도체장치 제조 방법.
  12. 제9항에 있어서,
    상기 라이너층을 형성하는 단계는,
    상기 에어갭을 캡핑하도록 전면에 폴리실리콘층을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  13. 제9항에 있어서,
    상기 제2도전패턴을 형성하는 단계는,
    상기 라이너층 상에 금속층을 형성하는 단계;
    어닐링에 의해 상기 금속층과 라이너층을 실리사이드화반응시키는 단계; 및
    미반응 상기 금속층을 제거하는 단계
    를 포함하는 반도체장치 제조 방법.
  14. 제9항에 있어서,
    상기 분리구조물을 형성하는 단계는,
    상기 도전구조물 사이를 갭필하는 희생층을 형성하는 단계;
    상기 도전구조물과 교차하도록 상기 희생층을 식각하여 예비 분리부를 형성하는 단계;
    상기 예비 분리부에 매립되는 분리층을 형성하는 단계;
    상기 오픈부가 형성되도록 상기 희생층을 제거하는 단계
    를 포함하는 반도체장치 제조 방법.
  15. 제14항에 있어서,
    상기 분리층은 실리콘질화물을 포함하고, 상기 희생층은 실리콘산화물을 포함하는 반도체장치 제조 방법.
  16. 제9항에 있어서,
    상기 제2도전패턴은 폴리실리콘층을 포함하고, 상기 제4도전패턴과 제1도전패턴은 금속층을 포함하며, 상기 제3도전패턴은 금속실리사이드층을 포함하는 반도체장치 제조 방법.
  17. 기판 상에 절연층을 형성하는 단계;
    상기 절연층 상에 복수의 비트라인구조물을 형성하는 단계;
    상기 비트라인구조물의 측벽에 제1스페이서를 형성하는 단계;
    상기 비트라인구조물 사이에 콘택홀을 포함하는 분리구조물을 형성하는 단계;
    상기 콘택홀의 측벽에 희생스페이서를 형성하는 단계
    상기 희생스페이서의 측벽에 제2스페이서를 형성하는 단계;
    상기 콘택홀의 하부를 확장시키는 단계;
    상기 확장된 콘택홀 내에 리세스되는 제1플러그를 형성하는 단계
    상기 희생스페이서를 제거하여 에어갭을 형성하는 단계;
    상기 제1플러그 및 에어갭을 캡핑하는 오믹콘택층을 형성하는 단계; 및
    상기 오믹콘택층 상에 제2플러그를 형성하는 단계
    를 포함하는 메모리장치 제조 방법.
  18. 제17항에 있어서,
    상기 오믹콘택층을 형성하는 단계는,
    상기 제1플러그 및 에어갭을 포함한 전면에 라이너 폴리실리콘층을 형성하는 단계; 및
    상기 라이너 폴리실리콘층 상에 금속층을 형성하는 단계;
    어닐링에 의해 상기 금속층과 라이너 폴리실리콘층을 실리사이드화반응시키는 단계; 및
    미반응 상기 금속층을 제거하는 단계
    를 포함하는 메모리장치 제조 방법.
  19. 제18항에 있어서,
    상기 라이너 폴리실리콘층을 형성하는 단계 이전에,
    상기 에어갭을 캡핑하도록 전면에 캡핑층을 형성하는 단계;
    상기 캡핑층의 식각에 의해 상기 제1플러그의 표면을 노출시키고 상기 에어갭을 캡핑하는 캡핑패턴을 형성하는 단계
    를 더 포함하는 메모리장치 제조 방법.
  20. 제17항에 있어서,
    상기 분리구조물을 형성하는 단계는,
    상기 비트라인구조물 사이에 희생층을 형성하는 단계;
    상기 비트라인구조물과 교차하도록 상기 희생층을 식각하여 예비 분리부를 형성하는 단계;
    상기 예비 분리부에 매립되는 분리층을 형성하는 단계; 및
    잔류 상기 희생층을 제거하는 단계
    를 포함하는 메모리장치 제조 방법.
  21. 제17항에 있어서,
    상기 제1스페이서와 제2스페이서는 실리콘질화물을 포함하고, 상기 희생스페이서는 실리콘산화물을 포함하는 메모리장치 제조 방법.
  22. 제17항에 있어서,
    상기 비트라인구조물을 형성하는 단계 이전에,
    상기 기판에 매립된 게이트전극을 포함하는 매립게이트형 트랜지스터를 형성하는 단계를 더 포함하는 메모리장치 제조 방법.
  23. 제17항에 있어서,
    상기 제2플러그를 형성하는 단계 이후에,
    상기 제2플러그 상에 메모리요소를 형성하는 단계를 더 포함하는 메모리장치 제조 방법.
  24. 제17항에 있어서,
    상기 복수의 비트라인구조물을 형성하는 단계에서,
    상기 기판의 비메모리셀영역 상에 게이트구조물을 동시에 형성하는 단계를 포함하는 메모리장치 제조 방법.
  25. 제17항에 있어서
    상기 복수의 비트라인구조물을 형성하는 단계는,
    상기 절연층을 식각하여 콘택홀을 형성하는 단계;
    상기 콘택홀을 갭필하는 폴리실리콘층을 형성하는 단계;
    상기 폴리실리콘층 상에 금속층을 형성하는 단계;
    상기 콘택홀의 직경보다 작은 선폭으로 상기 금속층과 폴리실리콘층을 식각하여 각각 비트라인과 비트라인콘택플러그를 형성하는 단계
    를 포함하는 메모리장치 제조 방법.
  26. 기판의 일부 표면을 노출시키는 오픈부를 갖는 분리구조물과 상기 오픈부에 내에 형성된 도전구조물을 포함하는 반도체 장치에 있어서,
    상기 도전구조물은,
    상기 오픈부 내에 리세스되어 형성된 제1도전패턴;
    상기 오픈부의 측벽과 제1도전패턴 사이에 형성된 에어갭;
    상기 에어갭을 캡핑하는 캡핑패턴;
    상기 제1도전패턴의 상부 표면, 상기 캡핑패턴 및 상기 오픈부의 상부 측벽 상에 형성된 금속실리사이드를 포함하는 제2도전패턴;
    상기 제2도전패턴 상에 형성된 제3도전패턴
    를 포함하는 반도체장치.
  27. 제26항에 있어서,
    상기 도전구조물은 플러그를 포함하는 반도체장치.
  28. 제26항에 있어서,
    상기 금속실리사이드는 폴리실리콘층의 실리사이드화물을 포함하는 반도체장치.
  29. 제26항에 있어서,
    상기 제1도전패턴은 폴리실리콘층을 포함하고, 상기 제3도전패턴은 금속층을 포함하는 반도체장치.
  30. 제26항에 있어서,
    상기 분리구조물은 실리콘질화물을 포함하는 반도체장치.
  31. 기판 상부에 형성된 제1도전패턴을 포함하는 복수의 도전구조물;
    상기 도전구조물의 측벽에 형성된 보호스페이서;
    상기 복수의 도전구조물 사이에 형성된 복수의 오픈부를 포함하는 분리구조물;
    상기 오픈부 내에 리세스되어 형성된 제2도전패턴;
    상기 제1도전패턴과 제2도전패턴 사이에 형성된 에어갭;
    상기 에어갭을 캡핑하는 캡핑패턴;
    상기 제2도전패턴의 상부 표면, 상기 캡핑패턴 및 오픈부의 상부 측벽 상에 형성된 금속실리사이드를 포함하는 제3도전패턴; 및
    상기 제3도전패턴 상에 형성된 제4도전패턴
    를 포함하는 반도체장치.
  32. 제31항에 있어서,
    상기 금속실리사이드는 폴리실리콘층의 실리사이드화물을 포함하는 반도체장치.
  33. 제31항에 있어서,
    상기 제2도전패턴은 폴리실리콘층을 포함하고, 상기 제4도전패턴은 금속층을 포함하는 반도체장치.
  34. 제31항에 있어서,
    상기 분리구조물과 보호스페이서는 실리콘질화물을 포함하는 반도체장치.
  35. 제31항에 있어서,
    상기 제2도전패턴, 제3도전패턴 및 제4도전패터의 적층구조는 플러그가 되는 반도체장치.
  36. 제31항에 있어서,
    상기 제4도전패턴에 연결되는 메모리요소를 더 포함하는 반도체장치.
  37. 제31항에 있어서,
    상기 기판에 매립된 게이트전극을 갖는 매립게이트형 트랜지스터를 더 포함하고, 상기 제2도전패턴은 상기 매립게이트형 트랜지스터의 소스영역 또는 드레인영역에 연결되는 반도체장치.
  38. 기판;
    상기 기판에 매립된 게이트전극을 포함하는 매립게이트형 트랜지스터;
    상기 매립게이트형 트랜지스터에 연결된 상기 기판 상부의 비트라인을 포함하는 복수의 비트라인구조물;
    상기 복수의 비트라인구조물 사이에 형성된 복수의 오픈부를 포함하는 분리구조물;
    상기 오픈부에 리세스되어 형성된 실리콘플러그;
    상기 실리콘플러그와 비트라인구조물 사이에 형성된 에어갭;
    상기 에어갭을 캡핑하는 캡핑패턴;
    상기 실리콘플러그, 캡핑패턴 및 상기 비트라인구구조물의 측벽을 덮는 금속실리사이드를 포함하는 오믹콘택층;
    상기 오믹콘택층 상에 형성된 금속플러그; 및
    상기 금속플러그 상에 형성된 메모리요소
    를 포함하는 메모리 장치.
  39. 제38항에 있어서,
    상기 금속실리사이드는 폴리실리콘층의 실리사이드화물을 포함하는 메모리 장치.
  40. 제38항에 있어서,
    상기 비트라인구조물의 측벽에 형성된 보호스페이서; 및
    상기 실리콘플러그의 측벽을 에워싸는 스페이서를 더 포함하고,
    상기 보호스페이서와 상기 스페이서 사이에 상기 에어갭이 형성된 메모리 장치.
  41. 제40항에 있어서,
    상기 보호스페이서와 스페이서는 실리콘질화물을 포함하는 메모리 장치.
  42. 제38항에 있어서,
    상기 오픈부의 하부는 측면 확장된 메모리 장치.
  43. 제38항에 있어서,
    상기 비트라인구조물과 상기 기판 사이에 형성되고 상기 기판의 일부 표면을 노출시키는 콘택홀을 포함하는 절연층;
    상기 콘택홀의 직경보다 작은 선폭을 갖고 상기 콘택홀에 형성된 비트라인콘택플러그; 및
    상기 비트라인콘택플러그의 주변에 형성된 콘택스페이서
    를 더 포함하는 메모리 장치.
  44. 제43항에 있어서,
    상기 비트라인구조물과 비트라인콘택플러그는 동일한 선폭을 갖는 메모리 장치.
  45. 제43항에 있어서,
    상기 스페이서는 상기 비트라인구조물의 측벽을 덮도록 연장되는 메모리 장치.
  46. 제38항에 있어서,
    상기 기판의 비메모리셀영역에 형성된 플라나게이트형 트랜지스터를 더 포함하는 메모리 장치.
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