TWI806330B - 半導體記憶結構 - Google Patents

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TWI806330B
TWI806330B TW111100159A TW111100159A TWI806330B TW I806330 B TWI806330 B TW I806330B TW 111100159 A TW111100159 A TW 111100159A TW 111100159 A TW111100159 A TW 111100159A TW I806330 B TWI806330 B TW I806330B
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張皓筌
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Abstract

一種半導體記憶結構，包含半導體基板、半導體基板上的位元線、位元線側壁上的介電襯層、以及位元線的一側上的電容接觸件。介電襯層包括：位元線側壁上的第一氮化物襯層、第一氮化物襯層側壁上的氧化物襯層、以及氧化物襯層側壁上的第二氮化物襯層。電容接觸件包括：設置於半導體基板上的半導體插塞、半導體插塞上的金屬插塞、包含分別沿著金屬插塞的側壁與底部延伸的側壁部與底部的金屬矽化物襯層、以及金屬矽化物襯層上的氮化物層。側壁部設置於第二氮化物襯層的正上方。

Description

半導體記憶結構
本揭露係有關於一種半導體記憶結構，且特別是有關於動態隨機存取記憶體之接觸件結構。
動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)廣泛地應用於消費性電子產品中。為了增加動態隨機存取記憶體裝置內的元件密度以及提升元件的效能，目前動態隨機存取記憶體的製造技術持續朝向元件尺寸的微縮化努力。
然而，當元件尺寸持續縮小時，許多挑戰隨之而生。舉例而言，在半導體製造過程中，由於半導體插塞與金屬插塞的接觸面積較小，因此在位元線之間產生較大的電容值。此外，在對多晶矽進行退火時，由於周圍的材料並不相同，導致應力與生長溫度不相同，使矽化物層在角落處容易產生不均勻的現象。因此，業界仍需要改進動態隨機存取記憶體的製程技術，以克服元件尺寸縮小所產生的問題。
本發明實施例提供一半導體記憶結構，包含半導體基板、半導體基板上的位元線、位元線側壁上的介電襯層，以及位元 線的一側上的電容接觸件。介電襯層包含：位元線側壁上的第一氮化物襯層、第一氮化物襯層側壁上的氧化物襯層、以及氧化物襯層側壁上的第二氮化物襯層。電容接觸件包含：半導體基板上的半導體插塞、半導體插塞上的金屬插塞、包含分別沿著金屬插塞的側壁與底部延伸側壁部與底部的金屬矽化物襯層、以及金屬矽化物襯層上的氮化物層。側壁部設置於第二氮化物襯層的正上方。
100:半導體記憶結構
102:半導體基板
102A:主動區
102B:隔離區
104:隔離部件
1041:隔離襯層
1042:隔離填充物
106:字元線
108:位元線接觸件
109:間隔物
110:蓋層
112:氧化物層
114:氮化物層
120:位元線
122,123:導電層
121,124,125:介電層
130:介電襯層
131:第一氮化物襯層
132:氧化物襯層
133:第二氮化物襯層
140:電容接觸件
141:半導體材料/半導體插塞
141b,141b’:本體部
141t,141t’:延伸部
143:氮化物材料層
144:氮化物層
146:金屬矽化物襯層
146b:底部
146s:側壁部
147:附著層
148:金屬插塞
152:介電層
154:導電阻障層
160:電容結構
162,166:電極層
164:介電層
1410:凹口
C:角落
D1,D2,D3,Z:方向
W132、W133、W146s、W120:寬度
T146b:厚度
讓本發明之特徵和優點能更明顯易懂，下文特舉不同實施例，並配合所附圖式作詳細說明如下：第1圖是根據本發明的一些實施例，繪示半導體記憶結構的上視示意圖。
第2-14圖是根據本發明的一些實施例，繪示形成半導體記憶結構在不同階段的剖面示意圖，其中半導體材料中的延伸部完全矽化。
第15-16圖是根據本發明的其他實施例，繪示形成半導體記憶結構在不同階段的剖面示意圖，其中半導體材料中的延伸部並未完全矽化。
第17-18圖是根據本發明的另一些實施例，繪示形成半導體記憶結構在不同階段的剖面示意圖，其中在高度方向上，金屬矽化物襯層中側壁部之底表面低於底部之頂表面。
第19-20圖是根據本發明的再另一些實施例，繪示形成半導體記憶結構在不同階段的剖面示意圖，其中在高度方向上，金屬矽化物襯層中側壁部之底表面高於底部之頂表面。
第1圖是根據本發明的一些實施例，繪示半導體記憶結構100的上視示意圖。在一些實施例中，半導體記憶結構100是動態隨機存取記憶體(DRAM)陣列(array)的一部分。在一些實施例中，半導體記憶結構100包含半導體基板102、字元線106、位元線接觸件108、位元線120、介電襯層130、以及電容接觸件140。
半導體基板102包含主動區102A與環繞主動區102A的隔離區102B。介電襯層130包含一對氮化物襯層131、133與夾在一對氮化物襯層131、133之間的氧化物襯層132。電容接觸件140包含金屬插塞148與圍繞金屬插塞148的附著層147及氮化物層144。
在此上視圖的實施例中，字元線106沿著第一方向D1延伸，位元線120沿著第二方向D2延伸，而主動區102A沿著第三方向D3延伸。在此實施例中，第一方向D1與第二方向D2垂直，而第三方向D3(即，主動區102A的延伸方向)與第二方向D2呈現大約10-40°之夾角，例如20°，以提高元件的積集度。
在此上視圖的實施例中，在第一方向上，電容接觸件140延伸穿過第二氮化物襯層133與氧化物襯層132而未穿過第一氮化物襯層131。在此實施例中，氮化物層144直接接觸該第一氮化物襯層131、該氧化物襯層132、與該第二氮化物襯層133。
應注意的是，第1圖僅顯示動態隨機存取記憶體(DRAM)的部分元件以簡化圖式。而後續圖示為沿著第1圖中剖線A-A’所示的剖面示意圖(第一方向D1與高度方向Z所形成的平面)，以利於說明半導體記憶結構的形成方法。
第2-14圖是根據本發明的一些實施例，繪示形成半導體記憶結構100在不同階段的剖面示意圖。
如第2圖所示，提供一半導體基板102，半導體基板102包含主動區102A與隔離區102B，且彼此交錯排列。在第2圖中，在半導體基板102的隔離區102B中設置隔離部件104，其包含隔離襯層1041與隔離填充物1042。
在一些實施例中，在半導體基板的主動區中埋設字元線(未繪示)。在一些實施例中，字元線作為閘極，並包含閘極介電層、閘極襯層、以及閘極電極(未繪示)。應注意的是，由於第1圖中的字元線106沿著第一方向D1延伸，且剖線A-A’並未接觸到字元線106，因此在第2圖中並沒有出現字元線。
在第2圖中，位元線接觸件108部分埋置於半導體基板102的主動區102A中，以利於後續與位元線120電性連接。在一些實施例中，位元線接觸件108的兩側設置間隔物109，以防止位元線接觸件與後續形成的電容接觸件連接而短路。
在一些實施例中，位元線接觸件108為具有摻質的多晶矽，以降低與後續形成的位元線的接觸電阻。摻質可包含n型或p型摻質，例如氮、砷、磷、銻離子或硼、鋁、鎵、銦、氟化硼離子。
在一些實施例中，間隔物109為介電材料，其包含氮化物，例如氮化矽。
請繼續參照第2圖，蓋層110形成於半導體基板102上，以保護半導體基板內的元件不受後續製程影響而損害。在一些實施例中，蓋層110包含氧化物層112與氮化物層114。
在一些實施例中，氧化物層112包含由四乙氧基矽烷 (tetraethylorthosilicate，TEOS)形成的氧化矽層。在一些實施例中，氮化物層114包含氮化矽(SiN)或氮氧化矽(SiON)。在一些實施例中，氧化物層112與氮化物層114可藉由如上所述的沉積製程依序來形成。
接著，如第2圖所示，形成位元線120於半導體基板102上，也包含形成位元線120於位元線接觸件108上。在一些實施例中，於位元線接觸件108上的位元線120包含位於位元線接觸件108上的導電層122與123、及位於導電層122與123上的介電層124與125。而於隔離部件104上的位元線120包含位於蓋層110上的介電層121、位於介電層121上的導電層122與123、及位於導電層122與123上的介電層124與125。藉由最上層的介電層144與145，可保護下方膜層(例如導電層122與123)在後續製程中免於受到損害。
在一些實施例中，導電層122與123包含摻雜的多晶矽、金屬、或金屬氮化物，例如鎢(W)、鈦(Ti)及氮化鈦(TiN)等。在一些實施例中，介電層121、124與125包含氮化物，例如氮化矽等。
接著，如第2圖所示，形成介電襯層130於位元線120的兩側壁與頂表面上以及蓋層110上，可防止位元線120與後續形成的電容接觸件直接接觸而短路。
在一些實施例中，位於位元線120的兩側壁的介電襯層130包含第一氮化物襯層131與第二氮化物襯層133、以及設置於兩者之間的氧化物襯層132，藉以防止位元線120與後續形成的電容接觸件之間產生寄生電容。在一替代實施例中，氧化物襯層132也可由氣隙(air gap)取代。
在一些實施例中，位於位元線120的頂表面上與蓋層110上的介電襯層130僅包含第二氮化物襯層133，以保護下方膜層不受後續製程影響。
在一些實施例中，先藉由沉積製程沉積第一氮化物襯層131與氧化物襯層132後，再藉由回蝕刻製程去除位於位元線120的頂表面上與蓋層的頂表面上的第一氮化物襯層131與氧化物襯層132，最後再藉由沉積製程沉積氮化物襯層133，使得氧化物襯層132夾設於第一氮化物襯層131與第二氮化物襯層133之間。
接著，第3-13圖為在位元線120的一側形成電容接觸件140之不同階段的剖面圖。
如第3圖所示，藉由回蝕刻製程沿著介電襯層120的側壁凹蝕蓋層110與半導體基板102(也包含蝕刻部分的間隔物109)，使後續形成的電容接觸件與半導體基板102的主動區102A電性連接。
接著，如第4-5圖所示，藉由沉積製程沉積半導體材料141，再藉由回蝕刻製程蝕刻半導體材料141，使半導體材料141之頂表面低於位元線120之頂表面，且高於位元線120中的導電層123。在一些實施例中，半導體材料141包含摻雜多晶矽。
接著，如第6圖所示，藉由蝕刻製程移除位於半導體材料141上的第二氮化物襯層133與氧化物襯層132。在此實施例中，蝕刻劑包含SiCoNi，以在大致上不蝕刻半導體材料141的情況下，蝕刻第二氮化物襯層133與氧化物襯層132。此外，可將第一氮化物襯層131作為蝕刻停止層，並藉由蝕刻訊號來停止蝕刻製程。藉此，可保留第一氮化物襯層131於整個位元線120之側壁上並保護 位元線120不受後續製程影響。在此，第二氮化物襯層133與氧化物襯層132的移除可以包含移除位元線120中最上層的介電層125的一部分。即，位元線120的高度可能受蝕刻製程的影響而小幅下降。在其他實施例中，第二氮化物襯層133與氧化物襯層132的移除不包含移除位元線120的一部分。即，位元線120的高度可以不受蝕刻製程的影響。
接著，如第7-8圖所示，藉由沉積製程再次沉積半導體材料141，並且再次藉由回蝕刻製程蝕刻半導體材料141，使半導體材料141之頂表面低於位元線120之頂表面，且高於氧化物襯層132與第二氮化物襯層133之頂表面。
接著，如第9-10圖所示，藉由沉積製程順應性沉積氮化物材料層143，再藉由蝕刻製程蝕刻位於半導體材料141之頂表面上與位元線120之頂表面上的氮化物材料層143直到部分的半導體材料141之頂表面露出，而留下位元線120兩側的氮化物層144。
在一些實施例中，氮化物層144的頂表面與第一氮化物襯層131及位元線120的頂表面齊平，使得氮化物層144具有較精細的圖案，而利於後續定義出金屬矽化物襯層。此外，氮化物層144的側壁直接接觸第一氮化物襯層131的側壁。
藉由氮化物層與半導體材料取代上部的氧化物襯層，可防止後續因為後清洗(post-clean)製程而對氧化物襯層之損壞。
接著，如第11圖所示，以氮化物層144作為蝕刻遮罩，藉由蝕刻製程蝕刻半導體材料141，以在半導體材料141中形成凹口1410，並將半導體材料141劃分成在凹口1410的側壁上之延伸 部141t與在凹口的底部下之本體部141b。在一些實施例中，本體部141b之頂表面低於延伸部141t之頂表面且高於位元線120中的導電層123之頂表面。在一些實施例中，至少一部分的本體部141b與至少一部分的延伸部141t將於後續轉化為金屬矽化物襯層。
在第11圖中，本體部141b與延伸部141t僅相交於一點。即，本體部141b的頂表面與延伸部141t的底表面大致上齊平。在另一些實施例中，本體部141b與延伸部141t藉由部分側壁彼此連接。在又另一些實施例中，本體部141b與延伸部141彼此不連接。
接著，如第12圖所示，藉由矽化(silicidation)製程將部分的半導體材料141轉變為金屬矽化物襯層146，以降低與後續金屬插塞(未繪示)的接觸電阻。具體來說，沿著凹口1410的側表面延伸之延伸部141t完全轉變為金屬矽化物襯層146的側壁部146s，沿著凹口1410的底部延伸之本體部141b部分轉變為金屬矽化物襯層146的底部146b。在此，剩餘的半導體材料141稱為半導體插塞141，剩餘的本體部141b稱為本體部141b’。
在一些實施例中，由於矽化製程的影響，底部146b於角落C處呈現弧形，因此側壁部146s不直接接觸底部146b。在一些實施例中，在高度方向Z上，側壁部146s之底表面與底部146b之頂表面齊平。應注意的是，在此，底部146b之頂表面表示為底部146b最高點之頂表面。
在一些實施例中，在高度方向Z上，側壁部146s夾設於氮化物層144與第二氮化物襯層133之間。在一些實施例中，在高度方向Z上，氮化物層144的側壁、側壁部146s的側壁、與第二氮化物襯層133的側壁彼此對準(align)。即，在高度方向Z上，由上 而下設置氮化物層144、側壁部146s與第二氮化物襯層133。也就是說，側壁部146s位於第二氮化物襯層133的正上方。在一些實施例中，側壁部146s設置於第一氮化物襯層131的側壁上，底部146b設置於第二氮化物襯層133的側壁上。
在第12圖中，在高度方向Z上，側壁部146s設置於氧化物襯層132的正上方。即，側壁部146s之底表面與氧化物襯層132之頂表面及第二氮化物襯層133之頂表面直接接觸。在第12圖中，在高度方向Z上，氮化物層144的側壁、側壁部146s的側壁、與氧化物襯層132的側壁彼此對準。
在一些實施例中，矽化製程包含先沉積金屬(例如鈷)於包含延伸部141t與本體部141b的半導體材料141上，對前述金屬進行退火製程，再使用濕蝕刻製程移除前述金屬未進行反應的部分，以形成金屬矽化物襯層146。在一些實施例中，金屬矽化物襯層146包含鈷化矽(CoSi)。
相較於僅具有本體部的半導體材料，本發明實施例藉由半導體材料更包含延伸部，使角落的半導體材料因接觸較相近的材料，在矽化過程中可具有較均勻應力及生長溫度，因而改善金屬矽化物層的均勻度。也就是說，本發明實施例的金屬矽化物層146之底部146b在角落C處並無大幅下降(底部146b在角落C處僅形成較為平坦的弧面)，而可提升底部146b的均勻度。
本發明實施例藉由金屬矽化物襯層的側壁部，可提升與後續形成的金屬插塞之接觸面積，以更降低接觸電阻。
在一些實施例中，由於半導體材料141的延伸部141t與本體部141b同時藉由矽化製程而轉變為金屬矽化物襯層146的 側壁部146s與底部146b，因此側壁部146s的寬度W146s大致上等於底部146b的厚度T146。
在一些實施例中，金屬矽化物襯層146的側壁部146s之寬度W146s不大於氧化物襯層132之寬度W132與第二氮化物襯層133之寬度W133之和(W132+ W133)。在第12圖中，金屬矽化物襯層146的側壁部146s之寬度W146s等於氧化物襯層132與第二氮化物襯層133之寬度。藉此，可維持後續欲形成的金屬插塞之寬度，而防止後續金屬插塞與導電阻障層的偏移。
在一些實施例中，金屬矽化物襯層146的側壁部146s之寬度W146s與位元線120之寬度W120之比例介於1%-65%之間。介於上述比例之間，可在不使後續金屬插塞與導電阻障層偏移的情況下，減少電容接觸件的接觸電阻。在第12圖中，上述比例介於40%-65%之間。
接著，如第13圖所示，藉由沉積製程與平坦化製程沿著金屬矽化物襯層146的表面形成附著層材料，並且於附著層材料上形成金屬材料，再藉由平坦化製程除去多餘的部分，以形成附著層147與金屬插塞148。
在第13圖中，電容接觸件140包含設置於半導體基板102上的半導體插塞(在第13圖中僅有本體部141b’)、包括分別沿著金屬插塞148的側壁與底部延伸的側壁部146s與底部146b的金屬矽化物襯層146、設置於金屬矽化物襯層146上的氮化物層144、以及設置於金屬矽化物襯層146與金屬插塞148之間的附著層147。
在一些實施例中，附著層147可增加金屬矽化物襯層146與金屬插塞148之間的黏著力。在一些實施例中，附著層147之 頂表面、金屬插塞148之頂表面與氮化物層144之頂表面齊平。在一些實施例中，由於附著層147沿著金屬矽化物襯層146的側壁部146s和底部146b來形成，因此附著層147大致上呈現為U形並且圍繞金屬插塞148。
在一些實施例中，附著層147沿著氮化物層144的側壁與金屬矽化物襯層146的側壁部146s與底部146b延伸，並且直接接觸氮化物層144與金屬矽化物襯層146的側壁部146s與底部146b。在一些實施例中，附著層147包含鈦(Ti)或氮化鈦(TiN)等等。
在一些實施例中，金屬插塞148之頂表面與氮化物層144之頂表面齊平。在一些實施例中，在高度方向Z上，金屬矽化物襯層146的側壁部146s之頂表面低於金屬插塞148之頂表面。在一些實施例中，金屬矽化物襯層146的側壁部146s與氮化物層144皆設置於第一氮化物襯層131與該金屬插塞148之間。
在一些實施例中，金屬插塞148的上部之側壁被氮化物層144圍繞，而金屬插塞148的下部之側壁被金屬矽化物襯層146的側壁部146s圍繞。
相較於僅於金屬插塞的底部設置金屬矽化物襯層的情況，本發明實施例更於金屬插塞148的側壁設置金屬矽化物襯層146而增加接觸面積，進而降低電容接觸件的電阻。
在一些實施例中，金屬插塞148之底表面不低於位元線120中的導電層123的頂表面，藉以降低位元線120與電容接觸件140的電容值。
在一些實施例中，位元線接觸件108下方的半導體基 板102中具有摻雜區(未繪示)，其可作為源極，電容接觸件170下方的半導體基板102也具有摻雜區(未繪示)，其可作為汲極。可搭配第1圖，在任一沿著第三方向D3延伸的主動區102A中，排列順序為電容接觸件140、字元線106、位元線接觸件108、字元線106、電容接觸件140，而可分別作為汲極、閘極、源極、閘極、汲極。也就是說，在主動區102A中含有兩組電晶體結構共用同一個源極，而可更有效利用佈局節省製造成本。
接著參照第14圖，在電容接觸件140與位元線120上形成介電層152、導電阻障層154與電容結構160。
在一些實施例中，在第一方向D1上，介電層152與導電阻障層154兩者交錯排列。導電阻障層154位於電容接觸件140的正上方且橫跨至氮化物層144。在一些實施例中，導電阻障層154包含可阻擋蝕刻溶液滲透的材料，例如鎢或銅。
在一些實施例中，電容結構160包含電極層162與166及夾設於其中的介電層164。在一些實施例中，電極層162形成於導電阻障層154上，且具有U型的剖面輪廓。在一些實施例中，介電層164沿著電極層162與導電阻障層154延伸，且為連續的膜層。應注意的是，第14圖的電容結構僅為示例，本發明所屬領域中具有通常知識者也可應用不同於第11圖的電容結構於電容接觸件140上。
在一些實施例中，介電層164可包含氮化矽(Si3N4)、氧化鋁(Al2O3)、氧化釔(Y2O3)、氧化鈦(TiO2)、二氧化鉿(HfO2)或二氧化鋯(ZrO2)等。在一些實施例中，電極層162與166可包含矽鍺(SiGe)、鈦、氮化鈦、氮化鎢、鉭或氮化鉭等，藉以 降低漏電流。
應注意的是，在形成電容結構160之後仍可形成額外的部件，例如金屬層與介電層等等，以完成記憶元件(如動態隨機存取記憶體(DRAM))的製作。
綜上所述，本發明實施例藉由形成金屬矽化物襯層的側壁部與底部，可使金屬矽化物襯層的均勻度提升，同時降低電容接觸件中的電阻，進而提升半導體效能。
第15-16圖是根據本發明的其他實施例，繪示形成半導體記憶結構在不同階段的剖面示意圖。
承接第11圖，如第15圖所示，藉由矽化(silicidation)製程，將沿著凹口1410的側壁延伸之延伸部141t部分轉變為金屬矽化物襯層146的側壁部146s，沿著凹口1410的底部延伸之本體部141b部分轉變為金屬矽化物襯層146的底部146b。在此，剩餘的半導體材料141稱為半導體插塞141，剩餘的本體部141b稱為本體部141b’，剩餘的延伸部141t稱為延伸部141t’。在一些實施例中，本體部141b’不接觸延伸部141t’。
在第15圖中，在高度方向Z上，延伸部141t’設置於氧化物襯層132的正上方。即，延伸部141t’之底表面與氧化物襯層132之頂表面直接接觸。
在第15圖中，在高度方向Z上，氮化物層144的側壁、延伸部141t’的側壁、與氧化物襯層132的側壁彼此對準。即在高度方向Z上，由上而下設置氮化物層144、延伸部141t’與氧化物襯層132。換句話說，在高度方向Z上，延伸部141t’夾設於氮化物層144與氧化物襯層132之間。
在第15圖中，延伸部141t’設置於第一氮化物襯層131的側壁上，本體部141b’設置於第二氮化物襯層133的側壁上。在第一方向D1上，延伸部141t’設置於第一氮化物襯層131與金屬矽化物襯層146的側壁部146s之間。
在第15圖中，金屬矽化物襯層146的側壁部146s之寬度W146s小於氧化物襯層132之寬度W132與第二氮化物襯層133之寬度W133之和。金屬矽化物襯層146的側壁部146s之寬度W146s大致上等於底部146b的厚度T146b。在第15圖中，金屬矽化物襯層146的側壁部146s之寬度W146s與位元線120之寬度W120之比例介於1%-40%或5%-30%之間。
本發明實施例藉由半導體插塞141b’更包含延伸部141t’，可進一步降低位元線的電容值。
接著，類似於上述製程，形成附著層147與金屬插塞148，而可得到如第16圖的半導體記憶結構。
第17-18圖是根據本發明的另一些實施例，繪示形成半導體記憶結構在不同階段的剖面示意圖。
承接第10圖，如第17圖所示，在半導體材料141中形成凹口1410，並將半導體材料141劃分成在凹口1410的側壁上之延伸部141t與在凹口的底部下之本體部141b，且本體部141b與延伸部141t之部分側壁彼此連接，並藉由類似於上述製程，可得到如第18圖的半導體記憶結構。
第18圖類似於第13圖，其差異在於，在高度方向Z上，金屬矽化物襯層146中側壁部146s之底表面低於底部146b之頂表面。藉此，可更有效減少金屬矽化物襯層146的底部146b於角落 處因材料不同而產生不同的應力及生長溫度，進而更提升均勻度。
第19-20圖是根據本發明的另一些實施例，繪示形成半導體記憶結構在不同階段的剖面示意圖。
承接第10圖，如第19圖所示，在半導體材料141中形成凹口1410，並將半導體材料141劃分成在凹口1410的側壁上之延伸部141t與在凹口的底部下之本體部141b，且本體部141b與延伸部141t之側壁不連接(或將本體部141b與延伸部141t投影到高度方向Z上彼此不接觸)，並藉由類似於上述製程，可得到如第20圖的半導體記憶結構。
第20圖類似於第18圖，其差異在於，在高度方向Z上，金屬矽化物襯層146中側壁部146s之底表面高於底部146b之頂表面。藉此，可提升金屬插塞的接觸面積，進而減少電容接觸件中的電阻。
綜上所述，本發明實施例藉由設置於金屬插塞的兩側的金屬矽化物襯層之側壁部，可減少電容接觸件的電阻，還可提升金屬矽化物襯層之均勻度。此外，藉由設置於金屬矽化物襯層之側壁部上的半導體插塞之延伸部，可進一步降低位元線的電容值。
102:半導體基板
102A:主動區
102B:隔離區
104:隔離部件
1041:隔離襯層
1042:隔離填充物
108:位元線接觸件
109:間隔物
110:蓋層
112:氧化物層
114:氮化物層
120:位元線
122,123:導電層
121,124,125:介電層
130:介電襯層
131:第一氮化物襯層
132:氧化物襯層
133:第二氮化物襯層
140:電容接觸件
141b’:本體部
144:氮化物層
146:金屬矽化物襯層
146b:底部
146s:側壁部
147:附著層
148:金屬插塞
D1,Z:方向

Claims (10)

  1. 一種半導體記憶結構，包括：一半導體基板；一位元線，設置於該半導體基板上；一介電襯層，設置於該位元線之側壁上，其中該介電襯層包括：一第一氮化物襯層，設置於該位元線之側壁上；一氧化物襯層，設置於該第一氮化物襯層的側壁上；以及一第二氮化物襯層，設置於該氧化物襯層的側壁上；以及一電容接觸件，設置於該位元線的一側上，其中該電容接觸件包括：一半導體插塞，設置於該半導體基板上；一金屬插塞，設置於該半導體插塞上；一金屬矽化物襯層，包括分別沿著該金屬插塞的側壁與底部延伸一側壁部與一底部，其中該側壁部設置於該第二氮化物襯層的正上方；以及一氮化物層，設置於該金屬矽化物襯層的該側壁部上。
  2. 如請求項1之半導體記憶結構，其中該側壁部不直接接觸該底部。
  3. 如請求項1之半導體記憶結構，其中該側壁部設置於該第一氮化物襯層與該金屬插塞之間。
  4. 如請求項1之半導體記憶結構，其中在一高度方向上，該側壁部夾設於該氮化物層與該第二氮化物襯層之間。
  5. 如請求項1之半導體記憶結構，其中該氮化物層的側壁、該側壁部的側壁與該第二氮化物襯層的側壁彼此對準。
  6. 如請求項1之半導體記憶結構，其中該側壁部直接接觸該氧化物襯層。
  7. 如請求項1之半導體記憶結構，其中該半導體插塞包括設置於該底部下之一本體部與設置於該側壁部的側壁上之一延伸部，其中該本體部不接觸該延伸部。
  8. 如請求項7之半導體記憶結構，其中在一高度方向上，該延伸部夾設於該氮化物層與該氧化物襯層之間。
  9. 如請求項7之半導體記憶結構，其中該延伸部設置於該第一氮化物襯層與該側壁部之間。
  10. 如請求項1之半導體記憶結構，其中在一上視圖中，該氮化物層直接接觸該第一氮化物襯層、該氧化物襯層、與該第二氮化物襯層。
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