KR100493411B1 - 반도체 소자의 셀 플러그 형성방법 - Google Patents

반도체 소자의 셀 플러그 형성방법 Download PDF

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Abstract

본 발명은 셀 플러그 저항을 줄이어 메모리 소자의 동작속도를 향상시키기 위한 반도체 소자의 셀 플러그 형성방법에 관한 것으로, 반도체 기판상에 제 1 층간 절연막 및 제 2 층간 절연막을 차례로 형성하는 단계와, 상기 반도체 기판의 표면이 소정부분 노출되도록 상기 제 2 층간 절연막 및 제 1 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계와, 상기 콘택홀에 상기 반도체 기판에 연결되는 제 1 셀 플러그를 형성하는 단계와, 상기 제 1 셀 플러그 표면에 실리사이드 콘택을 형성하는 단계와, 상기 콘택홀을 포함한 전면에 티타늄 질화막을 형성하는 단계와, 평탄화 공정으로 제 2 층간 절연막상의 티타늄 질화막을 제거하여 상기 콘택홀 내부에 제 2 셀 플러그를 형성하는 단계를 포함하여 형성함을 특징으로 한다.

Description

반도체 소자의 셀 플러그 형성방법{Method for Fabricating Cell Plug of Semiconductor Device}
본 발명은 반도체 소자의 제조방법에 관한 것으로 특히, 셀 플러그 저항을 줄이어 메모리 반도체 소자의 리드/라이트(Read/Write) 동작속도를 향상시키기 위한 반도체 소자의 셀 플러그 형성방법에 관한 것이다.
이하, 첨부된 도면을 참조하여 종래 기술에 따른 반도체 소자의 셀 플러그 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1g는 종래 기술에 따른 반도체 소자의 셀 플러그 제조공정 단면도이다.
종래 반도체 소자의 제조방법은 도 1a에 도시된 바와 같이, 반도체 기판(11)의 소정 영역상에 복수개의 게이트(12)를 형성하고 상기 게이트(12)를 포함한 반도체 기판(11)의 전면에 절연막을 증착한 후, 상기 게이트(12) 양측면에만 남도록 상기 절연막을 선택적으로 제거하여 절연막 측벽(13)을 형성한다.
그리고, 도면에는 도시되지 않았지만 상기 반도체 기판(11)의 소정 영역에 불순물 이온을 주입하여 상기 게이트(12) 및 절연막 측벽(13) 양측 하부의 반도체 기판(11)에 소오스/드레인 불순물 영역을 형성한다.
이어, 반도체 기판(11)의 전면에 소정 두께의 제 1 층간 절연막(14)을 증착한 후, 에치백 또는 화학기계적연마 공정으로 상기 게이트(12) 상부가 노출되도록 상기 제 1 층간 절연막(14)을 평탄화시킨다.
이어, 상기 불순물 영역이 형성된 반도체 기판(11)의 일영역이 노출되도록 상기 제 1 층간 절연막(14)을 선택적으로 제거하여 제 1 콘택홀을 형성하고 상기 제 1 콘택홀에 다결정 또는 단결정 실리콘을 매립하여 제 1 셀 플러그(15)를 형성한다.
이어, 전면에 제 2 층간 절연막(16)을 증착하고 포토 및 식각 공정으로 상기 제 1 셀 플러그(15) 및 그에 인접한 영역이 노출되도록 상기 제 2 층간 절연막(16)을 선택적으로 제거하여 제 2 콘택홀(17)을 형성한다.
그리고, 도 1b에 도시된 바와 같이 상기 제 2 콘택홀(17)을 포함한 반도체 기판(11)의 전면에 제 2 셀 플러그용 물질(18)을 증착한다.
여기서, 상기 제 2 셀 플러그용 물질(18)로는 단결정 또는 다결정 실리콘막을 사용한다.
그리고, 도 1c에 도시된 바와 같이 상기 제 2 콘택홀(17) 내부에만 남도록 상기 제 2 층간 절연막(16) 상부의 제 2 셀 플러그용 물질(18)을 선택적으로 제거하여 제 2 셀 플러그(18a)를 형성한다.
여기서, 상기 제 2 셀 플러그용 물질(18) 제거 공정은 에치백(Etch-back) 공정이나 화학기계적연마(CMP : Chemical Mechanical Polishing) 공정을 이용하여 실시한다.
그리고, 스토리지 노드(Storage node)를 메탈로 사용하는 MIM(Metal-Insulator-Metal) 캐패시터 구조에서는 스토리지 노드(Storage node)와 제 2 셀 플러그 사이에 실리사이드 콘택(Silicide contact) 및 배리어 메탈(Barrier Metal)을 형성해 주어야 하므로, 상기 실리사이드 콘택 및 배리어 메탈 형성 영역을 정의하기 위하여 도 1c에 도시된 바와 같이, 에치백(Etch-back) 공정으로 상기 제 2 셀 플러그(18a) 상부를 수십 nm 이상 제거한다.
그리고, 도 1e에 도시된 바와 같이, 상기 제 2 셀 플러그(18a)의 상부 표면상에 실리사이드 콘택(19)을 형성한다.
여기서, 상기 실리사이드 콘택(19)은 티타늄 실리사이드막으로, 이는 물리기상증착법(PVD : Physical Vapor Deposition))으로 티타늄막을 증착한 후 열처리하여 상기 제 2 셀 플러그(18a)의 실리콘과 티타늄막의 티타늄의 반응으로 티타늄 실리사이드막을 형성하고 반응하지 않은 상기 티타늄막을 제거하여 형성하거나, 화학기상증착법(CVD : Chemical Vapor Deposition)에 의한 인-시튜(In-situ) 티타늄 실리사이드 증착 공정을 이용하여 형성한다.
그리고, 도 1f에 도시된 바와 같이 상기 실리사이드 콘택(19)을 포함한 반도체 기판(11)의 전면에 티타늄 질화막(20)을 증착한다.
이어, 도 1g에 도시된 바와 같이 에치백 또는 화학기계적연마(CMP) 공정으로 상기 제 2 층간 절연막(16) 상부의 상기 티타늄 질화막(20)을 선택적으로 제거하여 배리어막(20a)을 형성한다.
이후, 후속 공정으로 상기 배리어막(20a)에 콘택되는 MIM 캐패시터를 형성하여 종래 기술에 따른 반도체 소자를 완성한다.
그러나, 상기와 같은 종래의 반도체 소자의 셀 플러그 형성방법은 다음과 같은 문제점이 있다.
첫째, 비저항이 높은 실리콘을 셀 플러그 물질로 사용하므로 메모리 소자의 디자인 룰(Design Rule)이 감소함에 따라 증가되는 셀 플러그 저항이 더욱더 증가하게 되므로 소자의 리드/라이트(Read/Write) 속도가 저하된다.
둘째, MIM 캐패시터 하부 전극과 셀 플러그 사이에 실리사이드 콘택 및 배리어 메탈을 형성하기 위해서는 제 2 셀 플러그 상부 에치백 공정, 배리어 메탈 공정 및 평탄화 공정 등의 복잡한 공정이 요구된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 메모리 소자의 동작 속도를 향상시킬 수 있고 제조 공정을 단순화시킬 수 있는 반도체 소자의 셀 플러그 형성방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 셀 플러그 형성방법은 반도체 기판상에 제 1 층간 절연막 및 제 2 층간 절연막을 차례로 형성하는 단계와, 상기 반도체 기판의 표면이 소정부분 노출되도록 상기 제 2 층간 절연막 및 제 1 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계와, 상기 콘택홀에 상기 반도체 기판에 연결되는 제 1 셀 플러그를 형성하는 단계와, 상기 제 1 셀 플러그 표면에 실리사이드 콘택을 형성하는 단계와, 상기 콘택홀을 포함한 전면에 티타늄 질화막을 형성하는 단계와, 평탄화 공정으로 제 2 층간 절연막상의 티타늄 질화막을 제거하여 상기 콘택홀 내부에 제 2 셀 플러그를 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 셀 플러그 형성방법을 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 셀 플러그 제조공정 단면도이다.
본 발명에 따른 반도체 소자의 셀 플러그 제조방법은 우선, 도 2a에 도시된 바와 같이, 반도체 기판(21)에 복수개의 게이트(22)를 형성한다.
이어, 상기 게이트(22)를 포함한 반도체 기판(21)의 전면에 절연막을 증착하고 에치백(Etch-back) 공정으로 상기 절연막을 선택적으로 제거하여 상기 게이트(22) 양측면에 절연막 측벽(23)을 형성하다.
그리고 도면에는 도시되지 않았지만 상기 반도체 기판(21)에 불순물 이온을 주입하여 소오스/드레인 불순물 영역을 형성한다.
이어, 상기 반도체 기판(21)의 전면에 제 1 층간 절연막(24)을 형성하고 상기 게이트(22)의 상부 표면이 노출되도록 상기 제 1 층간 절연막(24) 평탄화 공정을 실시한다.
그리고, 상기 불순물 영역이 형성된 반도체 기판(21)이 소정부분 노출되도록 상기 제 1 층간 절연막(24)을 선택적으로 제거하여 제 1 콘택홀을 형성하고, 상기 제 1 콘택홀을 포함한 반도체 기판의 전면에 단결정 내지 다결정 실리콘막을 증착한다.
이어, 에치백 또는 화학기계적연마 공정으로 상기 제 1 콘택홀 내부에만 남도록 상기 실리콘막을 선택적으로 제거하여 제 1 셀 플러그(25)를 형성한다.
그리고, 상기 반도체 기판(21)의 전면에 제 2 층간 절연막(26)을 형성하고 포토 및 식각 공정으로 상기 제 1 셀 플러그(25) 및 그에 인접한 영역이 노출되도록 상기 제 2 층간 절연막(26)을 선택적으로 제거하여 제 2 콘택홀(27)을 형성한다.
상기 제 1 셀 플러그(25)를 형성하기 위한 다른 방법으로는 상기 제 1 층간 절연막(24)을 형성한 후에 제 1 콘택홀을 형성하지 않고, 상기 제 1 층간 절연막(24)상에 제 2 층간 절연막(26)을 증착하고 반도체 기판(21)의 일영역이 노출되도록 상기 제 1, 제 2 층간 절연막(24, 26)을 제거하여 콘택홀을 형성한 후에 상기 콘택홀에 단결정 내지 다결정 실리콘막을 매립하고 에치백 공정으로 상기 제 2 층간 절연막(24) 상부에 형성된 실리콘막과 상기 콘택홀 내부에 매립된 실리콘막의 일정량을 제거하여 형성한다.
그리고, 도 2b에 도시된 바와 같이 상기 노출된 제 1 셀 플러그(25) 상부 표면에 실리사이드 콘택(28)을 형성한다.
상기 실리사이드 콘택(28)은 티타늄 실리사이드막으로, 물리기상증착법(PVD)으로 상기 반도체 기판(21)의 전면에 티타늄막(Ti)을 증착하고 열처리하여 상기 제 1 셀 플러그(25)의 실리콘과 상기 티타늄막(Ti)의 티타늄을 반응시키어 형성한 후에 반응하지 않은 티타늄막을 제거하여 형성하거나, 화학기상증착법(CVD)에 의한 인-시튜(in-situ) 티타늄 실리사이드 증착 공정을 통해 형성한다.
상기 두 가지 방법을 모두 사용하여도 무방하지만 특히, 화학기상증착법에 의한 티타늄 실리사이드 증착법은 스탭 커버리지(Step Coverage)가 우수할 뿐만 아니라 물리기상증착법을 사용하였을 때 필요로 되는 열처리 공정을 실시하지 않아도 되므로 공정이 단순화되는 장점이 있다.
이어, 도 2c에 도시된 바와 같이 상기 제 2 콘택홀(27)을 포함한 반도체 기판(21)의 전면에 화학기상증착법으로 배리어막인 티타늄 질화막(TiN)(29)을 증착한다.
이어, 도 2d에 도시된 바와 같이 에치백 또는 화학기계적연마 공정으로 상기 제 2 콘택홀(27) 내부에만 남도록 상기 제 2 층간 절연막(26) 상부의 티타늄 질화막(29)을 선택적으로 제거하여 상기 제 2 콘택홀(27) 내부에 제 2 셀 플러그(29a)를 형성한다.
그리고, 후속 공정으로 상기 제 2 셀 플러그(29a)에 콘택되는 MIM 구조의 캐패시터를 형성하여 본 발명에 따른 반도체 소자를 완성한다.
상기와 같은 본 발명의 반도체 소자의 셀 플러그 형성방법은 다음과 같은 효과가 있다.
첫째, 비저항이 낮은 금속물질을 셀 플러그에 사용하여 셀 플러그 저항을 크게 줄일 수 있으므로 메모리 소자의 동작 속도를 향상시킬 수 있다.
둘째, 셀 플러그를 금속으로 형성하여 MIM 캐패시터 하부 전극과 셀 플러그간의 콘택을 위한 티타늄 실리사이드 콘택, 배리어 매립 및 평탄화 공정이 필요하지 않으므로 공정을 단순화시킬 수 있다.
셋째, 한번의 평탄화 공정을 줄일 수 있어 특히 COB(Capacitor Over Bit line) 구조의 소자에서는 화학기계적연마 공정에서 발생되는 비트 라인 하드 마스크 손실량을 감소시킬 수 있으므로 공정 마진 및 소자 수율이 향상된다.
도 1a 내지 도 1g는 종래 기술에 따른 반도체 소자의 제조공정 단면도
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 제조공정 단면도
도면의 주요 부분에 대한 부호 설명
21 : 반도체 기판 22 : 게이트
23 : 절연막 측벽 24 : 제 1 층간 절연막
25 : 제 1 셀 플러그 26 : 제 2 층간 절연막
27 : 제 2 콘택홀 28 : 실리사이드 콘택
29 : 티타늄 질화막 29a : 제 2 셀 플러그

Claims (9)

  1. 삭제
  2. 반도체 기판상에 제 1 층간 절연막 및 제 2 층간 절연막을 차례로 형성하는 단계;
    상기 반도체 기판의 표면이 소정부분 노출되도록 상기 제 2 층간 절연막 및 제 1 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계;
    상기 콘택홀에 상기 반도체 기판에 연결되는 제 1 셀 플러그를 형성하는 단계;
    상기 제 1 셀 플러그 표면에 실리사이드 콘택을 형성하는 단계;
    상기 콘택홀을 포함한 전면에 티타늄 질화막을 형성하는 단계;
    평탄화 공정으로 제 2 층간 절연막상의 티타늄 질화막을 제거하여 상기 콘택홀 내부에 제 2 셀 플러그를 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 셀 플러그 형성방법.
  3. 삭제
  4. 제 2 항에 있어서, 상기 실리사이드 콘택은 화학기상증착법에 의한 인-시튜 티타늄 실리사이드 증착 공정으로 형성함을 특징으로 하는 반도체 소자의 셀 플러그형성방법.
  5. 제 2 항에 있어서, 상기 실리사이드 콘택은 물리기상증착법으로 금속막을 증착하고 열처리하여 상기 제 1 셀 플러그를 구성하는 물질과 금속막을 반응시키어 형성함을 특징으로 하는 반도체 소자의 셀 플러그 형성방법.
  6. 삭제
  7. 제 2 항에 있어서, 상기 제 1 셀 플러그는 단결정 실리콘으로 형성함을 특징으로 하는 반도체 소자의 셀 플러그 형성방법.
  8. 제 2 항에 있어서, 상기 제 1 셀 플러그는 다결정 실리콘으로 형성함을 특징으로 하는 반도체 소자의 셀 플러그 형성방법.
  9. 삭제
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US10/166,685 US6667228B2 (en) 2001-06-12 2002-06-12 Method for fabricating cell plugs of semiconductor device
US10/697,305 US6917111B2 (en) 2001-06-12 2003-10-31 Semiconductor device having cell plugs

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100791345B1 (ko) 2006-10-02 2008-01-03 삼성전자주식회사 리세스된 구형 실리사이드 접촉부를 포함하는 반도체 소자및 그 제조 방법
KR100833430B1 (ko) * 2006-04-25 2008-05-29 주식회사 하이닉스반도체 낸드 플래쉬 소자의 드레인 콘택플러그 형성방법

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6511879B1 (en) * 2000-06-16 2003-01-28 Micron Technology, Inc. Interconnect line selectively isolated from an underlying contact plug
KR100503519B1 (ko) * 2003-01-22 2005-07-22 삼성전자주식회사 반도체 장치 및 그 제조방법
KR100616499B1 (ko) * 2003-11-21 2006-08-28 주식회사 하이닉스반도체 반도체소자 제조 방법
US7407885B2 (en) * 2005-05-11 2008-08-05 Micron Technology, Inc. Methods of forming electrically conductive plugs
JP2007134705A (ja) * 2005-11-07 2007-05-31 Samsung Electronics Co Ltd 半導体素子及びその製造方法
JP2007197302A (ja) * 2005-12-28 2007-08-09 Sumitomo Electric Ind Ltd Ｉｉｉ族窒化物結晶の製造方法および製造装置
KR100805009B1 (ko) * 2006-03-02 2008-02-20 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US7410881B2 (en) 2006-03-02 2008-08-12 Hynix Semiconductor Inc. Method of manufacturing flash memory device
KR20140085657A (ko) 2012-12-26 2014-07-08 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102001493B1 (ko) 2013-04-16 2019-07-18 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102014950B1 (ko) 2013-08-26 2019-08-28 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990075619A (ko) * 1998-03-23 1999-10-15 윤종용 반도체 장치의 커패시터 및 그 제조방법
KR20000027569A (ko) * 1998-10-28 2000-05-15 김영환 반도체 소자의 제조 방법
KR20000043055A (ko) * 1998-12-28 2000-07-15 김영환 반도체 소자의 비트 라인 형성 방법
US6153517A (en) * 1999-03-12 2000-11-28 Taiwan Semiconductor Manufacturing Company Low resistance poly landing pad

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69404189T2 (de) * 1993-03-31 1998-01-08 Texas Instruments Inc Leicht donatoren-dotierte Elektroden für Materialien mit hoher dielektrischer Konstante
US6093615A (en) * 1994-08-15 2000-07-25 Micron Technology, Inc. Method of fabricating a contact structure having a composite barrier layer between a platinum layer and a polysilicon plug
US6171970B1 (en) * 1998-01-27 2001-01-09 Texas Instruments Incorporated Method for forming high-density integrated circuit capacitors
EP0977257A3 (en) 1998-07-30 2003-09-10 Texas Instruments Incorporated Stacked capacitor DRAM cell and method of producing the same
JP4807894B2 (ja) * 1999-05-31 2011-11-02 ルネサスエレクトロニクス株式会社 半導体装置
US6511879B1 (en) * 2000-06-16 2003-01-28 Micron Technology, Inc. Interconnect line selectively isolated from an underlying contact plug
US6455424B1 (en) * 2000-08-07 2002-09-24 Micron Technology, Inc. Selective cap layers over recessed polysilicon plugs

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990075619A (ko) * 1998-03-23 1999-10-15 윤종용 반도체 장치의 커패시터 및 그 제조방법
KR20000027569A (ko) * 1998-10-28 2000-05-15 김영환 반도체 소자의 제조 방법
KR20000043055A (ko) * 1998-12-28 2000-07-15 김영환 반도체 소자의 비트 라인 형성 방법
US6153517A (en) * 1999-03-12 2000-11-28 Taiwan Semiconductor Manufacturing Company Low resistance poly landing pad

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100833430B1 (ko) * 2006-04-25 2008-05-29 주식회사 하이닉스반도체 낸드 플래쉬 소자의 드레인 콘택플러그 형성방법
KR100791345B1 (ko) 2006-10-02 2008-01-03 삼성전자주식회사 리세스된 구형 실리사이드 접촉부를 포함하는 반도체 소자및 그 제조 방법

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