KR20000027569A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 제조 방법에 관한 것으로, 트랜지스터의 소오스 및 드레인 각각에 제 1 플러그를 형성하고; 드레인 부분에 형성된 제 1 플러그에 불순물 이온 주입을 실시하고; 장벽 금속층과 전도성이 우수한 금속층으로 된 비트 라인을 제 1 플러그 상에 형성하고; 소오스 부분에 형성된 제 1 플러그 상에 제 2 플러그를 형성하고; 제 2 플러그 상에 캐패시터의 전하저장전극을 형성하여 반도체 소자가 제조된다. 트랜지스터와 비트 라인, 비트라인과 캐패시터 각각의 사이에는 소자 보호 및 전기적 절연을 위해 층간 절연막이 형성되며, 비트라인 형성 이후에 형성되는 층간 절연막의 표면 평탄화를 화학적 기계적 연마 또는 저온 리플로우 공정을 적용한다. 본 발명은 플러그 형성 기술을 적용하고, 비트라인을 금속층으로 형성하며, 또한 고온 평탄화 공정을 적용하지 않으므로 금속층 하부의 장벽 금속층이 균일하게 실리사이드화되므로써, 비트라인의 전기 전도도가 향상되어 소자의 신호 전달 속도를 빠르게 할 수 있을 뿐만 아니라, 비트라인 및 캐패시터의 콘택 마진이 향상되어 소자의 고집적화를 실현할 수 있다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 비트라인의 전기 전도도를 향상시키면서 비트라인 및 캐패시터의 콘택 마진을 향상시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자가 고집적화 및 축소화 되어감에 따라 공정 마진의 확보가 시급한 문제로 대두되고 있으며, 또한 정보의 신속한 처리를 위해 신호 전달 속도가 빠른 소자가 요구되고 있다. 일반적으로 반도체 소자의 비트라인으로 열적 안정성이 우수한 폴리실리콘을 주로 사용하였으나, 폴리실리콘은 금속과 비교하여 저항이 높아 최근에는 폴리실리콘과 금속 실리사이드가 적층된 폴리사이드 구조의 층을 널리 사용하고 있다. 폴리사이드 구조의 층은 64M DRAM급 이하의 소자에서는 낮은 저항을 유지할 수 있어 소자의 신호 전달 속도의 지연이 없으나, 미세 패턴을 필요로 하는 64M DRAM급 이상의 소자에서는 높은 면저항으로 인하여 소자의 신호 전달 속도가 지연되는 단점이 발생되고 있으며, 이로 인하여 향후 256M DRAM급 이상의 소자에서는 전기 전도도가 우수한 금속의 도입이 필수적이며, 이를 실용화하기 위한 연구가 진행되고 있다. 그러나 반도체 소자의 제조 공정중 고온에서 실시하는 공정 예를 들어, 층간 절연막의 평탄화를 위한 800℃ 이상의 고온 리플로우(reflow) 공정 등이 적용되고 있어 전기 전도도는 우수하지만 열적 안정성이 폴리실리콘에 비해 떨어지는 금속의 특성 때문에 공정 안정성을 확보하는데 어려움이 있다. 또한, 금속으로 비트라인을 형성할 경우, 비트라인 콘택 부분에서의 저항을 낮추고 하지층과의 접착력을 좋게 하기 위해서 Ti/TiN 등으로 먼저 장벽 금속층을 형성하여야 하는데, 후속 층간 절연막의 평탄화를 위한 고온 리플로우 공정에 의해 장벽 금속층과 하지층과의 계면에 금속 실리사이드 예를 들어, TiSi2의 응집 현상으로 저항이 증가되는 문제가 있다.
따라서, 본 발명은 비트라인의 전기 전도도를 향상시켜 소자의 신호 전달 속도를 빠르게 하면서, 비트라인 및 캐패시터의 콘택 마진을 향상시켜 소자의 고집적화를 실현할 수 있는 반도체 소자의 제조 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 반도체 소자의 제조 방법은 게이트 전극, 소오스 및 드레인으로 이루어지며, 제 1 층간 절연막으로 덮여진 트랜지스터가 형성된 반도체 기판이 제공되는 단계; 상기 소오스 및 드레인 부분에 제 1 콘택홀을 각각 형성하는 단계; 상기 제 1 콘택홀 각각에 제 1 플러그를 형성한 후, 제 2 층간 절연막으로 덮는 단계; 상기 드레인에 연결된 제 1 플러그 부분에 제 2 콘택홀을 형성 및 불순물 이온을 주입하는 단계; 상기 드레인과 연결된 제 1 플러그와 콘택 되며, 장벽 금속층 및 금속층으로 된 비트라인을 형성한 후, 제 3 층간 절연막으로 덮는 단계; 상기 소오스와 연결된 제 1 플러그 부분에 제 3 콘택홀을 형성한 후, 상기 제 3 콘택홀에 제 2 플러그를 형성하는 단계; 및 상기 제 2 플러그에 연결되며, 전하저장전극, 유전체막 및 플레이트 전극으로 구성된 캐패시터를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11: 반도체 기판 12: 필드 산화막
13: 게이트 전극 14: 소오스
15: 드레인 16: 제 1 층간 절연막
17: 제 1 콘택홀 18: 제 1 플러그
19: 제 2 층간 절연막 20: 레지스트 패턴
21: 제 2 콘택홀 22: 장벽 금속층
23: 금속층 24: 제 2 층간 절연막
25: 제 3 콘택홀 26: 제 2 플러그
27: 전하저장전극 28: 유전체막
29: 플레이트 전극 22A: 금속 실리사이드층
230: 비트라인
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 필드 산화막(12)을 형성함에 의해 필드 영역과 액티브 영역이 정의된 반도체 기판(11)이 제공되고, 반도체 기판(11)의 액티브 영역에 게이트 전극(13), 소오스(14) 및 드레인(15)으로 구성된 트랜지스터가 형성된다. 트랜지스터를 포함한 전체 구조상에 제 1 층간 절연막(16)을 형성한 후, 트랜지스터의 소오스(14) 및 드레인(15) 부분이 각각 노출되도록 제 1 층간 절연막(16)을 식각 하여 제 1 콘택홀(17)을 각각 형성한다. 제 1 콘택홀(17) 각각에 제 1 플러그(18)를 형성한 후, 전체 구조상에 제 2 층간 절연막(19)을 형성한다. 드레인(15)에 연결된 제 1 플러그(18) 부분이 개방되는 레지스트 패턴(20)을 제 2 층간 절연막(19)상에 형성한 후, 레지스트 패턴(20)을 식각 마스크로 한 식각 공정을 실시하여 제 2 콘택홀(21)을 형성한다. 제 2 콘택홀(21)을 통해 노출된 제 1 플러그(18)에 불순물 이온을 주입한다.
제 1 플러그(18) 각각은 폴리실리콘 증착 공정, 에치 백(etchback)공정 및 패터닝 공정을 순차적으로 실시하여 소오스(14) 및 드레인(15) 부분에 동시에 형성된다. 폴리실리콘 증착은 화학적 기상 증착 장비에서 2단계 증착 방식으로 하되, 2번째 단계에서 소오스 가스 예를 들어, 인(P) 소오스 가스 농도를 증가시켜 증착 하거나, 반응로(furnace)에서 고온의 증착 방식으로 증착 한다. 에치 백 공정은 화학적 기계적 연마법 또는 플라즈마를 이용한 건식 방식으로 한다.
제 2 층간 절연막(19)은 500 내지 1500Å의 두께로 형성한다.
드레인(15)에 연결된 제 1 플러그(18)에 주입되는 불순물 이온은 49As 또는 31P 중 적어도 어느 하나이며, 이러한 불순물 이온 주입에 의해 제 1 플러그(18)의 저항을 낮출 수 있다.
도 1b를 참조하면, 레지스트 패턴(20)을 제거한 후, 제 2 콘택홀(21)을 포함한 제 2 층간 절연막(19)상에 장벽 금속층(22) 및 금속층(23)을 순차적으로 형성한다.
금속층(23)은 텅스텐(W), 알루미늄(Al), 구리(Cu), 금(Au), 또는 이들 물질의 합금 형태를 사용하여 형성된다. 금속층(23)은 금속 증착 공정 후에 화학적 기계적 연마법 또는 플라즈마를 이용한 건식 방식으로 에치 백 공정을 실시하여 형성할 경우 증착 두께가 4000 내지 8000Å이 되도록 하고, 에치 백 공정을 실시하지 않고 형성할 경우 1000 내지 2500Å의 두께로 증착 한다. 금속층(23)이 제 2 콘택홀(21)을 통해 콘택 되는 부분에서의 저항을 낮추면서 금속층(23)이 하지층인 제 1 플러그(18)와 제 2 층간 절연막(19) 각각과의 접착력을 좋게 하기 위해서 장벽 금속층(22)을 형성한다. 장벽 금속층(22)은 Ti/TiN, TiN/Ti/TiN, TiSi2/TiN, WSiX/TiN, Ti/Al/TiN, Cu/TiN 또는 Ti/Cu/TiN을 적용하여 300 내지 600Å의 두께로 형성된다.
도 1c를 참조하면, 금속층(23) 및 장벽 금속층(22)을 순차적으로 패터닝 하여 드레인(15)과 연결된 제 1 플러그(18)와 콘택된 비트라인(230)을 형성하고, 전체 구조상에 제 3 층간 절연막(24)을 형성한다. 소오스(14)와 연결된 제 1 플러그(18) 부분이 노출되도록 제 3 층간 절연막(24) 및 제 2 층간 절연막(19)을 순차적으로 식각 하여 제 3 콘택홀(25)을 형성한다. 제 3 콘택홀(25)에 제 2 플러그(26)를 형성한 후, 전체 구조상에 폴리실리콘 증착 및 패터닝 공정으로 제 2 플러그(26)와 연결되는 전하저장전극(27)을 형성한다. 이후, 유전체막(28) 및 플레이트 전극(29)을 순차적으로 형성하여 캐패시터를 완성한다.
제 3 층간 절연막(24)은 산화막/BPSG막 또는 HDP 산화막/산화막의 이중 구조로 형성하되, 이때 제 3 층간 절연막(24)의 표면 평탄화 공정은 화학적 기계적 연마법을 적용한다. 만약 BPSG막 증착 후에 플로우 공정을 실시할 경우 금속 비트라인(230)의 열적 안정화를 위해 800℃ 이하의 온도에서 실시한다. 유전체막(28)은 캐패시터의 정전 용량을 확보하기 위해 유전 특성이 우수한 Ta2O5로 형성하며, 이때 증착 온도는 800℃ 이하에서 실시한다. 드레인(15)과 연결된 제 1 플러그(18)와 비트라인(230) 사이의 금속 장벽층(22)은 이러한 후속 열공정에 의해 금속 실리사이드층(22A)으로 변화되어 낮은 콘택 저항을 얻을 수 있게 한다. 이 금속 실리사이드층(22A)은 전술한 바와 같이 후속 열공정이 800℃ 이하의 온도에서 이루어지기 때문에 열에 의한 응집 현상을 일으키지 않게 되어 균일한 금속 실리사이드층(22A)을 얻을 수 있다.
본 발명의 실시예에서는 캐패시터의 구조를 평판 구조로 도시하고 설명하였지만, 스택 구조, 핀 구조, 실린더 구조, 벨로우즈 구조등 다양한 구조의 캐패시터를 본 발명의 실시예에 적용할 수 있으며, 또한 본 발명의 실시예에 의한 원리에 따라 캐패시터를 먼저 형성한 후, 금속 비트라인을 형성할 수 있다.
상술한 바와 같이, 본 발명은 플러그 형성 기술을 적용하고, 비트라인을 금속층으로 형성하며, 또한 고온 평탄화 공정을 적용하지 않으므로 금속층 하부의 장벽 금속층이 균일하게 실리사이드화되므로써, 비트라인의 전기 전도도가 향상되어 소자의 신호 전달 속도를 빠르게 할 수 있을 뿐만 아니라, 비트라인 및 캐패시터의 콘택 마진이 향상되어 소자의 고집적화를 실현할 수 있다.
Claims (6)
- 게이트 전극, 소오스 및 드레인으로 이루어지며, 제 1 층간 절연막으로 덮여진 트랜지스터가 형성된 반도체 기판이 제공되는 단계;상기 소오스 및 드레인 부분에 제 1 콘택홀을 각각 형성하는 단계;상기 제 1 콘택홀 각각에 제 1 플러그를 형성한 후, 제 2 층간 절연막으로 덮는 단계;상기 드레인에 연결된 제 1 플러그 부분에 제 2 콘택홀을 형성 및 불순물 이온을 주입하는 단계;상기 드레인과 연결된 제 1 플러그와 콘택 되며, 장벽 금속층 및 금속층으로 된 비트라인을 형성한 후, 제 3 층간 절연막으로 덮는 단계;상기 소오스와 연결된 제 1 플러그 부분에 제 3 콘택홀을 형성한 후, 상기 제 3 콘택홀에 제 2 플러그를 형성하는 단계; 및상기 제 2 플러그에 연결되며, 전하저장전극, 유전체막 및 플레이트 전극으로 구성된 캐패시터를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 플러그 각각은 폴리실리콘 증착 공정, 에치 백 공정 및 패터닝 공정을 순차적으로 실시하여 상기 소오스 및 드레인 부분에 동시에 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서,상기 에치 백 공정은 화학적 기계적 연마법이나 플라즈마를 이용한 건식 방식으로 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 장벽 금속층은 Ti/TiN, TiN/Ti/TiN, TiSi2/TiN, WSiX/TiN, Ti/Al/TiN, Cu/TiN 또는 Ti/Cu/TiN중 어느 하나를 적용하여 300 내지 600Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 3 층간 절연막은 산화막/BPSG막 또는 HDP 산화막/산화막의 이중 구조중 어느 하나로 이루어지며, 표면 평탄화를 위해 화학적 기계적 연마법을 적용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 유전체막은 Ta2O5로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980045521A KR20000027569A (ko) | 1998-10-28 | 1998-10-28 | 반도체 소자의 제조 방법 |
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|---|---|---|---|
| KR1019980045521A KR20000027569A (ko) | 1998-10-28 | 1998-10-28 | 반도체 소자의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000027569A true KR20000027569A (ko) | 2000-05-15 |
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ID=19555903
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| KR1019980045521A KR20000027569A (ko) | 1998-10-28 | 1998-10-28 | 반도체 소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000027569A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100493411B1 (ko) * | 2001-06-12 | 2005-06-07 | 주식회사 하이닉스반도체 | 반도체 소자의 셀 플러그 형성방법 |
-
1998
- 1998-10-28 KR KR1019980045521A patent/KR20000027569A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100493411B1 (ko) * | 2001-06-12 | 2005-06-07 | 주식회사 하이닉스반도체 | 반도체 소자의 셀 플러그 형성방법 |
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