KR20000052111A - 반도체 장치의 금속 콘택 형성 방법 - Google Patents

반도체 장치의 금속 콘택 형성 방법 Download PDF

Info

Publication number
KR20000052111A
KR20000052111A KR1019990002967A KR19990002967A KR20000052111A KR 20000052111 A KR20000052111 A KR 20000052111A KR 1019990002967 A KR1019990002967 A KR 1019990002967A KR 19990002967 A KR19990002967 A KR 19990002967A KR 20000052111 A KR20000052111 A KR 20000052111A
Authority
KR
South Korea
Prior art keywords
forming
interlayer insulating
etching
contact
contact hole
Prior art date
Application number
KR1019990002967A
Other languages
English (en)
Inventor
김도형
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019990002967A priority Critical patent/KR20000052111A/ko
Publication of KR20000052111A publication Critical patent/KR20000052111A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 반도체 장치의 금속 콘택 형성 방법에 관한 것으로, 셀 영역과 주변 영역의 반도체 기판의 전면에 형성된 1 층간 절연막을 주변 영역의 상기 활성 영역이 노출될 때까지 식각함으로써 넓은 개구부를 갖는 제 1 콘택홀이 형성된다. 상기 제 1 콘택홀의 양측벽 및 하부면과 상기 제 1 층간 절연막의 표면을 따라 배리어 금속막이 형성된다. 주변 영역의 상기 반도체 기판 상에 제 2 층간 절연막이 형성되고, 상기 제 1 층간 절연막의 표면이 노출될 때까지 상기 제 2 층간 절연막 및 배리어 금속막이 평탄하게 식각된다. 상기 반도체 기판의 전면에 제 3 층간 절연막을 형성한 후, 주변 영역의 상기 배리어 금속막의 표면이 노출될 때까지 상기 제 3 층간 절연막을 식각함으로써 제 2 콘택홀이 형성된다. 이때, 상기 배리어 금속막과 제 3 층간 절연막간에 식각 선택비를 갖도록 식각된다. 그런 다음, 상기 제 2 콘택홀을 금속막으로 채움으로써 금속 콘택이 형성된다. 이와 같은 반도체 장치의 금속 콘택 형성 방법에 의해서, 게이트 전극 형성 공정 후 바로 콘택 형성 공정을 수행함으로써 미스얼라인에 의한 게이트 전극과 콘택간의 단락 및 액티브 영역에서 콘택이 벗어나는 현상을 최소화할 수 있으며, 배리어 금속막을 제 1 콘택홀 형성 후에 형성함으로써 배리어 금속막이 콘택홀 내부에 균일하게 증착되도록 하여 원하는 얕은 접합 깊이(shallow junction depth)를 얻을 수 있다. 또한, 제 1 콘택홀 형성을 위한 식각 공정시 습식 식각 공정과 건식 식각 공정을 차례로 수행하여 콘택홀의 개구부를 넓게 형성함으로써 후속 금속 콘택에 대한 오정렬 마진을 확보할 수 있고, 2단계 금속 콘택 형성 공정을 수행하여 단차가 높은 부분에서 액티브 영역에 금속 콘택을 형성하는 경우보다 낮은 단차에서 식각함으로써 반도체 기판의 식각 손상으로 인해 생기는 누설 전류를 감소시킬 수 있다.

Description

반도체 장치의 금속 콘택 형성 방법{METHOD FOR FORMING METAL CONTACT OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 좀 더 구체적으로는 반도체 장치의 금속 콘택 형성 방법에 관한 것이다.
DRAM이 고집적화되고, 디자인 룰(design rule)이 감소함에 따라 새로운 기술을 도입하려는 연구가 계속 진행되고 있다. DRAM 공정에서 현재의 기술로 형성하는데 어려움이 따르는 공정 중의 하나로 금속 콘택 공정을 들 수 있다. 피치(pitch)가 작아지면서 액티브 영역이 감소하고 이에 따라 라인 사이즈(line size) 및 콘택 사이즈 등도 보다 작은 패턴(pattern) 사이즈를 요구하고 있다. 그러나, 포토(photo) 및 식각(etch) 기술의 한계로 인해 공정 결함이 생길 수 있다. 주변 회로 영역(peripheral circuit region)에서 게이트 전극의 패턴 후 소스 노드(source node), 드레인 노드(drain node)를 형성하기 위해 진행되는 금속 콘택 공정은 액티브(active) 및 게이트 전극간의 공간(space)이 감소함에 따라 마스크 패턴의 미스얼라인(misalign)시 다른 막질과의 단락(short) 및 콘택이 액티브 영역을 벗어나는 문제를 유발하기도 한다.
또한, 충분한 커패시턴스(capacitance)를 확보하기 위하여 셀 내 커패시터를 두껍게 형성하게 되면 콘택홀 형성을 위한 식각 공정시 식각해야할 층간 절연막의 두께가 두꺼워져 식각 공정이 어려워지게 된다. 이로 인해, 콘택 저항(contact resistance)이 증가되거나 접합 누설 전류(junction leakage)가 생기는 문제를 유발할 수 있다. 그리고, 단차에 의해 높은 종횡비(aspect ratio)를 갖는 콘택홀의 바닥까지 배리어 금속막을 증착시키기 위해서 배리어 금속막의 두께를 두껍게 가져가기 때문에 원하는 접합 깊이(junction depth)의 조절이 어려워 트랜지스터의 특성이 저하되는 문제가 생긴다.
상기와 같은 문제점들을 해결하기 위해 실리사이데이션을 이용한 콘택 형성 방법, 금속 패드를 이용한 2 단계 콘택 형성 방법 등이 있으나 현재 기술로는 여전히 공정의 어려움이 있다. 구체적으로, 실리사이데이션을 이용한 금속 콘택의 형성시에는 반도체 기판에 실리사이드막을 미리 형성한 뒤 층간 절연막을 데포한 후 금속 콘택 형성을 위한 콘택홀을 형성한다. 상기 콘택홀 형성을 위한 식각 공정시 상기 실리사이드막에서 식각 정지가 잘 되어야 하는데 그렇지 않기 때문에 상기의 문제점들이 또 유발된다.
그리고, 금속 패드를 이용한 2단계 콘택 형성시 p+ 불순물 영역의 보론 이온이 금속막인 Ti막과 반응하게 되면 콘택 저항이 급격히 증가되게 된다. 이에 대한 내용은 J.Y.Lee 등에 의한 IEDM 96. 593∼596에 기재된 "Simultaneously Formed Storage Node Contact and Metal Contact Cell(SSMC) for 1Gb DRAM and Beyond"에 잘 나타나 있다. 따라서, 현재 기술로 상술한 문제점들을 모두 해결하기 위해서는 한계점들이 많음을 알 수 있다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 미스얼라인에 의한 단락 및 콘택이 액티브 영역을 벗어나는 것을 방지할 수 있고, 단차에 의한 콘택 저항 증가 및 누설 전류를 방지할 수 있는 반도체 장치의 금속 콘택 형성 방법을 제공함에 그 목적이 있다.
본 발명의 다른 목적은 접합부에 증착되는 금속막의 두께를 조절하여 트랜지스터의 특성이 저하되는 것을 방지할 수 있는 반도체 장치의 금속 콘택 형성 방법을 제공함에 그 목적이 있다.
도 1a 및 도 1b는 셀 및 페리 영역에 소자 격리막과 트랜지스터의 형성을 차례로 보여주는 단면도; 그리고
도 1c 및 도 1f는 본 발명의 실시예에 따른 주변 영역에서 금속 콘택 형성 방법의 공정들을 순차적으로 보여주는 흐름도이다.
* 도면의 주요 부분에 대한 부호의 설명
10 : 셀 영역20 : 주변 영역
30 : 반도체 기판 32 : 소자 격리막
34 : 게이트 전극 36 : 소스/드레인 영역
40 : 제 1 콘택홀 42 : 배리어 금속막
47 : 제 2 콘택홀 48 : 금속 콘택
50 : 금속 배선
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 금속 콘택 형성 방법은, 활성 영역과 비활성 영역이 정의되고 트랜지스터가 형성된 셀 영역과 주변 영역의 반도체 기판의 전면에 제 1 층간 절연막을 형성하는 단계와; 주변 영역의 상기 활성 영역이 노출될 때까지 상기 제 1 층간 절연막을 식각하여 제 1 콘택홀을 형성하되, 2 단계 식각으로 넓은 개구부를 갖도록 형성하는 단계와; 상기 제 1 콘택홀의 양측벽 및 하부면과 상기 제 1 층간 절연막의 표면을 따라 배리어 금속막을 형성하는 단계와; 주변 영역의 상기 반도체 기판 상에 제 2 층간 절연막을 형성하는 단계와; 상기 제 1 층간 절연막의 표면이 노출될 때까지 상기 제 2 층간 절연막 및 배리어 금속막을 평탄하게 식각하되, 상기 제 2 층간 절연막과 배리어 금속막간에 식각 선택비를 갖지 않도록 식각하는 단계와; 상기 반도체 기판의 전면에 제 3 층간 절연막을 형성하되, 상기 제 3 층간 절연막 내에 비트 라인 및 커패시터가 형성되고, 주변 영역의 상기 배리어 금속막의 표면이 노출될 때까지 상기 제 3 층간 절연막을 식각하여 제 2 콘택홀을 형성하되, 상기 배리어 금속막과 제 3 층간 절연막간에 식각 선택비를 갖도록 식각하는 단계 및; 상기 제 2 콘택홀을 금속막으로 채워 금속 콘택을 형성하는 단계를 포함한다.
도 1d를 참조하면, 본 발명의 실시예에 따른 신규한 반도체 장치의 금속 콘택 형성 방법은, 셀 영역과 주변 영역의 반도체 기판의 전면에 형성된 1 층간 절연막을 주변 영역의 상기 활성 영역이 노출될 때까지 식각함으로써 넓은 개구부를 갖는 제 1 콘택홀이 형성된다. 상기 제 1 콘택홀의 양측벽 및 하부면과 상기 제 1 층간 절연막의 표면을 따라 배리어 금속막이 형성된다. 주변 영역의 상기 반도체 기판 상에 제 2 층간 절연막이 형성되고, 상기 제 1 층간 절연막의 표면이 노출될 때까지 상기 제 2 층간 절연막 및 배리어 금속막이 평탄하게 식각된다. 상기 반도체 기판의 전면에 제 3 층간 절연막을 형성한 후, 주변 영역의 상기 배리어 금속막의 표면이 노출될 때까지 상기 제 3 층간 절연막을 식각함으로써 제 2 콘택홀이 형성된다. 이때, 상기 배리어 금속막과 제 3 층간 절연막간에 식각 선택비를 갖도록 식각된다. 그런 다음, 상기 제 2 콘택홀을 금속막으로 채움으로써 금속 콘택이 형성된다. 이와 같은 반도체 장치의 금속 콘택 형성 방법에 의해서, 게이트 전극 형성 공정 후 바로 콘택 형성 공정을 수행함으로써 미스얼라인에 의한 게이트 전극과 콘택간의 단락 및 액티브 영역에서 콘택이 벗어나는 현상을 최소화할 수 있으며, 배리어 금속막을 제 1 콘택홀 형성 후에 형성함으로써 배리어 금속막이 콘택홀 내부에 균일하게 증착되도록 하여 원하는 얕은 접합 깊이(shallow junction depth)를 얻을 수 있다. 또한, 제 1 콘택홀 형성을 위한 식각 공정시 습식 식각 공정과 건식 식각 공정을 차례로 수행하여 콘택홀의 개구부를 넓게 형성함으로써 후속 금속 콘택에 대한 오정렬 마진을 확보할 수 있고, 2단계 금속 콘택 형성 공정을 수행하여 단차가 높은 부분에서 액티브 영역에 금속 콘택을 형성하는 경우보다 낮은 단차에서 식각함으로써 반도체 기판의 식각 손상으로 인해 생기는 누설 전류를 감소시킬 수 있다.
(실시예)
이하, 도 1a 내지 도 1f를 참조하여 본 발명의 실시예를 상세히 설명한다.
도 1a 및 도 1b는 셀 및 페리 영역에 소자 격리막과 트랜지스터의 형성을 차례로 보여주는 단면도이고, 도 1c 및 도 1f는 본 발명의 실시예에 따른 주변 영역에서 반도체 장치의 금속 콘택 형성 방법의 공정들을 순차적으로 보여주는 흐름도이다.
도 1a를 참조하면, 셀 영역(10) 및 주변 영역(20)의 반도체 기판(30) 상에 활성 영역과 비활성 영역을 정의하는 소자 격리막(32) 즉, 필드 산화막이 종래의 방법에 의해 형성된다. 예를 들면, 국부적 실리콘 산화 방법(LOCal Oxidation of Silicon method)과 트렌치 격리 방법(trench isolation method) 중 어느 하나의 방법에 의해 형성될 수 있다.
도 1b에 있어서, 상기 반도체 기판(30)의 전면에 게이트 산화막(도면에 도시 안됨)을 사이에 두고 게이트 도전막(34a), 게이트 마스크(34b)가 차례로 형성된다. 게이트 전극 형성용 마스크를 사용하여 상기 게이트 마스크(34b), 게이트 도전막(34a), 그리고 게이트 산화막을 차례로 식각하여 게이트 전극을 형성한 다음, 상기 게이트 전극의 양측벽에 실리콘 질화막으로 절연막 스페이서(34c)를 형성함으로써 양측벽 및 상부가 절연막으로 둘러싸여진 게이트 전극(34)이 형성된다. 그런 후, 상기 절연막 스페이서(34c) 양측의 반도체 기판(30) 내에 불순물 이온을 주입함으로써 소스/드레인 영역(36)이 형성된다. 따라서, 소스/드레인 영역(36) 및 게이트 전극(34)을 갖는 트랜지스터가 형성된다. 상술한 바와 같은 트랜지스터의 형성 방법은 종래의 기술과 큰 차이는 없고, 본 발명의 이해를 돕기 위해 기술되었다.
도 1c를 참조하면, 상기 반도체 기판(30)의 전면에 산화막으로 제 1 층간 절연막(38)이 형성된다. 이때, 상기 제 1 층간 절연막(38)은 5000Å 내지 6000Å의 두께 범위 내로 형성된다. 다음에, 콘택홀 형성용 마스크(도면에 도시 안됨)를 사용하여 상기 소스/드레인 영역(36)이 노출될 때까지 상기 제 1 층간 절연막(38)을 식각함으로써 제 1 콘택홀(40)이 형성된다. 상기 제 1 콘택홀(40)은 셀 영역을 제외한 후속 금속 콘택이 형성되는 주변 영역 및 코어 영역(core region)의 소스/드레인 영역(36) 상에만 형성된다.
그리고, 상기 제 1 콘택홀(40)은 등방성 습식 식각 공정과 이방성 건식 식각 공정의 순차적 적용으로 형성되며, 등방성 습식 식각 공정에 의해 콘택홀(40)의 개구부가 실제 금속 콘택의 상부보다 약간 크게 형성된다. 이로 인해, 후속 금속 콘택 형성시 미스얼라인(misalign) 마진을 확보할 수 있는 이점을 갖는다. 상기 등방성 습식 식각 공정시에는 500Å 내지 1000Å의 두께 범위가 식각되고, 나머지 두께는 이방성 건식 식각 공정으로 식각된다. 또한, 상기 게이트 전극(34)의 형성 공정 후에 바로 제 1 콘택홀(40)을 형성함으로써 미스얼라인에 의한 후속 금속 콘택과 게이트 전극용 도전막(34a)과의 단락 및 금속 콘택이 액티브 영역에서 벗어나는 현상이 방지된다.
도 1d를 참조하면, 상기 제 1 콘택홀(40)의 양측벽 및 하부면과 상기 제 1 층간 절연막(38)의 표면을 따라 배리어 금속막(barrier metal layer)(42)이 증착된다. 상기 배리어 금속막(42)은 예를 들면, Ti/TiN막이 주로 사용된다. 기존에는 셀 영역의 커패시터 형성 후에 진행되는 금속 콘택 형성 공정시 높은 종횡비(aspect ratio)로 인해 콘택홀의 바닥(bottom)에 배리어 금속막의 증착이 어려웠기 때문에, 상기 콘택홀의 바닥에 배리어 금속막이 잘 증착되도록 하기 위해 배리어 금속막의 두께(thickness)를 높게 가져가는데 그 결과 접합부에 금속막이 스며드는 깊이가 깊어지게 되어 트랜지스터의 특성이 저하되는 문제가 있었다. 그러나, 본 발명에서는 게이트 전극 형성 공정 후 배리어 금속막 증착 공정을 진행하기 때문에 콘택홀의 종횡비가 작아 증착되는 배리어 금속막의 두께를 두껍게 할 필요가 없게 되었다. 또한, 후속 커패시터 등의 공정에서 열처리에 의해 형성되는 실리사이드막(silicide layer)과 같이 실제 원하는 접합 깊이(junction depth) 및 소스/드레인 영역을 넘지 않도록 하기 위하여 증착 두께는 실리콘 기판의 실리사이데이션 정도를 고려하여 증착된다.
계속해서, 상기 반도체 기판(30)의 전면에 산화막으로 제 2 층간 절연막(44)이 형성된다. 그런 후, 상기 제 1 층간 절연막(38)의 표면이 노출될 때까지 상기 제 2 층간 절연막(44) 및 배리어 금속막(42)이 평탄하게 식각된다. 구체적으로, 상기 제 1 층간 절연막(38) 상의 상기 배리어 금속막(42)을 제거하기 위한 에치 백 공정이 수행되는데, 이때 산화막인 제 2 층간 절연막(44)과 배리어 금속막(42) 간에 식각 선택비가 없는 식각 공정으로 도 1e에 도시된 바와 같이, 상기 콘택홀(40)의 양측벽 및 하부면 이외에는 배리어 금속막(42)이 남아있지 않게 된다.
도 1f에 있어서, 상기 셀 영역 및 주변 영역에 비트 라인이 종래와 같은 방법으로 형성되고(도면에 도시 안됨), 셀 영역에 커패시터가 형성된다(도면에 도시 안됨). 그런 후, 상기 반도체 기판(30)의 전면에 제 3 층간 절연막(46)이 형성되고, 콘택홀 형성용 마스크를 사용하여 상기 제 2 및 제 3 층간 절연막(46)을 식각함으로써 제 2 콘택홀(47)이 형성된다. 그런 후, 상기 제 2 콘택홀(47)을 예를 들어, 텅스텐(W)막으로 채움으로써 금속 콘택(48)이 형성된다. 이때, 상기 금속 콘택(48) 형성을 위한 제 2 콘택홀(47)의 식각 공정시 상기 배리어 금속막(42)과 제 2 층간 절연막(44)이 식각 선택비를 갖도록 식각하여 상기 배리어 금속막(42)에서 정지되도록 한다. 그리고, 금속 콘택(48)은 이미 앞 공정에서 충분한 크기의 콘택홀 상부를 가지고 있어 오정렬 마진(misalign margin)을 확보할 수 있으며, 미리 형성된 배리어 금속막(42)에 의해 단차가 크지 않아 식각이 용이하고 반도체 기판(30)의 어택(attack)을 최소화함으로써 누설전류를 방지할 수 있다. 이어, 상기 금속 콘택(48)을 포함하는 상기 제 3 층간 절연막(46) 상에는 예를 들어, 알루미늄(Al)막으로 금속 배선(50)이 형성된다. 그리고, 상기 공정들의 수행시 또는 후속 공정의 열처리 단계에서 상기 배리어 금속막과 기판이 반응하여 자연적으로 실리사이막이 형성된다(도면에 도시 안됨).
비록 본 발명이 바람직한 실시예를 참조하여 기술되었지만, 본 발명의 기술적 사상 및 범위를 벗어나지 않고도 다양한 변형을 할 수 있음은 통상의 지식을 가진 자에게 있어서는 자명하다.
본 발명은 게이트 전극 형성 공정 후 바로 콘택 형성 공정을 수행함으로써 미스얼라인에 의한 게이트 전극과 콘택간의 단락 및 액티브 영역에서 콘택이 벗어나는 현상을 최소화할 수 있으며, 배리어 금속막을 제 1 콘택홀 형성 후에 형성함으로써 배리어 금속막이 콘택홀 내부에 균일하게 증착되도록 하여 원하는 얕은 접합 깊이(shallow junction depth)를 얻을 수 있는 효과가 있다.
또한, 제 1 콘택홀 형성을 위한 식각 공정시 습식 식각 공정과 건식 식각 공정을 차례로 수행하여 콘택홀의 개구부를 넓게 형성함으로써 후속 금속 콘택에 대한 오정렬 마진을 확보할 수 있고, 2단계 금속 콘택 형성 공정을 수행하여 단차가 높은 부분에서 액티브 영역에 금속 콘택을 형성하는 경우보다 낮은 단차에서 식각함으로써 반도체 기판의 식각 손상으로 인해 생기는 누설 전류를 감소시킬 수 있는 효과가 있다.

Claims (3)

  1. 활성 영역과 비활성 영역이 정의되고 트랜지스터가 형성된 셀 영역과 주변 영역의 반도체 기판의 전면에 제 1 층간 절연막을 형성하는 단계와;
    주변 영역의 상기 활성 영역이 노출될 때까지 상기 제 1 층간 절연막을 식각하여 제 1 콘택홀을 형성하되, 2 단계 식각으로 넓은 개구부를 갖도록 형성하는 단계와;
    상기 제 1 콘택홀의 양측벽 및 하부면과 상기 제 1 층간 절연막의 표면을 따라 배리어 금속막을 형성하는 단계와;
    주변 영역의 상기 반도체 기판 상에 제 2 층간 절연막을 형성하는 단계와;
    상기 제 1 층간 절연막의 표면이 노출될 때까지 상기 제 2 층간 절연막 및 배리어 금속막을 평탄하게 식각하되, 상기 제 2 층간 절연막과 배리어 금속막간에 식각 선택비를 갖지 않도록 식각하는 단계와;
    상기 반도체 기판의 전면에 제 3 층간 절연막을 형성하되, 상기 제 3 층간 절연막 내에 비트 라인 및 커패시터가 형성되고,
    주변 영역의 상기 배리어 금속막의 표면이 노출될 때까지 상기 제 3 층간 절연막을 식각하여 제 2 콘택홀을 형성하되, 상기 배리어 금속막과 제 3 층간 절연막간에 식각 선택비를 갖도록 식각하는 단계 및;
    상기 제 2 콘택홀을 금속막으로 채워 금속 콘택을 형성하는 단계를 포함하는 반도체 장치의 금속 콘택 형성 방법.
  2. 제 1 항에 있어서,
    제 1 내지 제 3 층간 절연막은 산화막이고, 상기 배리어 금속막은 Ti/TiN막이며, 상기 금속막은 텅스텐(W)막인 반도체 장치의 금속 콘택 형성 방법.
  3. 제 1 항에 있어서,
    상기 2단계 식각은 등방성 습식 식각 공정과 이방성 건식 식각 공정이 차례로 수행되는 반도체 장치의 금속 콘택 형성 방법.
KR1019990002967A 1999-01-29 1999-01-29 반도체 장치의 금속 콘택 형성 방법 KR20000052111A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990002967A KR20000052111A (ko) 1999-01-29 1999-01-29 반도체 장치의 금속 콘택 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990002967A KR20000052111A (ko) 1999-01-29 1999-01-29 반도체 장치의 금속 콘택 형성 방법

Publications (1)

Publication Number Publication Date
KR20000052111A true KR20000052111A (ko) 2000-08-16

Family

ID=19572768

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990002967A KR20000052111A (ko) 1999-01-29 1999-01-29 반도체 장치의 금속 콘택 형성 방법

Country Status (1)

Country Link
KR (1) KR20000052111A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100382554B1 (ko) * 2000-12-30 2003-05-09 주식회사 하이닉스반도체 반도체소자의 제조방법
US11393909B2 (en) 2018-10-15 2022-07-19 Samsung Electronics Co., Ltd. Semiconductor devices inlcluding a fin field effect transistor

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100382554B1 (ko) * 2000-12-30 2003-05-09 주식회사 하이닉스반도체 반도체소자의 제조방법
US11393909B2 (en) 2018-10-15 2022-07-19 Samsung Electronics Co., Ltd. Semiconductor devices inlcluding a fin field effect transistor
US11978775B2 (en) 2018-10-15 2024-05-07 Samsung Electronics Co., Ltd. Method of fabricating semiconductor devices including a fin field effect transistor

Similar Documents

Publication Publication Date Title
KR100414220B1 (ko) 공유 콘택을 가지는 반도체 장치 및 그 제조 방법
KR100299594B1 (ko) 디램 장치의 제조 방법
KR100268431B1 (ko) 자기 정렬 콘택 및 그의 제조 방법
US6680511B2 (en) Integrated circuit devices providing improved short prevention
JPH1187529A (ja) 集積回路コンタクト
KR100281124B1 (ko) 반도체소자 및 그의 제조방법
US6103608A (en) Method of forming a contact window
KR20000052111A (ko) 반도체 장치의 금속 콘택 형성 방법
KR100231598B1 (ko) 반도체소자의 콘택홀 형성방법
KR100277905B1 (ko) 반도체 메모리 소자의 제조 방법
KR100367400B1 (ko) 복합반도체소자의제조방법
JPH1197529A (ja) 半導体装置の製造方法
KR20040078413A (ko) 반도체소자의 콘택 형성방법
KR20050052027A (ko) 리세스된 게이트를 갖는 반도체소자 및 그 제조방법
KR20000013402A (ko) 메모리 커패시터의 제조 방법
KR100525108B1 (ko) 반도체 소자의 제조방법
KR100504949B1 (ko) 커패시터의 저장 전극 형성 방법
KR20010054870A (ko) 반도체소자의 자기정렬 콘택 구조체를 형성하는 방법
KR20020049346A (ko) 반도체 소자의 제조방법
KR20000009277A (ko) 반도체 메모리 장치의 콘택홀 형성방법
KR20020049373A (ko) 반도체 소자의 제조방법
KR20010109677A (ko) 반도체소자의 모스 트랜지스터 제조방법 및 그에 의해제조된 모스 트랜지스터
KR20020045190A (ko) 반도체 소자의 제조방법
KR20030050671A (ko) 반도체소자의 제조 방법
KR19990084521A (ko) 디램 장치 및 그의 제조방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid