KR20000013402A - 메모리 커패시터의 제조 방법 - Google Patents

메모리 커패시터의 제조 방법 Download PDF

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Abstract

본 발명은 스토리지 전극의 콘택 저항을 감소시키면서 동시에 HSG 노쥴(hemispherical grain nodule)의 크기를 극대화시키는 메모리 커패시터의 제조 방법에 관한 것으로, 콘택홀이 완전히 채워질 때까지 층간절연막 상에 고농도로 도핑된 실리콘막이 증착 된다. 고농도로 도핑된 실리콘막 상에 상대적으로 저농도로 도핑된 실리콘막이 증착 된다. 저농도로 도핑된 실리콘막 및 고농도로 도핑된 실리콘막이 패터닝 되어 스토리지 전극이 형성된다. 층간절연막 상에 노출된 스토리지 전극 상에 HSG 노쥴이 형성된 후, 커패시터 유전막 및 플레이트 전극이 차례로 형성된다. 이와 같은 반도체 장치의 제조 방법에 의해서, 스토리지 전극막을 고농도로 도핑된 실리콘막 및 저농도로 도핑된 실리콘막이 차례로 적층된 더블 도핑 실리콘 구조로 형성함으로써, 스토리지 전극의 콘택 저항을 감소시킬 수 있고, 동시에 HSG 노쥴의 크기를 극대화시킬 수 있으며, 따라서 커패시터의 용량을 증가시킬 수 있다.

Description

메모리 커패시터의 제조 방법(A METHOD OF FABRICATING A MEMORY CAPACITOR)
본 발명은 메모리 커패시터의 제조 방법에 관한 것으로, 좀 더 구체적으로는 반도체 메모리 장치의 커패시터 하부전극 형성 방법에 관한 것이다.
DRAM(dynamic random access memory) 용량의 증가와 더불어 구현 가능한 커패시터 모듈(capacitor module)의 면적이 점점 작아지고 있다. 그리고, 1T/1C(one transistor/one capacitor) 구조에서, 커패시터 하부전극인 스토리지 전극과, 트랜지스터의 소오스를 전기적으로 접속하기 위한 스토리지 전극 콘택홀의 깊이가 다중 레벨(multi-level) 구조로 인해 점점 증가되고 있다. 반면, 콘택홀의 폭을 비롯한 면적은 점점 줄어들고 있는 실정이다.
이와 더불어, 전체 시스템의 속도(system speed) 향상을 위해 메모리의 고속화는 필수 불가결한 조건이 되고 있다. 또한, 비트 라인(bit line)과의 전하 공유 시간(charge sharing time)을 감소시키기 위해 RC 딜레이 시간(delay time)을 감소시키기는 방법으로 스토리지 전극의 콘택 저항의 중요성이 점점 대두되고 있다.
현재 256M SDRAM 에서 사용 중인 200nm 크기의 스토리지 콘택홀에 있어서, 포토 오정렬(photo misalign)에 의한 스토리지 전극과 비트 라인과의 쇼트(short) 및 스토리지 콘택홀과 스토리지 전극간의 오버랩(overlap) 부족으로 인한 스토리지 전극의 쓰러짐 등의 문제점이 발생되었다. 이러한 문제점을 해결하기 위해 더 작은 크기의 콘택홀 즉, 170nm 크기의 스토리지 전극 콘택홀이 채택되고 있다.
그러나, 기존의 스토리지 전극이 저농도로 도핑된 실리콘막으로 형성되기 때문에 스토리지 전극 패드(storage electrode pad)와 스토리지 전극간의 콘택 저항이 더욱더 증가되는 문제점이 발생된다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 스토리지 전극 콘택 저항을 감소시킬 수 있고, 동시에 HSG 노쥴(hemispherical grain nodule)의 크기를 극대화시킬 수 있는 메모리 커패시터의 제조 방법을 제공함에 그 목적이 있다.
도 1 내지 도 4는 본 발명의 실시예에 따른 메모리 커패시터의 제조 방법의 공정들을 순차적으로 보여주는 흐름도.
* 도면의 주요 부분에 대한 부호의 설명
10 : 반도체 기판 12 : 소자격리막
14 : 트랜지스터 16, 20 : 층간절연막
17a, 17b : 패드 콘택홀 18a : 스토리지 전극 콘택 패드
18b : 비트 라인 콘택 패드 22 : HTO막
24 : SiON막 25 : 스토리지 전극 콘택홀
26 : 스토리지 전극
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 메모리 커패시터의 제조 방법은, 반도체 기판(10) 상에 층간절연막(20)을 형성하는 단계; 상기 층간절연막(20)을 식각 하여 커패시터 하부전극 콘택홀(25)을 형성하는 단계; 상기 콘택홀(25)을 완전히 채울 때까지 층간절연막(20) 상에 고농도로 도핑된 제 1 도전막(26a)을 증착 하는 단계; 상기 제 1 도전막(26a) 상에 저농도로 도핑된 제 2 도전막(26b)을 증착 하는 단계; 및 상기 제 2 도전막(26b) 및 제 1 도전막(26a)을 패터닝 하여 커패시터 하부전극(26)을 형성하는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 층간절연막(20) 상에 노출된 커패시터 하부전극(26) 상에 HSG 노쥴을 형성하는 단계; 및 상기 HSG 노쥴 및 커패시터 하부전극(26) 상에 커패시터 유전막 및 커패시터 상부전극을 차례로 형성하는 단계를 더 포함할 수 있다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 콘택 형성 방법은, 반도체 기판(10) 상에 층간절연막(20)을 형성하는 단계; 상기 층간절연막(20)을 식각 하여 콘택홀(25)을 형성하는 단계; 상기 콘택홀(25)을 완전히 채울 때까지 층간절연막(20) 상에 제 1 도핑 실리콘막(first doped silicon layer)(26a)을 증착 하는 단계; 상기 제 1 도핑 실리콘막(26a) 상에 상기 제 1 도핑 실리콘막(26a)과 서로 다른 도핑 농도를 갖는 제 2 도핑 실리콘막(second doped silicon layer)(26b)을 증착 하는 단계; 및 상기 제 2 및 제 1 도핑 실리콘막(26b, 26a)을 패터닝(patterning)하여 콘택 전극(26)을 형성하는 단계를 포함한다.
(작용)
도 4를 참조하면, 본 발명의 실시예에 따른 신규한 메모리 커패시터의 제조 방법은, 스토리지 전극이 고농도로 도핑된 실리콘막 및 저농도로 도핑된 실리콘막이 차례로 적층된 더블 도핑 실리콘 구조로 형성된다. 이로써, 스토리지 전극 콘택 저항을 감소시킬 수 있다. 동시에 HSG 노쥴의 크기를 극대화시킬 수 있고, 따라서 커패시터의 용량을 증가시킬 수 있다.
(실시예)
이하, 도 1 내지 도 4를 참조하여 본 발명의 실시예를 상세히 설명한다.
도 1 내지 도 4는 본 발명의 실시예에 따른 메모리 커패시터의 제조 방법의 공정들을 순차적으로 보여주는 흐름도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 메모리 커패시터의 제조 방법은 먼저, 반도체 기판(10) 상에 활성 영역(active region)과 비활성 영역(inactive region)을 정의하기 위해 소자격리막(device isolation layer)(12)이 형성된다. 상기 소자격리막(12)은 국부 실리콘 산화(local oxidation of silicon; LOCOS) 방법 내지 얕은 트렌치 격리(shallow trench isolation; STI) 방법 등에 의해 형성된다. 상기 활성 영역 상에 게이트 산화막, 게이트 전극층, 게이트 스페이서, 그리고 소오스/드레인 영역을 갖는 트랜지스터(14)가 형성된다.
상기 트랜지스터(14)를 포함하여 반도체 기판(10) 전면에 층간절연막(16)이 증착 된다. 패드 콘택홀 형성 마스크를 사용하여 게이트 전극 사이의 활성 영역이 노출될 때까지 층간절연막(16)이 식각 된다. 그 결과, 스토리지 전극 패드 콘택홀(17a) 및 비트 라인 패드 콘택홀(17b)이 각각 형성된다. 이때, 상기 패드 콘택홀들(17a, 17b)은 이 분야에서 잘 알려진 자기정렬 콘택 식각(self-align contact etch) 방법으로 형성된다. 즉, 상기 게이트 마스크 및 게이트 스페이서를 식각 정지층으로 사용하여 형성된다.
상기 패드 콘택홀들(17a, 17b)을 완전히 채울 때까지 층간절연막(16) 상에 패드 형성용 도전층이 증착 된다. 이 도전층이 예를 들어, 에치 백 공정으로 식각 되어 스토리지 전극 콘택 패드(storage electrode contact pad)(18a) 및 비트 라인 콘택 패드(bit line contact pad)(18b)가 각각 형성된다.
다음, 도 2에 있어서, 비트 라인 콘택홀(도면에 미도시) 및 비트 라인(도면에 미도시)이 각각 형성된 후, 반도체 기판(10) 전면에 층간절연막(20)이 증착 된다. 상기 층간절연막(20) 상에 HTO(high temperature oxide)막(22) 및 반사 방지막(anti-reflective coating)인 SiON막(24)이 차례로 증착 된다.
스토리지 전극 콘택홀 형성 마스크를 사용하여 스토리지 전극 콘택 패드(18a)의 상부 표면이 노출될 때까지 상기 SiON막(24), HTO막(22), 그리고 층간절연막(20)이 차례로 식각 된다. 그 결과, 도 3에서와 같이, 스토리지 전극 콘택홀(25)이 형성된다.
마지막으로, 상기 SiON막(24)이 제거된 후, 스토리지 전극막이 예를 들어, 10000Å 두께로 증착 된다. 이때, 본 발명에 따른 스토리지 전극막은 하부 및 상부의 PH3의 도핑 농도가 서로 다른 더블 도핑 실리콘 구조로 형성된다. 구체적으로, 상기 스토리지 전극 콘택홀(25)이 완전히 채워질 때까지 고농도로 도핑된 실리콘막(26a)이 약 500Å의 두께로 증착 된다. 이어서, 상기 고농도로 도핑된 실리콘막(26a) 상에 저농도로 도핑된 실리콘막(26b)이 약 9500Å의 두께로 증착 된다.
상기 저농도로 도핑된 실리콘막(26b)은 후속 HSG 노쥴 형성시 그 크기를 극대화시켜서 커패시터 유효 표면적을 증가시키기 위해 형성된다. 이때, 스토리지 전극막을 전체 고농도로 도핑된 실리콘막으로 형성할 수 없는 이유는, HSG 노쥴 성장시 그 크기가 저농도로 도핑된 실리콘막에 비해 상대적으로 작아 커패시터 용량이 제한되고, 세정 공정에서 HSG 노쥴이 쉽게 떨어져 나가는 것을 방지하기 위함이다.
상기 고농도로 도핑된 실리콘막(26a) 및 저농도로 도핑된 실리콘막(26b)은 비정질(amorphous) 상태로 증착 되고, 후속 열처리 공정에 의해 폴리실리콘 상태로 변화된다.
스토리지 전극 형성 마스크를 사용하여 상기 저농도로 도핑된 실리콘막(26b) 및 고농도로 도핑된 실리콘막(26a)이 차례로 식각 되어 도 4에 도시된 바와 같이, 스토리지 전극(26)이 형성된다.
후속 공정으로, 상기 HTO막(22) 상에 노출된 스토리지 전극(26)의 표면상에 HSG 노쥴(도면에 미도시)이 형성된다. 그리고, HSG 노쥴 및 스토리지 전극(26) 상에 커패시터 유전막(도면에 미도시) 및 플레이트 전극(도면에 미도시)이 차례로 형성되면 메모리 커패시터가 완성된다.
본 발명은 스토리지 전극막을 고농도로 도핑된 실리콘막 및 저농도로 도핑된 실리콘막이 차례로 적층된 더블 도핑 실리콘 구조로 형성함으로써, 스토리지 전극의 콘택 저항을 감소시킬 수 있고, 동시에 HSG 노쥴의 크기를 극대화시킬 수 있으며, 따라서 커패시터의 용량을 증가시킬 수 있는 효과가 있다.

Claims (3)

  1. 반도체 기판(10) 상에 층간절연막(20)을 형성하는 단계;
    상기 층간절연막(20)을 식각 하여 커패시터 하부전극 콘택홀(25)을 형성하는 단계;
    상기 콘택홀(25)을 완전히 채울 때까지 층간절연막(20) 상에 고농도로 도핑된 제 1 도전막(26a)을 증착 하는 단계;
    상기 제 1 도전막(26a) 상에 저농도로 도핑된 제 2 도전막(26b)을 증착 하는 단계; 및
    상기 제 2 도전막(26b) 및 제 1 도전막(26a)을 패터닝(patterning)하여 커패시터 하부전극(26)을 형성하는 단계를 포함하는 메모리 커패시터의 제조 방법.
  2. 제 1 항에 있어서,
    상기 층간절연막(20) 상에 노출된 커패시터 하부전극(26) 상에 HSG 노쥴을 형성하는 단계; 및
    상기 HSG 노쥴 및 커패시터 하부전극(26) 상에 커패시터 유전막 및 커패시터 상부전극을 차례로 형성하는 단계를 더 포함하는 메모리 커패시터의 제조 방법.
  3. 반도체 기판(10) 상에 층간절연막(20)을 형성하는 단계;
    상기 층간절연막(20)을 식각 하여 콘택홀(25)을 형성하는 단계;
    상기 콘택홀(25)을 완전히 채울 때까지 층간절연막(20) 상에 제 1 도핑 실리콘막(first doped silicon layer)(26a)을 증착 하는 단계;
    상기 제 1 도핑 실리콘막(26a) 상에 상기 제 1 도핑 실리콘막(26a)과 서로 다른 도핑 농도를 갖는 제 2 도핑 실리콘막(second doped silicon layer)(26b)을 증착 하는 단계; 및
    상기 제 2 및 제 1 도핑 실리콘막(26b, 26a)을 패터닝(patterning)하여 콘택 전극(26)을 형성하는 단계를 포함하는 반도체 장치의 콘택 형성 방법.
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Cited By (4)

* Cited by examiner, † Cited by third party
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KR100524800B1 (ko) * 2002-09-25 2005-11-02 주식회사 하이닉스반도체 반도체 소자의 이중 도핑 분포를 갖는 콘택플러그 형성 방법
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