KR20010109677A - 반도체소자의 모스 트랜지스터 제조방법 및 그에 의해제조된 모스 트랜지스터 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 9
- 238000000034 method Methods 0.000 title claims description 16
- 239000011229 interlayer Substances 0.000 claims abstract description 49
- 239000010410 layer Substances 0.000 claims abstract description 47
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 238000005530 etching Methods 0.000 claims description 21
- 238000002955 isolation Methods 0.000 claims description 14
- 239000012535 impurity Substances 0.000 claims description 8
- 229910052751 metal Inorganic materials 0.000 description 13
- 239000002184 metal Substances 0.000 description 13
- 229920002120 photoresistant polymer Polymers 0.000 description 12
- 230000000694 effects Effects 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 229910021332 silicide Inorganic materials 0.000 description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 238000007517 polishing process Methods 0.000 description 2
- 239000003870 refractory metal Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
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- Ceramic Engineering (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
모스 트랜지스터의 제조방법 및 그에 의해 제조된 모스 트랜지스터가 제공된다. 반도체기판의 소정영역에 한정된 활성영역 상에 층간절연막을 형성하고, 층간절연막의 소정영역 및 활성영역을 연속적으로 식각하여 활성영역을 가로지르되 활성영역의 표면으로부터 소정의 깊이를 갖는 게이트 트렌치를 형성한다. 게이트 트렌치의 측벽 및 바닥에 게이트 절연막을 형성하고, 게이트 절연막 및 층간절연막에 의해 둘러싸여진 게이트 트렌치 내에 층간절연막의 상부면보다 낮은 표면을 갖는 리세스된 게이트 전극을 형성한다. 층간절연막을 등방성 식각하여 리세스된 게이트 전극의 상부측벽을 노출시키되 리세스된 게이트 전극의 상부면보다 높은 상부면을 갖는 변형된 층간절연막을 형성한다. 리세스된 게이트 전극의 상부면 및 노출된 상부측벽을 덮는 캐핑절연막 패턴을 형성한다.
Description
본 발명은 반도체소자의 제조방법 및 그에 의해 제조된 반도체소자에 관한 것으로, 특히 모스 트랜지스터의 제조방법 및 그에 의해 제조된 모스 트랜지스터에 관한 것이다.
반도체소자의 집적도가 증가함에 따라 모스 트랜지스터의 게이트 전극의 폭 및 이들 사이의 간격이 점점 좁아지고 있다. 이에 따라, 짧은 채널을 갖는 모스 트랜지스터의 특성, 예컨대 누설전류 특성이 저하됨은 물론 문턱전압이 비정상적으로 낮아지는 문제점을 보인다. 이러한 짧은채널 효과는 반도체소자의 전기적인 특성및 신뢰성에 나쁜 영향을 미친다.
상술한 짧은 채널효과를 해결하기 위하여, 종래의 평판형(planar-type) 모스 트랜지스터를 제조함에 있어서 채널 영역에 반도체기판과 동일한 도전형의 불순물을 주입하여 문턱전압을 높임과 동시에 소오스 영역 및 드레인 영역 사이의 펀치쓰루 현상을 억제시키는 기술이 널리 사용되고 있다. 이때, 펀치쓰루 억제를 위한 불순물은 활성영역 전체에 주입되므로 소오스/드레인 영역의 접합 커패시턴스를 증가시킴은 물론, 소오스/드레인 영역의 접합 누설전류 특성을 저하시킨다. 이에 따라, 디램 또는 에스램과 같은 메모리 소자의 경우에 리프레쉬 특성 또는 데이타 유지 특성(data retention characteristic) 등이 저하되는 문제점을 보인다.
또한, 서로 이웃하는 게이트 전극들 사이의 간격, 즉 디램의 워드라인들 사이의 간격이 좁아짐에 따라 워드라인들 사이의 갭 영역(gap region)의 어스펙트 비율은 점점 증가한다. 이에 따라, 워드라인들이 형성된 반도체기판 전면에 층간절연막을 형성하면, 워드라인들 사이의 갭 영역에 보이드가 형성될 확률이 높아지고 있다.
이에 더하여, 게이트 전극들 사이의 갭 영역의 어스펙트 비율이 증가하면, 상기 게이트 전극들 사이에 채워진 층간절연막을 관통하는 자기정렬 콘택홀을 형성하기 위한 식각공정을 실시하는 동안 게이트 전극의 상부면을 덮는 캐핑절연막의 식각량 또한 증가한다. 이에 따라, 게이트 전극이 노출되어 후속공정에서 상기 자기정렬 콘택홀을 채우는 도전막이 게이트 전극과 전기적으로 연결되는 문제점이 발생한다.
상술한 바와 같이 종래의 기술에 따르면, 짧은 채널효과를 해결하기 위하여 활성영역 전체에 펀치쓰루 방지 불순물을 주입하는 경우에 접합 특성이 저하되고, 게이트 전극들 사이의 좁은 영역 내에 채워지는 층간절연막 내에 보이드가 생성된다. 또한, 게이트 전극들 사이의 좁은 영역을 관통하는 자기정렬 콘택홀을 형성하는 경우에 게이트 전극이 노출되기가 쉽다.
본 발명이 이루고자 하는 기술적 과제는 짧은 채널효과를 해결함은 물론, 소오스/드레인 영역의 접합특성을 개선시킬 수 있고 소오스/드레인 영역을 노출시키기 위한 자기정렬 콘택홀을 형성하기 위한 공정 여유도를 증가시킬 수 있는 모스 트랜지스터의 제조방법 및 그에 의해 제조된 모스 트랜지스터를 제공하는 데 있다.
도 1 내지 도 6은 본 발명에 따른 모스 트랜지스터의 제조방법을 설명하기 위한 단면도들이고,
도 7은 본 발명에 따른 모스 트랜지스터의 구조를 설명하기 위한 단면도이다.
상기 기술적 과제를 달성하기 위하여 본 발명은 모스 트랜지스터의 제조방법을 제공한다. 이 방법은 반도체기판의 소정영역에 활성영역을 한정하는 소자분리막을 형성하는 단계와, 상기 소자분리막을 포함하는 반도체기판 전면에 층간절연막을 형성하는 단계와, 상기 층간절연막의 소정영역 및 상기 활성영역을 연속적으로 식각하여 상기 활성영역을 가로지르고 상기 활성영역의 표면으로부터 소정의 깊이를 갖는 게이트 트렌치를 형성하는 단계와, 상기 게이트 트렌치의 측벽 및 바닥에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 및 상기 층간절연막에 의해 둘러싸여진 상기 게이트 트렌치 내에 상기 층간절연막의 상부면보다 낮은 표면을 갖는 리세스된 게이트 전극을 형성하는 단계와, 상기 층간절연막을 등방성 식각하여 상기 리세스된 게이트 전극의 상부측벽을 노출시키되 상기 리세스된 게이트 전극의 상부면보다 높은 상부면을 갖는 변형된 층간절연막을 형성하는 단계와, 상기 리세스된 게이트 전극의 상부면 및 상기 노출된 상부측벽을 덮는 캐핑절연막 패턴을 형성하는 단계를 포함한다.
또한, 상기 기술적 과제를 달성하기 위하여 본 발명은 모스 트랜지스터를 제공한다. 이 모스 트랜지스터는 반도체기판의 소정영역에 형성되어 활성영역을 한정하는 소자분리막과, 상기 활성영역에 형성된 소오스/드레인 영역과, 상기 소오스/드레인 영역을 포함하는 반도체기판 전면에 형성된 층간절연막과, 상기 층간절연막 및 상기 소오스/드레인 영역의 소정영역을 관통하는 게이트 트렌치와, 상기 게이트 트렌치의 측벽 및 바닥에 형성된 게이트 절연막과, 상기 게이트 절연막이 형성된 상기 게이트 트렌치 내부에 형성된 리세스된 게이트전극과, 상기 게이트전극의 상부면 및 상부측벽을 덮는 캐핑절연막 패턴을 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다.
도 1 내지 도 6은 본 발명의 실시예에 따라 모스 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, P형 실리콘기판과 같은 반도체기판(1)의 소정영역에 활성영역을 한정하는 소자분리막(3)을 트렌치 소자분리 기술 또는 로코스 소자분리 기술과 같은 통상의 방법을 사용하여 형성한다. 상기 소자분리막(3)은 단차도포성이 우수한 CVD 산화막 등으로 형성하는 것이 바람직하다. 이어서, 상기 활성영역 표면에 반도체기판(1)과 다른 도전형의 불순물, 예컨대 N형의 불순물을 주입하여 소오스/드레인 영역(5)을 형성한다.
도 2를 참조하면, 상기 소오스/드레인 영역(5)이 형성된 결과물 전면에 층간절연막(7), 예컨대 고온산화막(HTO)과 같은 실리콘 산화막을 형성한다. 여기서, 상기 소오스/드레인 영역(5)이 형성된 결과물의 표면은 게이트 전극을 형성한 후에 소오스/드레인 영역을 형성하는 종래기술과는 달리 평탄한 프로파일을 보인다. 이에 따라, 상기 층간절연막(7)은 갭 영역을 채우는 특성이 우수한 고밀도 플라즈마 산화막 등을 사용하지 않고 통상의 실리콘산화막으로 형성하는 것이 가능하다. 또한, 상기 층간절연막(7)은 평탄한 표면 프로파일을 갖는 반도체기판 상에 형성되므로 그 내부에 보이드가 형성되지 않는다.
상기 층간절연막(7)을 패터닝하여 상기 소오스/드레인 영역(5)을 가로지르는 소정영역을 노출시킨 다음에, 상기 노출된 소오스/드레인 영역(5)을 소정의 깊이로 식각하여 게이트 트렌치(9)를 형성한다. 여기서, 상기 소정의 깊이는 소오스/드레인 영역(5)의 접합깊이보다 커야 한다. 이에 따라, 상기 소오스/드레인 영역(5)은 게이트 트렌치(9)에 의해 양분(兩分)된다. 이때, 상기 소자분리막(3)의 소정영역 또한 식각되어 게이트 트렌치(9)가 형성될 수 있다. 상기 게이트 트렌치(9)를 형성하기 위한 포토마스크로는 통상의 게이트 마스크에 비하여 역 패턴(reverse pattern)을 갖는 포토마스크를 사용하여야 한다.
한편, 상기 게이트 트렌치(9)는 두 가지의 방법중 어느 하나로 형성할 수 있다. 그 하나는 상기 층간절연막(7) 상에 게이트 전극이 형성될 부분을 노출시키는포토레지스트 패턴(도시하지 않음)을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 노출된 층간절연막(7) 및 소자분리막(3)을 반도체기판(1)에 대하여 식각선택비가 높은 실리콘산화막 식각 레서피로 식각하여 소자분리막(3)의 소정영역에 최종적으로 원하는 깊이를 갖는 게이트 트렌치(9)를 형성한다. 이때, 상기 소오스/드레인 영역(5)의 소정영역은 노출되고 식각 선택비에 기인하여 더 이상 식각되지 않는다. 이어서, 상기 노출된 소오스/드레인 영역(5)을 실리콘 산화막으로 형성된 소자분리막(3) 및 층간절연막(7)에 대하여 식각 선택비가 높은 실리콘 식각 레서피로 식각하여 활성영역에 소정의 깊이를 갖는 또 다른 게이트 트렌치(9)를 형성한다. 다음에, 상기 포토레지스트 패턴을 제거한다.
상기 게이트 트렌치(9)를 형성하는 다른 방법은 상기 층간절연막(7) 상에 상술한 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 층간절연막(7) 및 소오스/드레인 영역(5)을 실리콘으로 이루어진 반도체기판(1)에 대하여 식각 선택비가 1:1에 가까운 실리콘산화막 식각 레서피를 사용하여 식각함으로써 활성영역의 소정영역에 원하는 깊이의 게이트 트렌치(9)를 형성한다. 이때, 상기 소자분리막(3)의 소정영역에도 또 다른 게이트 트렌치(9)가 동시에 형성될 수 있다. 이어서, 상기 포토레지스트 패턴을 제거한다.
도 3을 참조하면, 상기 게이트 트렌치(9)의 측벽 및 바닥에 게이트 절연막(11)을 형성한다. 상기 게이트 절연막(11)은 게이트 트렌치(9)가 형성된 결과물을 열산화시키어 형성할 수도 있다. 또한, 상기 게이트 절연막(11)은 열산화막 및 실리콘 질화막이 차례로 적층된 복합물질막으로 형성할 수도 있다. 상기 열산화막은 급속열처리 공정으로 형성하여 상기 소오스/드레인 영역 내의 불순물 확산을 최대한 억제시킴으로써, 소오스/드레인 영역(5)의 접합깊이를 최대한 얕게 형성할 수도 있다.
계속해서, 상기 게이트 절연막(11)이 형성된 결과물 전면에 상기 게이트 트렌치(9)를 채우는 도전막을 형성한다. 상기 층간절연막(7)의 상부면이 노출될 때까지 상기 도전막을 화학기계적 연마 공정 또는 에치백 공정 등으로 평탄화시키어 게이트 트렌치(9) 내에 도전막 패턴(16), 즉 게이트 전극을 형성한다. 상기 도전막은 상기 게이트 트렌치(9)를 완전히 채우는 도우핑된 폴리실리콘막 또는 텅스텐막과 같은 금속막만으로 형성하거나, 상기 게이트 트렌치(9)의 단차를 따르는 콘포말한 폴리실리콘막 및 상기 게이트 트렌치(9)를 완전히 채우는 금속막 또는 금속 실리사이드막을 차례로 적층시키어 형성할 수도 있다. 상기 금속막은 텅스텐막, 니켈막 또는 코발트막 등으로 형성하는 것이 가능하며, 상기 금속 실리사이드막은 텅스텐 실리사이드막과 같은 내화성 금속 실리사이드막으로 형성하는 것이 가능하다. 이에 따라, 상기 도전막 패턴(16)은 차례로 적층된 폴리실리콘막 패턴(13) 및 금속막 패턴(15)으로 구성되거나, 폴리실리콘막 패턴 또는 금속막 패턴만으로 형성될 수도 있다. 또한, 상기 금속막 패턴(15) 대신에 텅스텐 실리사이드막 패턴과 같은 금속 실리사이드막 패턴이 형성될 수 있다.
도 4를 참조하면, 상기 도전막 패턴(16)을 식각하여 상기 층간절연막(7)의 상부면보다 낮은 표면을 갖는 리세스된 게이트전극(16a)을 형성한다. 이어서, 상기 층간절연막(7)을 불산용액(hydrofluoric acid; HF) 또는 완충산화막식각용액(buffered oxide etchant; BOE)을 사용하여 등방성 식각하여 상기 리세스된 게이트 전극(16a)의 상부측벽을 노출시키는 변형된 층간절연막(7a)을 형성한다. 이때, 상기 변형된 층간절연막(7a)의 상부면은 상기 리세스된 게이트전극(16a)의 상부면보다 높은 것이 바람직하다. 결과적으로 상기 리세스된 게이트 전극(16a)의 상부면 및 상부측벽을 노출시키는 확장된 그루브가 형성된다.
도 5를 참조하면, 상기 변형된 층간절연막(7a)이 형성된 결과물 전면에 상기 확장된 그루브를 채우는 캐핑절연막을 형성한다. 상기 캐핑절연막은 변형된 층간절연막(7a)에 대하여 식각 선택비를 갖는 물질막, 예컨대 실리콘질화막으로 형성하는 것이 바람직하다. 다음에, 상기 변형된 층간절연막(7a)의 상부면이 노출될 때까지 상기 캐핑절연막을 화학기계적 연마 공정 또는 에치백 공정으로 평탄화시키어 상기 확장된 그루브 내에 캐핑절연막 패턴(17)을 형성한다. 결과적으로, 상기 리세스된 게이트전극(16a)의 상부면 및 상부측벽은 상기 캐핑절연막 패턴(17)에 의해 덮여진다.
도 6을 참조하면, 상기 캐핑절연막 패턴(17)이 형성된 결과물 상에 포토레지스트 패턴(19)을 형성한다. 상기 포토레지스트 패턴(19)은 소오스/드레인 영역(5)의 상부를 개구시킨다. 이때, 상기 포토레지스트 패턴(19)은 상기 캐핑절연막 패턴(17)의 가장자리를 노출시킬 수도 있다. 이에 따라, 상기 포토레지스트 패턴(19)의 정렬 여유도가 증가되어 사진공정에 대한 여유도가 증가된다. 상기 포토레지스트 패턴(19) 및 상기 캐핑절연막 패턴(17)을 식각 마스크로 사용하여 상기 변형된 층간절연막(7a)을 식각하여 상기 소오스/드레인 영역(5)을 노출시키는 자기정렬된 콘택홀(21)을 형성한다. 여기서, 상기 소오스/드레인 영역(5)은 상기 자기정렬된 콘택홀(21)이 형성된 다음에 형성될 수도 있다. 즉, 도 1에서 소오스/드레인 영역(5)을 형성하는 공정을 생략하고, 상기 자기정렬된 콘택홀(21)을 형성한 다음에 반도체기판(1)과 다른 도전형의 불순물을 상기 자기정렬된 콘택홀(21)을 통하여 주입함으로써 소오스/드레인 영역(5)을 형성할 수도 있다.
이어서 도시하지는 않았지만, 상기 포토레지스트 패턴(21)을 제거하고 그 결과물 전면에 도전막을 형성한 후에 상기 도전막을 패터닝하여 소오스/드레인 영역(5)과 전기적으로 접속된 배선 또는 패드를 형성한다.
도 7은 도 1 내지 도 6의 실시예에 따라 제조된 모스 트랜지스터의 구조를 설명하기 위한 단면도이다.
도 7을 참조하면, 반도체기판(1)의 소정영역에 한정된 활성영역 상에 층간절연막(7a)이 형성되고, 상기 층간절연막(7a)의 소정영역을 관통하면서 상기 반도체기판(1)의 소정영역이 식각되어 형성된 게이트 콘택홀 내부에 리세스된 게이트 전극(16a)이 채워진다. 상기 리세스된 게이트 전극(16a) 및 상기 반도체기판(1) 사이에는 게이트 절연막(11)이 개재된다. 여기서, 상기 게이트 트렌치는 상기 활성영역을 가로지르도록 형성된다. 상기 리세스된 게이트 전극(16a)의 양 옆의 활성영역 표면에는 소오스/드레인 영역(5)이 형성된다.
상기 리세스된 게이트 전극(16a)은 차례로 적층된 도우핑된 폴리실리콘막 패턴(13a) 및 금속막 패턴(15a)으로 구성된다. 이와는 달리, 상기 리세스된 게이트 전극(16a)은 도우핑된 폴리실리콘막 또는 금속막만으로 형성될 수도 있다. 여기서,상기 금속막 패턴(15a)은 텅스텐막, 니켈막 또는 코발트막으로 형성될 수도 있고, 상기 금속막 패턴(15a) 대신에 내화성 금속실릭사이드막 패턴이 적용될 수도 있다.
상기 리세스된 게이트전극(16a)의 상부면 및 상부측벽은 캐핑절연막 패턴(17)에 의해 덮여진다. 또한, 상기 캐핑절연막 패턴(17)의 측벽 및 상기 리세스된 게이트전극(16a)의 측벽은 상기 층간절연막(7a)에 의해 둘러싸여진다. 상기 캐핑절연막 패턴(17)은 상기 층간절연막(7a)에 대하여 식각선택비를 갖는 물질막으로 형성된다.
상술한 바와 같이 본 발명에 따르면, 층간절연막이 게이트 전극이 형성되기 전에 평탄한 표면을 갖는 반도체기판 상에 형성되므로 그 내부에 보이드가 형성되는 것을 방지할 수 있다. 또한, 게이트 전극이 반도체기판의 소정영역이 식각된 게이트 트렌치 내에 형성되고 게이트 전극의 하부면이 소오스/드레인 영역의 접합면보다 낮으므로 짧은 채널효과를 현저히 억제시킬 수 있다. 이에 더하여, 소오스/드레인 영역을 형성한 후에 소오스/드레인 영역의 소정영역을 관통하는 게이트 트렌치를 형성하므로 모스 트랜지스터의 짧은 채널효과를 억제시키기 위하여 소오스/드레인 영역의 접합깊이를 최소한 얕게 형성하여야 하는 제약이 따르지 않는다. 따라서, 고집적 반도체소자에 적합한 짧은 채널을 갖는 고성능 모스 트랜지스터를 구현하기가 용이하다. 더우기, 본 발명에 따르면, 게이트 전극을 리세스시킴으로써 소오스/드레인 영역을 노출시키는 자기정렬 콘택홀을 형성하기 위하여 층간절연막을 식각하는 동안 게이트 전극의 상부면을 덮는 캐핑절연막 패턴이 과도식각되는 현상을 현저히 억제시킬 수 있다. 이에 따라, 신뢰성 있는 자기정렬 콘택홀을 형성하는 것이 가능하다.
Claims (3)
- 반도체기판의 소정영역에 활성영역을 한정하는 소자분리막을 형성하는 단계;상기 소자분리막을 포함하는 반도체기판 전면에 층간절연막을 형성하는 단계;상기 층간절연막의 소정영역 및 상기 활성영역을 연속적으로 식각하여 상기 활성영역을 가로지르고 상기 활성영역의 표면으로부터 소정의 깊이를 갖는 게이트 트렌치를 형성하는 단계;상기 게이트 트렌치의 측벽 및 바닥에 게이트 절연막을 형성하는 단계;상기 게이트 절연막 및 상기 층간절연막에 의해 둘러싸여진 상기 게이트 트렌치 내에 상기 층간절연막의 상부면보다 낮은 표면을 갖는 리세스된 게이트 전극을 형성하는 단계;상기 층간절연막을 등방성 식각하여 상기 리세스된 게이트 전극의 상부측벽을 노출시키되 상기 리세스된 게이트 전극의 상부면보다 높은 상부면을 갖는 변형된 층간절연막을 형성하는 단계; 및상기 리세스된 게이트 전극의 상부면 및 상기 노출된 상부측벽을 덮는 캐핑절연막 패턴을 형성하는 단계를 포함하는 반도체소자의 모스 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 층간절연막을 형성하는 단계 전에,상기 활성영역 표면에 상기 반도체기판과 다른 도전형의 소오스/드레인 영역을 형성하는 단계를 더 포함하되, 상기 게이트 트렌치는 상기 소오스/드레인 영역을 관통하여 상기 소오스/드레인 영역의 접합깊이보다 깊은 것을 특징으로 하는 반도체소자의 모스 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 캐핑절연막 패턴을 형성하는 단계 후에,상기 캐핑절연막을 식각 마스크로 사용하여 상기 층간절연막을 이방성 식각하여 상기 게이트 전극 양 옆의 활성영역을 노출시키는 자기정렬 콘택홀을 형성하는 단계; 및상기 노출된 활성영역의 표면에 상기 반도체기판과 다른 도전형의 불순물을 주입하여 상기 게이트 전극 양 옆에 소오스/드레인 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 모스 트랜지스터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020000030074A KR20010109677A (ko) | 2000-06-01 | 2000-06-01 | 반도체소자의 모스 트랜지스터 제조방법 및 그에 의해제조된 모스 트랜지스터 |
Applications Claiming Priority (1)
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Publications (1)
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|---|---|
| KR20010109677A true KR20010109677A (ko) | 2001-12-12 |
Family
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|---|---|---|---|
| KR1020000030074A KR20010109677A (ko) | 2000-06-01 | 2000-06-01 | 반도체소자의 모스 트랜지스터 제조방법 및 그에 의해제조된 모스 트랜지스터 |
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| KR (1) | KR20010109677A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100506055B1 (ko) * | 2001-12-31 | 2005-08-05 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 및 그의 제조 방법 |
| US8034701B2 (en) | 2004-06-04 | 2011-10-11 | Samsung Electronics Co., Ltd. | Methods of forming recessed gate electrodes having covered layer interfaces |
-
2000
- 2000-06-01 KR KR1020000030074A patent/KR20010109677A/ko not_active Application Discontinuation
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