KR100367400B1 - 복합반도체소자의제조방법 - Google Patents
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Abstract
본 발명은 복합 반도체소자의 제조방법에 관한 것으로, 셀부와 주변회로부와 로직부로 구비되는 복합 반도체소자의 로직부에 실리사이드를 형성하기 위한 층간절연막의 습식식각공정시 로직부에 이웃하는 주변회로부의 층간절연막이 측면식각되는 현상을 방지하기 위하여, 주변회로부와 로직부의 경계부에 가아드링 역할을 하는 더미패턴을 형성함으로써 후속 층간절연막 식각공정시 주변회로부의 손상을 최소화시킬 수 있도록 하여 복합 반도체소자의 특성 및 신뢰성을 향상시킬 수 있다는 이점이 있다.
Description
본 발명은 복합 반도체소자의 제조방법에 관한 것으로, 보다 상세하게는 로직 (Logic)에서는 고속 동작을 위해 낮은 면저항과 콘택저항이 요구되며, 이를 위해 소자의 특성 열화없이 실리사이드 형성공정을 사용하는 복합 반도체소자의 제좡법에 관한 것이다.
상기 실리사이드(silicide) 공정은 Ti, Co, Ni 와 같은 물질과 실리콘의 반응에 의해 생성되며, 낮은 저항을 갖는다.
따라서, DRAM과 로직을 하나의 칩으로 제조하는 MML 공정에서도 실리사이드 공정을 이용하여야 한다. 그러나, 실리사이드 반응 물질은 후속 열 공정의 온도가 높을 경우, 결정의 응집 현상으로 인해 저항이 다시 증가하는 문제점을 가진다.
따라서, MML 공정에서는 DRAM의 캐패시터를 먼저 형성한 후 로직쪽 만을 식각하여 실리사이드를 형성하는 방법을 채택하여 후속 열공정에 의한 실리사이드의 특성 변화를 억제하는 공정 기술을 사용하고 있다. 참고로, DRAM 의 캐패시터형성공정은 780 도 이상의 고온이 요구된다.
DRAM의 캐패시터까지 형성한 후 로직의 소오스/드레인 영역에 실리사이드를 형성하기 위해서, 캐패시터 형성공정까지 공정을 진행하는 동안 적층되어온 산화막층을 오픈(open)하여야 한다. 10000 Å 이상의 두꺼운 산화막층이 적층되므로 습식 식각법(wet etch)이 이용된다.
그러나, 습식 식각에 의해서는 식각량을 조절할 수 없기 때문에 이러한 산화막 아래층에는 이미 워드라인 형성 공정 이후 산화막에 비해 식각 선택비가 우수한 질화막이나 폴리실리콘층을 두어 산화막 습식 식각시 식각정지층(etch stop layer barrier)으로 이용하고 있다.
상기 식각정지층은 산화막층의 습식 식각 후 건식법을 통해 식각되어 최종적으로 silicide가 형성 될자리를 오픈시킨다.
그러나 습식식각공정시 용액(etchant)의 수평확산(lateral diffusion)에 의해 경계면 부근의 산화막이 식각되어 마진을 충분히 주어 설계하지 않을 경우, 많은 문제점을 초래할 수 있다.
MML 공에서는 DRAM의 캐패시터를 먼저 형성한 후, 로직 쪽 만을 식각하여 실리사이드를 형성하는 방법을 채택하여 후속 열공정에 의한 실리사이드의 특성 변화를 억제하고 있다.
그러나, DRAM 의 캐패시터까지 형성하고 나면 로직의 영역은 약 10000 Å 이상의 두께를 갖는 산화막층이 적층된다. 이 층을 제거하기 위해 식각 속도가 우수한 습식 식각법을 사용하는데, 정확히 컨트롤하여 식각할 수 없기 때문에 산화막과 식각선택비가 우수한 질화막이나 폴리실리콘을 트랜지스터 형성 후 증착하여 식각정지층으로 사용한다. 이러한 식각정지층은 다시 건식 식각법에 의해 제거되어 최종적으로 실리사이드가 형성될 콘택면을 오픈하게 된다.
그리고, 소자가 점점 미세화됨에 따라, 최근에는 실리콘 반도체기판에 폴리 2,3 콘택을 바로 형성하는 것 보다는 콘택패드를 형성하고 그 상부에 폴리 2,3콘택을 형성하는 방법이 주로 사용된다.
도 1a 내지 도 1e 는 종래 기술에 따른 복합 반도체소자의 제조방법을 도시한 단면도로서, 셀부, 주변회로부 및 로직부로 나누어 도시한 것이다.
먼저, 도 1a 내지 도 1b와 같이 반도체기판(11)상에 소자분리막(13)을 형성하고 게이트산화막(15), 게이트전극용 도전체(17)및 마스크절연막의 적층구조로 게이트전극을 형성한다.
그리고, 전체표면상부에 제 1산화막을 증착하고 상기 주변회로부와 로직부의 제 1산화막을 이방성식각하여 제 1산화막 스페이서를 형성한다.
그리고, 상기 주변회로부와 로직부의 소오스/드레인 접합영역을 노출시키는 감광막패턴을 형성하고 이를 이용하여 상기 주변회로부와 로직부에 불순물을 임플란트하여 소오스/드레인 접합영역을 형성한다.
그 다음, 감광막패턴을 제거하고, 전체표면상부에 제 2산화막을 일정두께 형성한다.
그리고, 셀부의 상기 제 2산화막을 이방성식각하여 제 1산화막과 제 2산화막 적층구조의 스페이서를 형성한다.
그리고, 자기정렬적인 콘택공정을 이용하여 상기 셀부의 소오스/드레인 접합영역에 접속되는 콘택패드(19)를 형성하되, 다결정실리콘막으로 형성한다.
그리고, 도 1c와 같이 로직부에 습식식각 정지층(21)을 형성한다. 이때, 상기 습식식각장벽층(21)은 로직부의 산화막 제거하는 습식식각(wet etch) 공정시 식각량의 조절이 어려우므로 질화막을 형성한 것이다.
그 다음, 도 1d와 같이 셀부에 제 1층간절연막(23)을 형성하고 전체 표면 상부에 제 2층간절연막(25)을 형성한 다음, 셀부와 주변회로부의 반도체기판에 접속되는 비트라인(27)을 형성한다.
그리고, 그 상부를 평탄화시키는 제 3층간절연막(29)과 제 4층간절연막(31)을 전체표면상부에 형성하고 반도체기판의 셀부에 캐패시터(33)를 형성한다. 이때, 상기 캐패시터(33)는 캐패시터용 콘택패드(19)에 접속된 것으로서, 저장전극, 유전체막 및 플레이트전극의 적층구조로 형성된 것이다.
그 다음, 도 1e와 같이 로직부에만 실리사이드를 형성하기 위해 습식식각정지층(21)을 이용하여 로직부 각종 산화막 층을 습식방법으로 식각한 후, 상기 식각정지층(21)을 건식식각하여 실리사이드가 형성될 영역을 오픈하고 Ti, Co, Ni 등과 같은 물질을 증착하여 실리사이드(35)를 형성한 후의 모습이다.
습식식각(Wet etch)시에는 식각 용액의 측면 확산에 의해 DRAM 영역 쪽으로도 산화막이 식각되어 마진을 충분히 주어 설계하지 않을 경우 많은 문제점을 초래한다.
위와 같은 측면식각 현상은 다음과 같은 문제를 야기시킨다.
첫째, 실리사이드가 형성되지 않아야 할 부분의 산화막가 측면식각 현상에 의해 제거됨에 따라 반도체기판 쪽의 실리콘층이 노출, 실리사이드 형성을 위해 스퍼터링되는 입자, Ti, Co, Ni 등에 반응하여 실리사이드를 형성하게 된다.
따라서, DRAM과 같이 실리사이드가 형성되지 말아야 할 부분에 실리사이드 층이 형성시킬 수 있다. 이는 소오스/드레인 접합 깊이를 두껍게 하여 소자분리특성 및 트랜지스터의 누설전류를 증가시키는 원인이 될 수 있다.
보다 구체적으로 설명하면, 로직부 오픈시 습식식각공정에 의한 측면 확산으로 의해 실리사이드 영역과 실리사이드가 형성되지 않는 영역의 경계면에서 소자분리막이 제거되고, 이로인해 원치 않는 지역에 실리사이드가 형성된다. 그로인하여, 전기적인 단락 및 누설전류가 유발될 수 있다.
둘째, DRAM과 같이 실리사이드가 형성되지 말아야 할 부분과 실리사이드가 필요한 로직의 경계 면에 소자분리를 위해 형성된 필드산화막 위에 폴리실리콘 라인이 있는 경우, 폴리실리콘 아래에 있는 산화막이 식각되어 버림에 따라 폴리실리콘 라인이 떨어져 나갈 수 있다는 점이다.
이는 후속 공정 시 오염의 주 원인이 되며, 떨어져 나간 폴리실리콘이 임의의 영역에 흡착되어 전기적인 쇼트(short)를 초래하는 등 치명적인 현상을 초래한다.
셋째, 측면 식각에 의해 감광막(photo-resist ; PR)자체가 떨어져 나갈 수 있다는 점이다. 감광막 하부의 산화막이 식각되는 길이가 5 ㎛ 정도로 크므로 감광막이 부분적으로 무너지는 현상을 초래할 수 있다.
이러한 문제를 부분적으로나마 해결하기 위한 궁여지책으로 실리사이드가 형성되지 않는 DRAM과 실리사이드가 형성되는 로직영역의 경계에 소자분리막인 필드산화막 영역을 5 ㎛ 이상 넓게 해 주는 방법을 이용하고 있으나, 이는 위와 같은 문제점들을 해결하지 못한채, 면적의 손실만을 초래하게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의목적은 복합 반도체소자의 로직 영역과 주변회로부의 사이에 층간절연막인 산화막과 식각선택비가 높은 폴리실릴콘으로 장벽을 형성하고 층간절연막을 습식방법으로 식각함으로써 소자의 특성을 향상시킬 수 있는 복합 반도체소자의 제조방법을 제공하는데 있다.
도 1a 내지 도 1e는 종래 기술에 따른 복합 반도체소자의 제조방법을 도시한 단면도들이다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 복합 반도체소자의 제조방법을 도시한 단면도들이다.
- 도면의 주요부분에 대한 부호의 설명 -
11,41 : 반도체기판 13,43 : 소자분리막
15,45 : 워드라인, 폴리실리콘층 17,47 : 절연막 스페이서
19,49 : 콘택패드 21,51 : 습식식각 정지층
23,55 : 제1층간절연막 25,59 : 제2층간절연막
27,57 : 비트라인 29 : 제3층간절연막
31 : 제4층간절연막 33,63 : 캐패시터
35,67 : 실리사이드 53 : 제1감광막패턴
61 : 캐패시터 콘택플러그 65 : 제2감광막패턴
100 : 난-실리사이드 영역, 실리사이드가 형성되지않는 영역
200 : 실리사이드 영역, 로직부
상기와 같은 목적을 실현하기 위한 본 발명은 소자분리막, 워드라인이 형성된 반도체기판 상부의 셀부에 콘택패드를 형성하는 단계와, 전표면상부에 습식식각정지층을 형성하는 단계와, 전표면상에 제 1층간절연막, 비트라인, 제 2층간절연막을 형성하는 단계와, 반도체기판 상의 콘택패드에 접속되는 캐패시터 콘택플러그와 습식식각정지층 상에 형성되는 캐패시터 콘택플러그를 형성하되, 습식식각정지층 상에 형성되는 캐패시터 콘택플러그는 주변회로부와 로직부의 경계부에 형성되어 가아드링으로 사용하는 단계와, 콘택패드에 접속되는 콘택플러그 상부에만 캐패시터를 형성하는 단계와, 로직부의 제 1,2 층간절연막을 습식방법으로 식각하고 후속공정으로 습식식각 정지층을 건식식각한 다음, 로직부에 실리사이드를 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
한편, 위와 같은 목적을 달성하기 위한 본 발명의 원리는, 실리사이드가 형성될 로직쪽과 실리사이드가 형성되지 않는 DRAM 경계면의 소자분리막 위에 로직쪽의 산화막 제거 시 습식식각정지층으로 사용되는 질화막이나 폴리실리콘을 제거하지 않고 남겨둠으로써, 측면식각에 의해 경계면의 소자분리막이 제거되는 현상을 우선적으로 방지한다. 그리고, 그 상부에 DRAM 에서 캐패시터 형성을 위해 사용되는 폴리실리콘층을 DRAM 공정시 형성함으로써 식각용액이 실리사이드가 형성되지 않아야 할 영역으로 침투하는 것을 근본적으로 차단하여 문제점을 해결하는 방법이다.
이로써, 경계면의 소자분리막이 제거되거나, 경계면 부근의 실리사이드가 형성되지 않아야 할 영역이 실리사이드화 되는 현상을 제거, 전기적인 단락 및 누설의 원인을 차단할 수 있다. 또한, 소자분리막이나 게이트산화막 상부에 형성되는 폴리실리콘층, 즉 워드라인이 떨어져 나가는 현상을 막을 수 있으며, 나아가 감광막이 떨어져 나가거나, 무너지는 현상까지도 막을 수 있다. 또한, 폴리 3층, 폴리 4층을 사용하지않는 예를 들어, 트렌치 캐패시터를 이용한 DRAM을 사용하여 MML 제품을 제작할 때도 응용될 수 있다. 그리고, 실리사이드 영역과 실리사이드가 형성되지 않아야 할 영역의 경계벽에 더미 폴리실리콘 라인 (dummy poly 1 line)을 두면 문제 해결에 더욱 효과적인데, 이는 폴리실리콘 라인이 갖는 높은 두께를 이용하여 식각용액의 확산경로를 늘일 수 있기 때문이다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도 2a 내지 도 2f 는 본 발명에 의한 복합 반도체소자의 제조방법을 도시한 단면도로서, 실리사이드가 형성되는 영역(200)인 로직부와 실리사이드가 형성되지않은 영역인 난-실리사이드영역(100)인 셀부와 주변회로부를 도시한 것이다.
먼저, 도 2a와 같이 반도체 기판(41)상에 소자분리막(43)을 형성하고 게이트산화막, 게이트전극용 도전체(45)및 마스크절연막의 적층구조로 게이트전극을 형성한다.
그리고, 전체표면상부에 제 1산화막을 증착하고 상기 주변회로부와 로직부의 제 1산화막을 이방성식각하여 제 1산화막 스페이서(47)를 형성한다.
그리고, 주변회로부와 로직부의 소오스/드레인 접합영역을 노출시키는 감광막패턴을 형성하고 이를 이용하여 주변회로부와 로직부에 불순물을 주입하여 소오스/드레인 접합영역을 형성한다.
그 다음, 감광막패턴을 제거하고, 전체표면상부에 제 2산화막을 일정두께 형성한다.
그리고, 셀부의 제 2산화막을 이방성식각하여 제 1산화막과 제 2산화막 적층구조의 스페이서를 형성한다.
그리고, 자기정렬적인 콘택공정을 이용하여 셀부의 소오스/드레인 접합영역에 접속되는 콘택패드(49)를 형성하되, 다결정실리콘막으로 형성한다.
그리고, 로직부에 습식식각 정지층(51)을 형성한다. 이때, 습식식각장벽층(51)은 로직부의 산화막 제거하는 습식식각(wet etch) 공정시 식각량의 조절이 어려우므로 질화막을 형성한 것이다.
이때, 습식식각 정지층(51)은 셀부와 주변회로부, 즉 난-실리사이드 영역(100)을 노출시키는 제1감광막패턴(53)을 형성하고 이를 마스크로하여 식각 정지층(51)을 식각하여 실리사이드 영역(200)인 로직부에만 습식식각 정지층(51)을 남긴다.
그 다음, 도 2b와 같이 전체 표면 상부에 제 1층간절연막(55)을 형성하고 상기 콘택패드(49)중 비트라인용 콘택패드제 접속되는 비트라인(57)을 형성한다.
그리고, 도 2c와 같이 전 표면 상부에 제2층간절연막(59)을 형성하고 캐패시터용 콘택패드(49)와, 주변회로부와 로직부 경계부의 습식식각정지층(51)상부에 캐패시터 콘택플러그(61)를 형성한다.
이때, 습식식각정지층(51)상부에 형성되는 캐패시터 콘택플러그(61)는 층간절연막인 산화막의 습식식각공정시 측면식각을 억제하는 가아드링 (guard-ring)역할을 한다.
그 다음에, 도 2d와 같이 셀부의 콘택패드(49)에 연결된 콘택플러그(61)에 접속되는 캐패시터(63)를 형성한다.
그리고, 도 2e와 같이 실리사이드 형성영역(200)을 노출시키는 제2감광막패턴(65)을 난-실리사이드 영역(100)인 셀부와 주변회로부 상부에 형성한다.
그리고, 제 2감광막패턴(65)을 마스크로하여 실리사이드 형성영역(200)인 로직부의 제 1,2층간절연막(55,59)을 습식방법으로 식각한다.
이때, 캐패시터용 콘택플러그(61)가 주변회로부의 층간절연막(55,59)식각을 방지하는 측면식각장벽으로 사용된다.
후속공정으로 도 2f와 같이 제2감광막패턴(65)을 제거하고 상기 로직부, 실리사이드 형성영역(200)의 반도체기판에 실리사이드(67)를 형성한다.
위에서 설명한 바와 같이 본 발명의 실시예에 따른 복합 반도체소자의 제조방법은, 층간절연막인 산화막과 높은 선택적 식각비를 갖는 물질을 이용하여 식각용액이 안-실리사이드 영역으로 침투되는 것을 완벽히 막을 수 있다. 이로써, 종래의 3가지 문제점, 즉 경계면의 소자분리막이 습식식각공정시 제거되어 후속 공정시 실리사디으가 형성되어 전기적인 단락과 누설이 발생되는 현상을 막을 수 있으며, 경계면 근처의 폴리실리콘의 워드라인이 떨어져 나가거나 감광막가 떨어져 나가는 현상까지도 막을 수 있다.
본 발명의 다른 실시예는 습식식각 정지층 상부의 콘택플러그를 비트라인 콘택공정시 형성하는 것이다.
본 발명의 또 다른 실시예는 주변회로부와 로직부의 경계면에 더미 워드라인, 즉 폴리실리콘 라인을 형성하고 이것으로 측면 확산 경로를 증가시켜 주변회로부의 식각을 최소화시키는 것이다. 이때, 폴리실리콘 라인은 일종의 가아드링 역할을 하는 것이다.
아울러, 주변회로부와 로직부의 경계면에 콘택 플러그 상부에 캐패시터를 형성할 수도 있다.
그리고, 습식식각 정지층은 산화막 계열로 형성되는 제 1,2층간절연막과 높은 식각선택비 차이를 갖는 질화막이나 폴리실리콘으로 형성할 수 있다.
상기한 바와 같이 본 발명은 로직부의 층간절연막이 산화막 제거시 습식식각 정지층으로 사용되는 질화막이나 폴리층, DRAM에서 캐패시터 형성을 위해 사용되는 폴리 3콘택과 폴리 3층을 이용하여 측면식각 가아드링 구조를 형성함으로써 식각용액이 난-실리사이드 영역으로 침투하는 것을 근본적으로 차단하고 추가 공정 없이도 DRAM과 로직 경계 면적의 손실을 최소화한 채, 난-실리사이드 영역이 실리사이드화 되어 발생할 수 있는 전기적인 단락 및 누설 전류 발생에 의한 오동작을 막을 수 있기 때문에 원가 절감 및 수율 향상을 시킬 수 있다는 이점이 있다.
또한, 산화막 상부에 형성되어 있는 폴리실리콘 라인이 떨어져 나가는 현상을 막을 수 있으며 나아가 감광막의 산화막이 측면식각에 의해 제거되어 감광막이 떨어져 나가거나, 무너지는 현상까지도 막을 수 있기 때문에 공정의 안정성과 여타 장비의 오염을 막을 수 있다는 이점이 있다.
Claims (6)
- 소자분리막, 워드라인이 형성된 반도체기판 상부의 셀부에 콘택패드를 형성하는 단계와,전표면상부에 습식식각정지층을 형성하는 단계와,전표면상에 제 1층간절연막, 비트라인, 제 2층간절연막을 형성하는 단계와,상기 반도체기판 상의 콘택패드에 접속되는 캐패시터 콘택플러그와 상기 습식식각정지층 상에 형성되는 캐패시터 콘택플러그를 형성하되, 상기 습식식각정지층 상에 형성되는 캐패시터 콘택플러그는 주변회로부와 로직부의 경계부에 형성되어 가아드링으로 사용하는 단계와,상기 콘택패드에 접속되는 콘택플러그 상부에만 캐패시터를 형성하는 단계와,상기 로직부의 제 1, 2층간절연막을 습식방법으로 식각하고 후속공정으로 상기 습식식각 정지층을 건식식각한 다음, 상기 로직부에 실리사이드를 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 복합 반도체소자의 제조방법.
- 제 1항에 있어서, 상기 습식식각 정지층 상부의 콘택플러그를 비트라인 콘택공정시 형성하는 것을 특징으로하는 복합 반도체소자의 제조방법.
- 제 1항에 있어서, 상기 습식식각 정지층 상부의 콘택플러그 대신 주변회로부와 로직부의 경계부에 폴리실리콘층인 워드라인 더미패턴을 형성하는 것을 특징으로하는 복합 반도체소자의 제조방법.
- 제 1항에 있어서, 상기 주변회로부와 로직부의 경계면에 콘택 플러그 상부에 캐패시터를 형성하는 것을 특징으로하는 복합 반도체소자의 제조방법.
- 제 1항 내지 제 4항 중 어느 한 항에 있어서, 상기 습식식각 정지층은질화막이나 폴리실리콘으로 형성하는 것을 특징으로 하는 복합 반도체소자의 제조방법.
- 제 1항 내지 제 4항 중 어느 한 항에 있어서, 상기 제 1,2층간절연막은산화막 계열의 절연물질로 형성하는 것을 특징으로하는 복합 반도체소자의 제조방법.
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