KR0165359B1 - 반도체 소자의 전극 보호 스페이서 및 그 형성방법 - Google Patents

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Abstract

반도체의 소자의 후속 배선을 형성함에 있어서, 이미 형성된 전극을 보호하기 위한 전극 보호 스페이서 및 그 형성방법에 대해 기재되어 있다. 이는 전극 하부 측벽에 구비된 산화 방지 스페이서, 산화 방지 스페이서와 경계를 이루며, 전극의 상부면과 상부 모서리면 상에 구비된 제1전극 보호 스페이서 및 산화 방지 스페이서 및 제1전극 보호 스페이서를 포함하면서 전극 상에 구비된 제2전극 보호 스페이서를 구비한다. 한편, 반도체 기판에 전극을 형성하는 단계, 전극의 외면에 걸쳐 제1절연층을 형성하는 단계, 제1절연층을 선택적으로 식각함으로써, 전극의 하부 측벽에 산화 방지 스페이서를 형성하는 단계, 산화 방지 스페이서에 의해 노출된 전극의 상부면 및 모서리면을 산화함으로써, 제1전극 보호 스페이서를 형성하는 단계, 제1전극 보호 스페이서가 형성된 결과물 기판 전면에 제2절연층을 형성하는 단계 및 제2절연층을 선택적으로 식각함으로써, 후속 배선 형성을 위한 식각 공정으로부터 게이트 전극을 보호하기 위한 제2전극 보호 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 전극 보호 스페이서 형성 방법을 제공한다. 이로써, 이미 형성된 전극의 상부를 산화시켜 후속하여 형성되는 배선층과의 충분한 이격 거리를 확보함으로써 배선 형성 과정에서 전기적 단락을 방지할 수 있다.

Description

반도체 소자의 전극 보호 스페이서 및 그 형성 방법
제1도 내지 제8도는 종래의 반도체 소자의 배선 형성 방법을 순차적으로 설명하기 위해 도시한 단면도들이다.
제9도 내지 제14도는 본 발명의 일 목적 및 다른 목적을 달성하기 위한 일 실시예를 순차적으로 설명하기 위해 도시한 단면도들이다.
본 발명은 반도체 소자의 배선 형성에 있어서,
특히 이미 형성된 전극을 보호하기 위한 전극 보호 스페이서 구조 및 그 형성 방법에 관한 것이다.
DRAM과 같은 반도체 메모리 장치에 있어서, 그 단위 셀을 구성하는 MOS 트랜지스터는 게이트 전극과 게이트 측하부의 드레인 및 소오스 영역으로 연결되는 배선층 간의 전기적 절연을 얼마나 양호하게, 또 얼마나 용이하게 구현할 수 있느냐가 형재 소자 기술의 중심적 과제가 되고 있다.
따라서, 전기적 배선을 형성하기 위한 후속 되는 배선층을 형성할 때, 상호 간에 예기치 않은 전기적 단락이 일어나지 않도록 하여야 한다. 특히, 이러한 필요성은 반도체 소자의 고 집적화에 따라 셀 면적이 급감하면서 배선을 위한 영역 확보와 함께 그 확보된 공간을 이용하여 양호한 전기적 배선을 형성하여야 하는 중대한 과제를 실현하기 위해 자기 정렬(Self-align)을 이용한 배선 형성 방법이 소개되고 있다.
이러한 방법으로, 예컨대 미국 특허 번호 5,296,400에서 상세하게 설명되어 있다.
이하, 첨부 도면을 참조하여 종래의 배선 형성 방법에 대해 설명하고 그 문제점을 살펴보기로 한다.
첨부 도면 제1도 내지 제8도는 종래의 반도체 소자의 배선 형성 방법을 설명하기 위해 도시한 단면도들이다.
제1도는 필드 산화막(23), 게이트 산화막(24), 산화 방지층(26), 스페이서(27) 및 소스 및 드레인(22A 및 22B)이 실리콘 기판(21)에 형성된 것을 도시한 단면도이다. 이는 통상의 방법에 의하여 제조할 수 있으므로 그 설명은 약하기로 한다.
제2도는 제1절연층(28)는 상기 결과물 구조의 상부에 설쳐 일정한 두께로 형성되어 있으며, 제2절연층(29)이 일정 두께로 증착되어 있고, 그 단차가 거의 없는 완만한 상부면을 이룬 것을 도시한 단면도이다.
이때, 상기 제1절연층(28)은 절연 물질, 예컨대 실리콘 산화물 또는 실리콘 질화물을 이용하여 구성하며, 상기 제2절연층(29)은 상기 제1절연층(28)을 구성하는 물질에 비해 식각 선택비가 큰 물질, 예컨대 BPSG(Boro-Phospho-Silicate Glass)를 이용하여 구성한다.
제3도는 상기 게이트 전극(25)의 상기 제1절연층(28)상에 상기 제2절연층 패턴(29A)을 형성하고, 그 결과물 기판 전면 상에 제3절연층(30)을 증착한 후, 제3절연층 패턴(30A)을 형성하며, 그 결과물 기판 전면 상에 제4절연층(31)을 증착한 것을 도시한 단면도이다.
이때, 상기 제2절연층 패턴(29A)을 이루는 물질은 상기 제1절연층(28)을 구성하는 물질과 동일한 물질을 이용할 수 있다. 상기 제3절연층 패턴(30A)은 비트 라인의 접촉 영역을 형성하기 위해 사진 식각 공정을 진행하여 상기 제2절연층 패턴(29A)을 노출시킨 후, 제4절연층(30)을 기판 전면 상에 증착하여 형성하는데, 이는 어느 정도의 단차를 갖는다.
제4도는 상기 제3절연층 패턴(30A) 측부에 제2전극 보호 스페이서(31A)을 형성하면서, 상기 제2절연층 패턴(29A)을 노출시킨 것을 도시한 단면도이다. 이때, 상기 제1 및 제2전극 보호 스페이서(27 및 31A)는 게이트 전극 간의 간격, 즉 접촉 영역의 폭을 감소시키는 한 요인이 된다.
제5도는 상기 드레인(22A) 및 소오스(22B)를 노출시키는 접촉 개구부(40)가 형성된 것을 도시한 단면도이다. 이는 상기 제3절연층 패턴(30A) 및 상기 제2전극 보호 스페이서(31A)를 식각 방지 마스크로 이용하여 상기 제2절연층 패턴(제4도의 29A) 및 그 하부의 제1절연층(28)을 제거함으로써 드레인 및 소오스(22A 및 22B)를 노출시키는 상기 접촉 개구부(40)를 형성한다.
제6도는 상기 개구부(40)에 도핑된 폴리실리콘층(32)을 두껍게 증착한 후, 이를 선택적으로 제거하여 형성한 패드형 전극(32)을 드레인 및 소오스 전극(32A 및 32B)으로 구분하여 도시한 단면도이다.
제7도는 상기 결과물 기판의 전면에 비트라인으로 이용되는 도전층(33)과 비트 라인의 산화 방지를 위해 상대적으로 두껍게 산화물층(35)을 증착한 후, 이를 선택적으로 식각하여 산화 방지 마스크(35A)를 형성한 것을 도시한 단면도이다.
제8도는 상기 결과물 기판 상을 선택적으로 식각하여 산화 방지층 패턴(34A)과 비트 라인 패턴(33A)을 형성한 후, 그 결과물에 제5절연층(36)을 증착하고, 이를 선택적으로 식각하여 제3전극 보호 스페이서(36A)를 형성한 다음, 그 전체 구조의 전면에 스토리지 전극(37)을 형성한 것을 도시한 단면도이다.
이상에서 설명한 종래의 반도체 소자의 배선 형성 방법은 다음과 같은 문제점을 가지고 있다. 즉, 양호한 반도체 소자의 배선을 실현하기 위하여 전극 보호 스페이서(27, 31A 및 36A 중, 특히 27)를 형성함에 있어서, 게이트 전극(25)의 상부 모서리와 접촉 개구부(제5도의 40)간의 이격 거리가 상대적으로 작아 배선 형성을 위해 후속되는 식각 공정에 의하여 게이트 전극(25)이 노출되기 쉽고, 따라서 후속 배선층과 전기적 단락이 일어나는 문제가 있다.
또한, 반도체 소자의 고 집적화는 공정 마진에 여유를 줄 수 없기 때문에, 접촉을 위한 개구부의 폭도 집적도의 증가에 따라 더욱 작아져 게이트 측부 전체에 걸쳐 전극 보호 스페이서를 형성하는 것 자체가 어려워지는 문제가 있다.
그리고 상기 전극 보호 스페이서를 형성한다 하여도 접촉 개구부의 폭이 너무 작아져, 후속 배선을 위한 접촉 패드를 형성함에 있어서, 양호한 배선을 이루기 어렵게 된다.
따라서, 본 발명은 반도체 소자의 배선을 형성함에 있어서, 이미 형성된 전극에 전극 보호 스페이서를 형성함으로써 전술한 종래의 제분제점을 해결할 수 있는 반도체 소자의 전극 보호 방법을 제공함에 일 목적이 있으며, 상기 목적을 수행 할 수 있는 전극 보호 스페이서의 제공에 다른 목적이 있다.
상기 본 발명의 일 목적을 달성하기 위하여,
반도체 기판 상에 전극을 형성하는 제1단계;
상기 전극의 외면에 걸쳐 제1절연층을 형성하는 제2단계;
상기 제1절연층을 부분적으로 제거함으로써 상기 전극의 하부 측벽에 산화 방지 스페이서를 형성하는 제3단계;
상기 산화 방지 스페이서에 의해 노출된 상기 전극의 상부면 및 모서리면을 산화함으로써 제1전극 보호 스페이서를 형성하는 제4단계;
상기 제1전극 보호 스페이서가 형성된 결과물 기판 전면에 제2절연층을 형성하는 제5단계; 및
상기 제2절연층을 선택적으로 식각함으로써, 후속 배선 형성을 위한 식각 공정으로부터 상기 전극을 보호하기 위한 제2전극 보호 스페이서를 형성하는 제6단계를 포함하는 것을 특징으로 하는 반도체 소자의 전극 보호 스페이서 형성 방법 제공한다.
상기 본 발명의 일 목적은 다음의 여러 가지에 의하여 바람직하게 달성될 수 있다.
상기 산화 방지 스페이서는 질화 실리콘 및 질산화 실리콘 중 어느 하나의 물질로 형성할 수 있으며, 상기 제2전극 보호 스페이서는 HTO로 형성할 수 있다. 한편, 상기 제3단계의 스페이서는 이방성 식각 방식을 이용하여 형성할 수 있다. 이때, 상기 전극은 MOS트랜지스터의 게이트 전극일 수 있다.
상기 본 발명의 다른 목적을 달성하기 위하여,
반도체 소자의 전극 하부 측벽에 구비된 산화 방지 스페이서;
상기 산화 방지 스페이서와 경계를 이루며, 상기 전극의 상부면과 상부 모서리면 상에 구비된 제1전극 보호 스페이서;
상기 산화 방지 스페이서 및 제1전극 보호 스페이서를 포함하며, 상기 전극 상에 구비된 제2전극 보호 스페이서를 포함하는 것을 특징으로 하는 반도체 소자의 전극 보호 스페이서를 제공한다.
상기 본 발명의 다른 목적은 다음의 여러 가지에 의하여 바람직하게 달성될 수 있다.
상기 산화 방지 스페이서는 질화 실리콘 및 질산화 실리콘 중 어느 하나의 물질 구성될 수 있으며, 상기 제2전극 보호 스페이서는 HTO로 구성될 수 있다. 한편, 상기 전극은 MOS트랜지스터의 게이트 전극일 수 있다.
이하, 본 발명에 대해 첨부 도면을 참조하여 더욱 구체적으로 설명하기로 한다.
첨부 도면 제9도 내지 제14도는 본 발명의 일 목적 및 다른 목적을 달성하기 위한 일 실시예를 순차적으로 설명하기 위해 도시한 단면도들이다.
제9도는 반도체 기판(110)상에 필드 산화막(115), 게이트 산화막(120 및 121), 게이트 전극(125 및 126), 소오스(127 및 128) 및 드레인(129)이 형성된 것을 도시한 단면도이다. 이는 통상의 방법을 이용하여 제조할 수 있으므로 그 상세한 설명은 약하기로 한다.
이때, 필드 산화막(115)은, 예컨대 그 두께가 3000Å정도인 산화 실리콘(SiO2)으로 구성하며, 게이트 산화막(120 및 121)은, 예컨대 그 두께가 150Å정도인 산화 실리콘(SiO2)으로 구성한다. 한편, 상기 게이트 전극(125 및 126)은 폴리실리콘 또는 텅스텐 실리사이드(WSix)로 구성한다.
제10도는 상기 게이트 전극(125 및 126)의 측벽 하부에 산화 방지 스페이서(130 및 131)를 형성한 것을 도시한 단면도이다. 이때 상기 산화 방지 스페이서(130 및 131)는 상기 게이트 전극(125 및 126)을 포함하는 결과물 기판 상에, 예컨대 질화 실리콘(SiNx)을 500Å 정도의 두께로 증착한 후 이를 이방성 식각 방법을 이용하여 상기 게이트 전극(125 및 126)의 측벽 하부에만 산화 방지 스페이서(130 및 131)를 형성한다. 따라서, 상기 게이트 전극(125 및 126)의 상부면 및 상부 모서리면는 외부에 노출된다.
제11도는 상기 노출된 게이트 전극(125 및 126)의 상부면 및 상부 모서리면을 산화시켜 제1전극 보호 스페이서(135 및 136)을 형성한 것을 도시한 단면도이다.
이때, 상기 제1전극 보호 스페이서(135 및 136)는 상기 산화 방지 스페이서(130 및 131)와 경계를 이루며, 상기 게이트 전극(125 및 126)이 외부에 노출되는 곳이 없도록 한다.
제12도는 상기 결과물 기판의 전면 상에 제2절연층(140)을 증착한 것을 도시한 단면도이다. 이때, 상기 제2절연층(140)은, 예컨대 HTO(High Temperature Oxide)를 500Å정도의 두께로 성장시킨다.
제13도는 상기 게이트 전극(125 및 126)상에 제2전극 보호 스페이서(145 및 146)를 형성한 후, 이들 사이로 드레인(129)의 상부면을 노출시키는 접촉 개구부(147)를 형성한 것을 도시한 단면도이다. 이로써, 상기 게이트 전극(125 및 126)은 상기 산화 방지 스페이서(130 및 131), 제1전극 보호 스페이서(135 및 136) 및 제2전극 보호 스페이서(145 및 146)에 의해 완전히 둘러싸여 있다. 따라서 후속되는 배선 형성을 위한 식각 공정으로부터 상기 게이트 전극(125 및 126)을 보호하는 역할을 한다.
제14도는 상기 접촉 개구부(제13도의 147)에 배선층(150)이 형성된 것을 도시한 단면도이다. 이는 상기 제2전극 보호 스페이서(145 및 146)에 의해 상기 게이트 전극(125 및 126)이 식각으로부터 보호되어 상기 배선층(150)과의 전기적 단락이 없는 양호한 배선이 실현됨을 나타내고 있다.
이상에서 상세하게 설명한 본 발명은 전술한 문제점을 해결하기 위하여 이미 형성된 전극의 상부를 산화시켜 후속하여 형성되는 배선층과의 충분한 이격 거리를 확보함으로써 양호한, 즉 배선 형성 과정에서 전기적 단락을 방지할 수 있다. 또한 기 형성된 전극 상에 절연 물질을 증착하지 않거나 그 증착의 두께를 작게 하여도 상기의 문제점을 해결할 수 있으므로, 배선 형성이 보다 용이해짐을 알 수 있다. 더불어 전극 보호 스페이서는 MOS트랜지스터에서 산화에 의하여 채널 길이가 변화되는 것을 방지하는 채널 영역의 산화 방지의 기능을 갖기도 한다.
본 발명은 전술한 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 많은 변형이 당 분야에서 통상의 지식을 가진 자에 의하여 실시 가능함은 명백하다.

Claims (9)

  1. 반도체 기판 상에 전극을 형성하는 제1단계; 상기 전극의 외면에 걸쳐 제1절연층을 형성하는 제2단계; 상기 제1절연층을 부분적으로 제거함으로써 상기 전극의 하부 측벽에 산화 방지 스페이서를 형성하는 제3단계; 상기 산화 방지 스페이서에 의해 노출된 상기 전극의 상부면 및 모서리면을 산화함으로써 제1전극 보호 스페이서를 형성하는 제4단계; 상기 제1전극 보호 스페이서가 형성된 결과물 기판 전면에 제2절연층을 형성하는 제5단계; 및 상기 제2절연층을 선택적으로 식각함으로써, 후속 배선 형성을 위한 식각 공정으로부터 상기 전극을 보호하기 위한 제2전극 보호 스페이서를 형성하는 제6단계를 포함하는 것을 특징으로 하는 반도체 소자의 전극 보호 스페이서 형성 방법.
  2. 제1항에 있어서, 상기 산화 방지 스페이서는 질화 실리콘 및 질산화 실리콘 중 어느 하나의 물질로 형성하는 것을 특징으로 하는 반도체 소자의 전극 보호 스페이서 형성 방법.
  3. 제1항에 있어서, 상기 제2전극 보호 스페이서는 HTO로 형성하는 것을 특징으로 하는 반도체 소자의 전극 보호 스페이서 형성 방법.
  4. 제1항에 있어서, 상기 제3단계의 스페이서는 이방성 식각 방식을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 전극 보호 스페이서 형성 방법.
  5. 제1항에 있어서, 상기 전극은 MOS 트랜지스터의 게이트 전극인 것을 특징으로 하는 반도체 소자의 전극 보호 스페이서 형성 방법.
  6. 반도체 소자의 전극 하부 측벽에 구비된 산화 방지 스페이서; 상기 산화 방지 스페이서와 경계를 이루며, 상기 전극의 상부면과 상부 모서리면 상에 구비된 제1전극 보호 스페이서; 상기 산화 방지 스페이서 및 제1전극 보호 스페이서를 포함하며, 상기 전극 상에 구비된 제2전극 보호 스페이서를 포함하는 것을 특징으로 하는 반도체 소자의 전극 보호 스페이서.
  7. 제6항에 있어서, 상기 산화 방지 스페이서는 질화 실리콘 및 질산화 실리콘 중 어느 하나의 물질로 형성하는 것을 특징으로 하는 반도체 소자의 전극 보호 스페이서.
  8. 제6항에 있어서, 상기 제2전극 보호 스페이서는 HTO로 형성하는 것을 특징으로 하는 반도체 소자의 전극 보호 스페이서.
  9. 제6항에 있어서, 상기 전극은 MOS트랜지스터의 게이트 전극인 것을 특징으로 하는 반도체 소자의 전극 보호 스페이서.
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