KR950010852B1 - 고집적 소자용 미세 콘택 형성방법 - Google Patents
고집적 소자용 미세 콘택 형성방법 Download PDFInfo
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Abstract
내용 없음.
Description
제1a도 내지 제1h도는 본 발명에 따른 DRAM 셀 제조 공정도로서 소오스 및 드레인에 미세콘택을 이루기 위한 세부 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 소자 분리 절연막
3 : 게이트 산화막 4 : 게이트 전극
5 : 스페이서 산화막 6A : 소오스 전극
6B : 드레인 전극 7,11,14 : 산화막
8 : 질화막 9,12,15 : 감광막
10 : 폴리실리콘막 10A : 패드 폴리실리콘막
13 : 비트선 16 : 비트선 콘택홀
17 : 전하 저장 콘택홀
본 발명은 집적도가 높아질수록 어려움을 겪고 있는 미세 콘택형성방법에 관한 것으로, 특히 DRAM, SRAM, ASIC 등의 고집적 소자용 미세 콘택 형성방법에 관한 것이다.
일반적으로 반도체 소자의 집적도가 증가할수록 칩(chip) 상의 최소 선폭은 이에 따라 감소하게 되며, 따라서 단위 셀의 면적도 감소하게 된다. 이러한 최소 선폭의 감소에 따라 비트선 및 워드선 사이의 간격 또한 감소하므로 콘택 영역을 형성하기에는 많은 어려움이 있다. 따라서 이의 해결 방법으로써 자기 정렬 콘택(self aline contact)방법을 사용하고 있으나 타포러지(topology)가 심한 경우의 콘택 식각 시에 에스펙트비(aspect ratio)가 커서 식각 공정에 어려움이 있고 DRAM 셀의 경우는 워드선과 비트선의 단락 현상, 또는 워드선이나 비트선과 전하 저장용 전극과의 단락, 단차에 의한 단락, 콘택 저항의 증가 등 많은 문제점이 있었다.
상기 문제점을 해결 하기 위하여 안출된 본 발명은 미세 콘택에서 발생되기 쉬운 워드선 및 비트선의 단락을 방지하고 공정상의 여유도를 확보할 수 있는 고집적 소자용 미세 콘택 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 고집적 소자용 미세 콘택 형성방법에 있어서, 콘택을 이루고자 하는 부위 상부에 제 1 절연막을 형성하고 상기 제 1 절연막(7)에 비해 식각률이 작은 제 2 절연막을 차례로 형성하는 단계; 상기 제 2 절연막 상에 마스크 패턴을 형성하고 상기 제 1 마스크 패턴을 사용하여 상기 제 2 절연막과 제 1 절연막을 식각함으로써 제 2 절연막 밑에 위치한 제 1 절연막이 더욱더 많이 식각되도록 하는 단계; 상기 제 1 마스크 패턴을 제거하고 전체구조 상부에 폴리실리콘막을 증착하는 단계; 마스크 패턴 없이 상기 폴리실리콘막을 비등방성 식각하여 패드 폴리실리콘막을 형성하는 단계; 및 전체구조 상부에 평탄화용 제 3 절연막을 형성하고 제 2 마스크 패턴을 형성하여 콘택부위를 노출시키되 상기 패드 폴리실리콘막이 콘택부위를 덮고 있는 제 1 절연막(7)의 식각 장벽 물질로 사용함으로써 제 1 콘택홀을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 일실시예를 상세히 설명하면 다음과 같다.
먼저, 제1a도와 같이 일반적인 MOSFET 제조 공정으로 반도체 기판(1)에 소자 분리 절연막(2), 게이트 산화막(3), 워드선인 게이트 전극(4)을 형성하고, 게이트 전극(4) 측벽에 스페이서 산화막(5)을 형성한후 소오스 전극(6A) 및 드레인 전극(6b)을 형성한다.
그리고, 제1b도와 같이 전체구조 상부에 절연용 산화막(7)과 질화막(8)을 차례로 적층한 다음에 게이트 전극(4) 상부의 소정위치에 감광막(9)패턴을 형성한다.
계속하여, 제1c도와 같이 비트선 콘택 부분과 전하 저장 전극 콘택 영역을 형성하기 위하여 감광막(9)패턴을 이용하여 질화막(8)과 산화막(7)일부를 선택 식각하여 질화막(8) 밑에 위치한 산화막(7)이 횡방향으로 더욱더 많이 식각이 되도록 한다.
이어서, 제1d도와 같이 감광막(9)을 제거하고 전체구조 상부에 폴리실리콘막(10)을 증착한다.
그리고 제1e도와 같이 마스크 없이 폴리실리콘막(10)을 비등방성 식각을 하여 식각된 산화막(7) 부위에 패드 폴리실리콘막(10A)을 형성한 후, 평탄화용 산화막(11)을 도포하고 비트선 콘택홀 형성을 위한 감광막(12)패턴을 형성한다.
감광막(12)을 이용하여 제1f도와 같이 드레인 전극(6B) 상부에 위치한 산화막(11), 산화막(7)을 차례로 식각하여 비트선 콘택홀(16)을 형성한다. 이때 링(ring)모양의 상기 패드 폴리실리콘막(10A)은 산화막(11)을 식각한 후에 산화막(7)을 식각할때에 식각 장벽 물질로 사용되어 게이트 전극(4), 족 워드선과 후에 형성될 비트선과의 단략을 막아 주게 된다.
계속하여, 제1g도와 같이 비트선 콘택홀(16)에 비트선(13)을 형성하고 산화막(14)을 도포한후 전하 저장 전극형성을 위해 감광막(15)패턴을 형성한다.
끝으로, 제1h도와 같이 감광막(15)패턴을 이용하여 산화막(14), 산화막(11), 산화막(7)을 차례로 식각하여 전하 저장 콘택홀(17)을 형성한다. 이때 상기 제1f도에서 설명한 바와 같이 상기 링(ring) 모양의 상기 패드 폴리실리콘막(10A)은 산화막(11) 식각한 후에 산화막(7)을 식각할때에 게이트 전극(4), 즉 워드선과 후에 형성될 전하 보존 전극과의 단락을 막아 주는 식각 장애 물질로 사용된다.
따라서, 상기 제1a도 내지 제1h도에 도시된 본 발명의 미세 패턴 형성 공정은 질화막(8) 아래에 위치한 산화막(7)의 횡방향 식각(lateral etch) 정도와 링모양의 패드 폴리실리콘막(10A) 폭이 콘택홀 폭을 결정지우게 됨으로써 감광막(9,15)패턴이 갖는 폭보다 더욱 작은 콘택홀을 형성할 수 있다.
상기와 같이 형성되는 본 발명의 콘택 형성방법은 고집적 반도체 소자에서 매우 작은 콘택 형성을 이룰때 비교적 간단한 공정으로 아래 전도층과의 단락을 방지할 수 있는 공정 마진을 가지게 함으로써 고집적 소자의 미세 콘택을 형성할 수 있으며 소자의 적기적 특성을 안정화할 수 있는 효과가 있다.
Claims (5)
- 고집적 소자용 미세 콘택 형성방법에 있어서, 콘택을 이루고자 하는 부위 상부에 제 1 절연막(7)을 형성하고 상기 제 1 절연막(7)에 비해 식각률이 작은 제 2 절연막(8)을 차례로 형성하는 단계; 상기 제 2 절연막 상에 제 1 마스크 패턴(9)을 형성하고 상기 제 1 마스크 패턴(9)을 사용하여 상기 제 2 절연막과 제 1 절연막(7)을 식각함으로써 제 2 절연막(8) 밑에 위치한 제 1 절연막이 더욱더 많이 식각되도록 하는 단계; 상기 제 1 마스크 패턴(9)을 제거하고 전체구조 상부에 폴리실리콘막(10)을 증착하는 단계; 마스크 패턴 없이 상기 폴리실리콘막(10)을 비등방성 식각하여 패드 폴리실리콘막(10A)을 형성하는 단계; 및 전체구조 상부에 평탄화용 제 3 절연막(11)을 형성하고 제 2 마스크 패턴(12)을 형성하여 콘택부위를 노출시키되 상기 패드 폴리실리콘막(10A)이 콘택부위를 덮고 있는 제 1 절연막(7)의 식각 장벽 물질로 사용함으로써 제 1 콘택홀(16)을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 고집적 소자용 미세 콘택 형성방법.
- 제 1 항에 있어서, 상기 제 1 절연막(7), 제 2 절연막(8)은 각각 산화막, 질화막인 것을 특징으로 하는 고집적 소자용 미세 콘택 형성방법.
- 제 1 항에 있어서, 상기 제 1 콘택홀(16) 형성 단계는 상기 제 1 콘택홀(16) 형성후 드레인(6B)에 접속되는 비트선(13)을 형성하고 전체구조 상부에 평탄화용 제 4 절연막(14)을 형성하는 단계; 제 3 마스크 패턴(15)을 형성하여 상기 제 4 절연막(14), 제 3 절연막(11), 제 1 절연막(7)을 차례로 식각하여 제 2 콘택홀(17)을 형헝하는 단계를 포함하여 이루어지는 것을 특징으로 하는 고집적 소자용 미세 콘택 형성방법.
- 제 1 항에 있어서, 상기 제 2 마스크 패턴(12)의 크기는 예정되는 콘택홀의 폭 보다 큰 폭을 갖는 패턴인 것을 특징으로 하는 고집적 소자용 미세 콘택 형성방법.
- 제 3 항에 있어서, 상기 제 3 마스크 패턴(15)의 크기는 예정된 콘택홀의 폭 보다 큰 폭을 갖는 패턴인 것을 특징으로 하는 고집적 소자용 미세 콘택 형성방법.
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