KR100252044B1 - 반도체소자의 콘택홀 형성방법 - Google Patents

반도체소자의 콘택홀 형성방법 Download PDF

Info

Publication number
KR100252044B1
KR100252044B1 KR1019970059073A KR19970059073A KR100252044B1 KR 100252044 B1 KR100252044 B1 KR 100252044B1 KR 1019970059073 A KR1019970059073 A KR 1019970059073A KR 19970059073 A KR19970059073 A KR 19970059073A KR 100252044 B1 KR100252044 B1 KR 100252044B1
Authority
KR
South Korea
Prior art keywords
contact hole
forming
layer
buried contact
lower buried
Prior art date
Application number
KR1019970059073A
Other languages
English (en)
Other versions
KR19990039110A (ko
Inventor
강창진
이원석
추창웅
Original Assignee
윤종용
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자주식회사 filed Critical 윤종용
Priority to KR1019970059073A priority Critical patent/KR100252044B1/ko
Priority to JP10159652A priority patent/JPH11163295A/ja
Publication of KR19990039110A publication Critical patent/KR19990039110A/ko
Application granted granted Critical
Publication of KR100252044B1 publication Critical patent/KR100252044B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

공정마진을 증가시킬 수 있는 반도체 소자의 콘택홀 형성방법을 개시한다. 이 방법은, 게이트 전극이 형성되어 있는 반도체 기판의 전면에 절연막을 증착하는 단계와, 다이렉트 콘택홀과 함께 하부 베리드 콘택홀도 동시에 형성되도록 상기 절연막을 패터닝하고 식각하는 다이렉트 콘택홀 형성 단계와, 상기 다이렉트 콘택홀과 상기 하부 베리드 콘택홀을 채우는 도전층을 형성하는 단계와, 상기 도전층을 포함하는 상기 반도체 기판의 전면에 층간절연막을 형성하는 단계와, 상기 하부 베리드 콘택홀을 채우고 있는 상기 도전층의 계면이 노출되도록 상기 층간절연막을 패터닝하고, 식각하여 상기 하부 베리드 콘택홀 위에 상부 베리드 콘택홀을 형성하는 단계를 구비한다.

Description

반도체 소자의 콘택홀 형성방법
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 구체적으로는 공정마진(process margin)을 증가시킬 수 있는 반도체 소자의 콘택홀 형성방법에 관한 것이다.
반도체 소자의 집적도가 크게 증가함에 따라 공정마진이 급격히 줄어들고 있다. 특히 베리드 콘택(Burried Contact, 이하 BC라 함)을 형성하기 위한 사진식각 공정에서 공정마진이 부족해지고 있다. 이러한 공정마진의 감소는 반도체 소자의 양산공정에서 매우 곤란한 기술적 걸림돌로 작용한다. 예를 들면, 디자인 룰이 0.25㎛인 반도체 소자의 콘택 홀 형성공정에 있어서, 일반적으로 미스얼라인 마진은 50㎚이하로 공정마진이 매우 작다.
한편, 자기정렬 콘택(self aligned contact, 이하 SAC라 함) 구조를 이용하여 BC를 형성하는 경우에도 비트 라인과의 미스얼라인 마진이 없기 때문에 콘택의 크기를 증가시킬 수 없다. 그 결과, 게이트나 비트 라인 방향 모두 사진식각 공정의 마진이 작은 편이다.
BC를 형성하는 다른 방법으로 패드 폴리 공정이 있으나 이는 사진공정을 위한 마스크와 패드 폴리 증착 및 식각공정이 추가되어 공정이 복잡해지기 때문에 생산원가의 상승요인이 된다. 또한, 반도체 소자의 집적도 증가에 따라 패드 폴리 공정을 위한 사진식각 공정의 공정마진도 역시 매우 적게 되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 추가적인 사진공정을 위한 포토 마스크나 증착공정 등이 필요없으면서도 공정마진을 증가시킬 수 있는 반도체 소자의 콘택홀 형성방법을 제공하는데 그 목적이 있다.
도 1 내지 도 5는 본 발명의 실시예에 따른 반도체 소자의 콘택홀 형성방법을 공정순서대로 나타내는 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
100:반도체 기판 120:게이트 전극
130:SiN 스페이서 140:절연막
211:DC 213:하부BC
310:폴리실리콘층 320:금속층
510:층간절연막 513:상부BC
상기 목적을 달성하기 위하여 본 발명의 반도체 소자의 콘택홀 형성방법은, 게이트 전극이 형성되어 있는 반도체 기판의 전면에 절연막을 증착하고, 다이렉트 콘택홀과 함께 베리드 콘택홀도 동시에 형성되도록 상기 절연막을 패터닝한다.
상기 결과물의 상부에 도전층을 형성한 다음 사진식각공정을 진행하여 비트라인과 하부 베리드 콘택홀을 매립하는 베리드 콘택홀을 동시에 형성한다.
상기 결과물의 상부에 층간절연막을 형성한 다음 사진식각공정을 진행하여 상기 베리드 콘택 플러그 위에 상부 베리드 콘택홀을 형성한다.
여기서, 상기 게이트 전극의 측벽 및 상부에 스페이서를 형성하고, 자기정렬콘택 식각방법을 사용하여 다이렉트 콘택홀과 상기 하부 베리드 콘택홀을 형성하는 것이 바람직하며, 상기 스페이서는 SiN 스페이서인 것이 바람직하다.
상기 도전층은 도핑된 폴리실리콘층과 금속층으로 형성되며, 상기 도핑된 폴리실리콘층과 상기 금속층은 인-시튜 방식으로 형성하는 것이 바람직하다.
또한, 상기 도전층을 형성한 후, 다시 습식식각을 진행하여 폴리실리콘 스트링거를 제거하는 단계를 더 구비하는 것이 바람직하다.
이와 같이 본 발명의 반도체 소자의 콘택홀 형성방법은, 다이렉트 콘택홀 형성단계에서 반도체 기판의 계면을 포함하는 하부 베리드 콘택홀을 동시에 형성하고, 상기 하부 베리드 콘택홀을 도전성 물질로 채운 후, 하부 베리드 콘택홀 위에 상부 베리드 콘택홀을 형성하는 2단계의 베리드 콘택홀 형성방법을 사용한다. 따라서, 상부 베리드 콘택홀의 깊이는 하부 베리드 콘택홀에 채워져 있는 베리드 콘택 플러그의 두께(64MDRAM의 경우 대략 4000Å)만큼 감소하기 때문에 그만큼 콘택홀 형성공정이 용이해진다. 또한, 별도의 추가적인 사진공정을 위한 포토 마스크나 증착공정 등이 필요없으면서도 포토 미스얼라인 마진을 증가시킬 수 있는 장점이 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명한다. 그러나 본 발명이 하기 실시예에 국한되는 것으로 해석되어져서는 안된다. 또한, 도면에서 층이나 영역들의 두께는 설명을 명확하게 하기 위하여 과장된 것이다. 도면에서 동일한 참조부호는 동일한 구성요소를 나타낸다. 또한 어떤 층이 다른 층 또는 기판의 "상부"에 있다고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 접촉하면서 존재할 수도 있고, 그 사이에 다른 제3의 층이 개재될 수도 있다.
도 1 내지 도 5는 본 발명의 실시예에 의한 베리드 콘택홀 형성방법을 설명하기 위하여 도시한 단면도들이다.
먼저 소자분리 영역(110)이 형성되어 있는 반도체 기판(100)상에 통상의 방법을 이용하여 게이트(120) 전극을 형성한다. 게이트 전극(120)을 포함하는 반도체 기판(100)의 전면에 질화막을 소정두께만큼 증착하고 식각하여 게이트 전극(120)의 측벽 및 상부에 SiN 스페이서(130)를 형성한다. 이어서, 결과물 전면에 소정두께의 절연막(140), 예컨대 산화막을 증착한다.
다음, 다이렉트 콘택(direct contact, 이하 DC라 함)을 형성하기 위하여 절연막(140)상에 감광막(150)을 도포하고 패터닝한다. 여기서, DC를 형성하는 공정단계에서 BC의 일부(이 때 형성된 BC(도 2의 213)를 이하에서는 편의상 하부BC라 함)가 동시에 형성되도록 포토 마스크(미도시)를 준비하여 사진식각공정을 진행하고, 후속되는 BC 형성공정에서 이미 형성된 상기 하부BC 위에 BC의 다른 부분(이 때 형성된 BC(도 5의 513)를 이하에서는 편의상 상부BC라 함)을 형성하는 2단계의 BC 형성방법을 사용하여 BC 형성공정을 완료한다.
도 1과 같이 DC와 하부BC가 동시에 형성되도록 절연막(140) 상에 패터닝된 감광막(150)을 식각마스크로 이용하여 반도체 기판(100)이 노출될 때까지 절연막(140)의 식각을 진행한다. 이와 같이 DC(211)와 하부BC(213)를 동시에 형성한 후, 감광막(150)을 제거한다. 도 2는 DC(211)와 하부BC(213)가 동시에 형성된 후, 감광막(150)이 제거된 상태의 반도체 기판(100)을 나타낸다.
한편, 절연막(140)의 식각은 자기정렬콘택(self aligned contact) 공정을 이용하는 것이 바람직하다. 즉, 게이트전극(120)의 측벽에 형성된 SiN 스페이서로 콘택부분을 미리 정의한 후, 콘택식각시 예를 들면 산화막과 같은 절연막(140)과 질화막인 SiN 스페이서(130) 사이의 높은 선택비를 이용하여 절연막(140)의 식각을 진행한다.
이와 같이 DC(211)와 하부BC(213)가 형성된 반도체 기판(100)의 전면에 도전층을 형성하기 위하여, 예를 들면 도핑된 폴리실리콘(310)을 증착한다. 여기서 증착두께는 반도체 소자의 종류에 따라 다르며, 64M DRAM의 경우 대략 4000Å이다. 이때, 상기 DC(211)와 BC(213)내에 도핑된 폴리실리콘(310)이 동시에 채워진다. 이어서, 통상의 방법을 이용하여 결과물 전면에 전극층, 예를 들면 비트라인을 형성하기 위하여 금속층(320)을 증착한다. 일반적으로 비트라인을 형성하기 위하여 증착되는 금속으로는 WSi, TiN, TiSi, TiW, W 등의 물질이 사용될 수 있다. 도핑된 폴리실리콘층(310)과 금속층(320)은 인-시튜 방식으로 형성하는 것이 바람직하다.
도 3에 도시된 바와 같이, 금속층(320) 상에 감광막(330)을 도포하고 패터닝한 후, 감광막(330)을 식각 마스크로 하여 금속층(320)을 식각한다. 이때, 금속층(320) 하부에 존재하는 도핑된 폴리실리콘(310)층도 식각을 진행하여 DC(211)와 하부BC(213) 내에만 도핑된 폴리실리콘(310′, 310″)층이 남아있도록 한다. 금속층(320)의 식각은 통상의 건식식각법을 사용한다. 도 4에 도시된 바와 같이, 이렇게 금속층(320)이 식각되어 비트라인(320′)이 형성되면, 하부BC(213) 내에는 도핑된 폴리실리콘(310)이 채워지면서 하부 베리드 콘택 플러그(310″)가 동시에 형성된다. 따라서 계속되는 상부BC 형성공정에 있어서, 하부BC(213) 내에 채워져 있는 하부 베리드 콘택 플러그(310″)의 두께(대략 4000Å)만큼 식각해야 할 콘택홀의 깊이가 감소하기 때문에 미스얼라인 마진이 그만큼 증가하여 전체적으로 BC형성 공정을 진행하는 것이 용이하게 된다.
한편, 비트라인(320′)을 형성하기 위하여 금속층(320)을 식각하게 되면 도 4에서와 같이 미약한 폴리 스트링거(poly stringer, 일종의 식각후 남게되는 찌꺼기)(330)가 구조적으로 DC(211)와 하부BC(213) 사이에 또는 비트라인(320′)과 하부BC(213) 사이에 남는 경우가 있다. 이 폴리 스트링거(330)를 제거하기 위하여, 금속층(320)의 식각후, 폴리실리콘을 제거하기 위한 습식식각 공정을 진행하는 것이 바람직하다.
이어서 DC(211) 와 하부BC(213)를 포함하는 반도체 기판(100)의 전면에 층간절연막(510)을 증착한다. 그리고 도 5에 도시한 바와 같이, 통상의 사진식각공정을 진행하여 하부BC(213)을 채우고 있는 하부 베리드 콘택 플러그(310″)의 계면을 노출시켜 하부BC(213) 위에 상부BC(513)를 형성한다. 이때 층간절연막(510)의 식각은 SAC 식각에 의하거나 또는 일반적인 콘택홀 형성을 위한 식각에 의할 수도 있다.
이상에서 살펴본 바와 같이 본 발명은 DC 형성공정에서 반도체 기판의 계면을 포함하는 하부BC를 동시에 형성하고, 상기 DC 및 하부BC를 도전성 물질로 채운 후, 패터닝하여 비트라인 및 하부 베리드 콘택 플러그를 동시에 형성하고, 하부BC 위에 상부BC를 형성하는 2단계의 BC 형성방법을 사용하여 반도체 소자의 콘택홀을 형성한다. 따라서, 식각하여야 할 상부BC의 깊이는 이미 형성된 하부BC에 채워져 있는 하부 베리드 콘택 플러그의 두께(64MDRAM의 경우 대략 4000Å)만큼 감소하기 때문에 콘택 형성공정이 용이하다. 또한, 별도의 추가적인 사진공정을 위한 포토 마스크나 증착공정 등이 필요없으면서도 포토 미스얼라인 마진을 증가시킬 수 있는 장점이 있다.
이상 실시예를 들어 본 발명에 대해 설명하였으나, 본발명은 상술한 실시예에 한정되는 것은 아니며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것으로서, 본 발명의 기술사상 및 범위내에서 당 분야의 통상의 지식을 가진 자에 의하여 각종 변형 및 개량이 가능함은 명백하다.

Claims (6)

  1. 게이트 전극이 형성되어 있는 반도체 기판의 전면에 절연막을 증착하는 단계;
    다이렉트 콘택홀과 함께 하부 베리드 콘택홀도 동시에 형성되도록 상기 절연막을 패터닝하고 식각하는 단계;
    상기 다이렉트 콘택홀과 상기 하부 베리드 콘택홀을 채우는 도전층을 형성하는 단계;
    상기 도전층을 패터닝하여 비트라인과 하부 베리드 콘택 플러그를 동시에 형성하는 단계;
    상기 결과물의 전면에 층간절연막을 형성하는 단계; 및
    상기 하부 베리드 콘택 플러그의 계면이 노출되도록 상기 층간절연막을 패터닝하고, 식각하여 상기 하부 베리드 콘택 플러그 위에 상부 베리드 콘택홀을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  2. 제1항에 있어서,
    상기 게이트 전극의 측벽 및 상부에 스페이서를 형성하고, 자기정렬콘택 식각방법을 사용하여 상기 다이렉트 콘택홀과 상기 하부 베리드 콘택홀을 형성하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  3. 제2항에 있어서,
    상기 스페이서는 SiN 스페이서인 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  4. 제1항에 있어서,
    상기 도전층은 도핑된 폴리실리콘층과 금속층으로 형성되는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  5. 제4항에 있어서,
    상기 도핑된 폴리실리콘층과 상기 금속층은 인시튜 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  6. 제1항에 있어서,
    상기 도전층을 형성한 후 다시 습식식각을 진행하여 폴리 스트링거를 제거하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
KR1019970059073A 1997-11-10 1997-11-10 반도체소자의 콘택홀 형성방법 KR100252044B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1019970059073A KR100252044B1 (ko) 1997-11-10 1997-11-10 반도체소자의 콘택홀 형성방법
JP10159652A JPH11163295A (ja) 1997-11-10 1998-06-08 半導体素子のコンタクトホール形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970059073A KR100252044B1 (ko) 1997-11-10 1997-11-10 반도체소자의 콘택홀 형성방법

Publications (2)

Publication Number Publication Date
KR19990039110A KR19990039110A (ko) 1999-06-05
KR100252044B1 true KR100252044B1 (ko) 2000-04-15

Family

ID=19524465

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970059073A KR100252044B1 (ko) 1997-11-10 1997-11-10 반도체소자의 콘택홀 형성방법

Country Status (2)

Country Link
JP (1) JPH11163295A (ko)
KR (1) KR100252044B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100366620B1 (ko) * 1999-09-02 2003-01-09 삼성전자 주식회사 자기정합 콘택을 갖는 반도체 메모리장치 및 그 제조방법
KR100995142B1 (ko) 2008-12-22 2010-11-18 주식회사 하이닉스반도체 반도체소자의 컨택홀 형성방법
KR20200037468A (ko) 2018-09-30 2020-04-09 제토바이오 주식회사 구연산을 통한 미생물 생존내구력 강화와 유산균 및 인산가용화균으로 구성된 복합미생물 대량생산 액상비료 및 그 제조방법
CN111128871B (zh) * 2019-12-27 2022-12-27 华虹半导体(无锡)有限公司 接触孔的刻蚀工艺方法

Also Published As

Publication number Publication date
KR19990039110A (ko) 1999-06-05
JPH11163295A (ja) 1999-06-18

Similar Documents

Publication Publication Date Title
KR100382738B1 (ko) 반도체 소자의 메탈 컨택 형성 방법
US6337275B1 (en) Method for forming a self aligned contact in a semiconductor device
KR100355236B1 (ko) 자기 정렬된 컨택 형성 방법 및 이를 이용한 반도체소자의 제조 방법
KR100292940B1 (ko) 디램 셀 캐패시터의 제조 방법
KR100299257B1 (ko) 반도체장치의자기정렬콘택형성방법
KR100252044B1 (ko) 반도체소자의 콘택홀 형성방법
KR100289661B1 (ko) 반도체 소자의 제조방법
KR100333539B1 (ko) 반도체소자의미세콘택홀형성방법
KR100871369B1 (ko) 반도체소자의 제조방법
KR100277883B1 (ko) 반도체 소자의 제조 방법
KR950010852B1 (ko) 고집적 소자용 미세 콘택 형성방법
KR100267773B1 (ko) 반도체 소자 제조방법
KR19990074636A (ko) 반도체소자의 콘택 형성방법
KR100339418B1 (ko) 반도체 소자의 제조 방법
KR100258368B1 (ko) 반도체 소자의 콘택 형성방법
KR100413043B1 (ko) 반도체 장치의 게이트 전극 형성 방법
KR100230735B1 (ko) 반도체 소자의 제조방법
KR100379511B1 (ko) 반도체 소자의 콘택 형성 방법
KR930010082B1 (ko) 고집적 소자용 콘택제조방법
KR20020024840A (ko) 반도체장치의 콘택플러그 형성방법
KR19980045145A (ko) 반도체 장치의 콘택홀 형성방법
KR20030058296A (ko) 반도체소자의 콘택 형성방법
KR20000038332A (ko) 반도체 소자의 제조 방법
KR20010036183A (ko) 반도체소자의 제조방법
KR980011866A (ko) 반도체 장치의 콘택 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080102

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee