CN111128871B - 接触孔的刻蚀工艺方法 - Google Patents
接触孔的刻蚀工艺方法 Download PDFInfo
- Publication number
- CN111128871B CN111128871B CN201911375421.1A CN201911375421A CN111128871B CN 111128871 B CN111128871 B CN 111128871B CN 201911375421 A CN201911375421 A CN 201911375421A CN 111128871 B CN111128871 B CN 111128871B
- Authority
- CN
- China
- Prior art keywords
- contact hole
- etching
- silicon nitride
- nitride layer
- thickness
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000005530 etching Methods 0.000 title claims abstract description 116
- 238000000034 method Methods 0.000 title claims abstract description 102
- 239000010410 layer Substances 0.000 claims abstract description 86
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 78
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 78
- 239000004065 semiconductor Substances 0.000 claims abstract description 37
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 238000005259 measurement Methods 0.000 claims abstract description 26
- 239000011229 interlayer Substances 0.000 claims abstract description 13
- 238000001259 photo etching Methods 0.000 claims abstract description 5
- 230000003287 optical effect Effects 0.000 claims description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 12
- 229920005591 polysilicon Polymers 0.000 claims description 12
- 229910052751 metal Inorganic materials 0.000 claims description 11
- 239000002184 metal Substances 0.000 claims description 11
- 238000013461 design Methods 0.000 claims description 9
- 229910021332 silicide Inorganic materials 0.000 claims description 8
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 8
- 230000004888 barrier function Effects 0.000 claims description 6
- 238000004140 cleaning Methods 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 238000012360 testing method Methods 0.000 claims description 5
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 3
- 238000012937 correction Methods 0.000 claims description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 3
- 229910052721 tungsten Inorganic materials 0.000 claims description 3
- 239000010937 tungsten Substances 0.000 claims description 3
- 230000005856 abnormality Effects 0.000 claims description 2
- 238000000691 measurement method Methods 0.000 description 7
- 235000012431 wafers Nutrition 0.000 description 7
- 238000009826 distribution Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 238000012935 Averaging Methods 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Drying Of Semiconductors (AREA)
Abstract
本发明公开了一种接触孔的刻蚀工艺方法，包括：步骤一、提供需要形成接触孔的半导体衬底，第一氮化硅层覆盖在栅极结构的顶部表面和侧面以及栅极结构外的半导体衬底表面，层间膜覆盖在第一氮化硅层表面。步骤二、对第一氮化硅层的尺寸进行测量。步骤三、根据第一氮化硅层的尺寸测量结果建立APC控制参数，APC控制参数为氮化硅刻蚀时间。步骤四、光刻定义出接触孔的形成区域之后进行接触孔刻蚀，至少在刻蚀到第一氮化硅层时，根据APC控制参数对接触孔刻蚀进行APC控制。本发明能对接触孔的刻蚀工艺进行很好的控制且能提高刻蚀效率，还能很好的控制过刻蚀深度，使器件的性能保持一致。
Description
技术领域
本发明涉及一种半导体集成电路制造方法，特别涉及一种接触孔的刻蚀工艺方法。
背景技术
接触孔工艺环(Contact loop)无论是在哪代半导体芯片制造，对晶圆测试(CP)良率(Yield)都起着至关重要的作用。除了比较明显的接触孔的断开或短路以及接触电阻以外，器件性能也逐渐落入关注视野。接触孔中的刻蚀工艺作为整个工艺环的重点之一，其影响因素除了自身工艺以外，也包括其他因素的影响如接触刻蚀停止层(CESL)的厚度的影响。尤其是栅极掩膜去除效率(gate mask clear ratio)差异较大的情况下，CESL的厚度表现了较强的版图负载效应即不同区域的CESL的厚度会不一样，其结果会严重影响接触孔的刻蚀工艺打开膜层的效率以及过刻蚀的深度，最终使得晶圆允收测试(WAT)结构，甚至会造成器件性能漂移。
发明内容
本发明所要解决的技术问题是提供一种接触孔的刻蚀工艺方法，能对接触孔的刻蚀工艺进行很好的控制且能提高刻蚀效率，还能很好的控制过刻蚀深度，使器件的性能保持一致。
为解决上述技术问题，本发明提供的接触孔的刻蚀工艺方法包括如下步骤：
步骤一、提供需要形成接触孔的半导体衬底，在所述半导体衬底上形成有半导体器件的掺杂区和栅极结构，所述栅极结构为平面栅并突出在所述半导体衬底表面上方，所述栅极结构之间具有间隔，第一氮化硅层覆盖在所述栅极结构的顶部表面和侧面以及所述栅极结构外的所述半导体衬底表面，层间膜覆盖在所述第一氮化硅层表面；所述栅极结构为栅介质层和多晶硅栅的叠加结构，在部分或全部所述掺杂区表面以及部分或全部所述多晶硅栅表面形成有自对准金属硅化物。
步骤二、对所述第一氮化硅层的尺寸进行测量，所述第一氮化硅层的尺寸包括位于所述栅极结构顶部表面的第一厚度、位于所述栅极结构之间的所述半导体衬底表面的第二厚度、位于所述栅极结构侧面的第三厚度以及位于所述栅极结构之间的所述半导体衬底表面的所述第一氮化硅层的第四宽度，令第一厚度为THKa，第二厚度为THKb，第三厚度为THKc，第四宽度为CD1。
所述第一氮化硅层的尺寸测量放置在所述层间膜形成之前或之后进行。
步骤三、建立APC控制参数，所述APC控制参数为氮化硅刻蚀时间，令氮化硅刻蚀时间为T，氮化硅刻蚀初始时间为T0，则有：
T＝T0+tcali*(THKb-THKb0)/ERSiN；
其中，tcali为刻蚀时间矫正参数，ERSiN为氮化硅刻蚀率；THKb0为第二厚度的初始值。
步骤四、光刻定义出所述接触孔的形成区域之后进行接触孔刻蚀，所述接触孔刻蚀依次对所述层间膜和所述第一氮化硅层进行刻蚀形成所述接触孔的开口，在刻蚀到所述第一氮化硅层时，根据步骤三中定义的APC控制参数对所述接触孔刻蚀进行APC控制。
进一步的改进是，所述接触孔刻蚀工艺还包括过刻蚀。
进一步的改进是，步骤四中，在所述接触孔的开口区域的所述第一氮化硅层被完全去除之后，还包括步骤：
对所述接触孔的开口底部暴露的所述自对准金属硅化物的厚度进行测量并形成第四厚度。
进一步的改进是，还包括将所述第四厚度反馈到所述接触孔刻蚀工艺中以实现对所述过刻蚀进行控制。
进一步的改进是，步骤二中采用光学关键尺寸测量(Optical CD，OCD)方法进行所述第一氮化硅层的尺寸的测量。
进一步的改进是，步骤一中，在所述半导体衬底上形成有由所述半导体器件组成的SRAM，SRAM包括多个重复排列的SRAM单元。
进一步的改进是，步骤二中，至少重复测试20个所述SRAM单元中的所述第一氮化硅层的尺寸。
进一步的改进是，步骤三中，设置tcali的运算逻辑为：
如果THKb<THKa或者(2*THKc+CD1)<(CDDesign+SPECoverlay)或者光学关键尺寸测量的GOF异常，则将tcali设置为0，同时停止同一批次的所述半导体衬底的产品的工艺；
反之，tcali设置为1；
其中CDDesign为所述接触孔的开口的设计宽度，SPECoverlay为所述接触孔的光刻的套刻规格(Specification)。
进一步的改进是，步骤三中，ERSiN为通过对所述接触孔刻蚀工艺进行日常测试得到。
进一步的改进是，不同的所述接触孔刻蚀的ERSiN不同。
进一步的改进是，步骤四中，所述APC控制还包括根据APC控制参数选择具体种类的所述接触孔刻蚀，以满足APC控制参数中的ERSiN的要求。
进一步的改进是，采用光学关键尺寸测量方法进行所述第四厚度的测量。
进一步的改进是，所述接触孔刻蚀完成之后，还包括进行湿法清洗的步骤，所述第四厚度的测量放置在所述湿法清洗之后进行。
进一步的改进是，所述第四厚度的测量完成之后还包括在所述接触孔的开口的内侧表面形成粘附层和阻挡层以及填充金属形成所述接触孔的步骤。
进一步的改进是，所述粘附层包括Ti层，所述阻挡层包括TiN层，填充所述接触孔的金属包括钨。
本发明通过在进行接触孔的刻蚀工艺开始之前增加了对层间膜底部的第一氮化硅层的尺寸的测量步骤，并根据第一氮化硅层的尺寸测量结果以及对应的刻蚀工艺的氮化硅刻蚀速率来设置APC控制参数，最后根据APC控制参数对第一氮化硅层的刻蚀进行APC控制，所以，即使出现不同晶圆之间的第一氮化硅层的厚度分布不均匀时，也能实现对各位置的第一氮化硅层进行很好的且高效的控制，所以本发明能对接触孔的刻蚀工艺进行很好的控制且能提高刻蚀效率。
本发明还能在第一氮化硅层打开后对底部的自对准硅化物的厚度进行测量，并能根据测量结果对过刻蚀深度进行很好的控制。
通过对接触孔的刻蚀工艺以及所包含的过刻蚀进行很好的控制，能使接触孔的工艺结构保持一致，从而能使器件的性能保持一致如不同晶圆间的相同产品的接触孔的接触电阻保持一致。
另外，本发明还能在设置APC控制参数的过程中，根据第一氮化硅层的尺寸测量结果自动判断是否需要继续进行刻蚀，如果第一氮化硅层的尺寸测量结果不符合要求，则会停止同一批次的半导体衬底的产品的工艺，之后对同一批次的半导体衬底的产品进行相应的特殊处理，这样能很好的保证产品的品质并提高良率。
另外，本发明对第一氮化硅层的尺寸测量和对自对准硅化物的厚度的测量都采用光学关键尺寸测量方法即可实现，和SEM或TEM等测量方法相比，光学关键尺寸测量方法简单且成本低以及容易实现。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是本发明实施例接触孔的刻蚀工艺方法的流程图；
图2A-图2D是本发明实施例接触孔的刻蚀工艺方法各步骤中的器件结构示意图。
具体实施方式
如图1所示，是本发明实施例接触孔的刻蚀工艺方法的流程图；如图2A至图2D所示，是本发明实施例接触孔的刻蚀工艺方法各步骤中的器件结构示意图；本发明实施例接触孔的刻蚀工艺方法包括如下步骤：
步骤一、如图2A所示，提供需要形成接触孔的半导体衬底1，在所述半导体衬底1上形成有半导体器件的掺杂区和栅极结构。
所述栅极结构为平面栅并突出在所述半导体衬底1表面上方，所述栅极结构之间具有间隔，第一氮化硅层10覆盖在所述栅极结构的顶部表面和侧面以及所述栅极结构外的所述半导体衬底1表面。
图2A中，所述栅极结构由栅介质层如栅氧化层5和多晶硅栅6叠加而成。半导体器件包括了PMOS和NMOS。在部分或全部所述掺杂区表面以及部分或全部所述多晶硅栅表面形成有自对准金属硅化物11。
PMOS形成在N型阱3中，P型轻掺杂漏区8a和P型重掺杂区8分别形成在对应的多晶硅栅6两侧的N型阱3中并分别作为PMOS的源区和漏区。
NMOS形成在P型阱4中，N型轻掺杂漏区9a和N型重掺杂区9分别形成在对应的多晶硅栅6两侧的P型阱4中并分别作为NMOS的源区和漏区。
在半导体衬底1上还形成有场氧如浅沟槽场氧2，场氧2隔离出有源区。
其中，多晶硅栅单独用标记6a表示的所述栅极结构形成场氧2上，该多晶硅栅6a用于和有源区中的多晶硅栅6相连接并起到中间导电作用。
图2A中，在对应的所述P型重掺杂区8和所述N型重掺杂区9以及所述多晶硅栅6的表面都形成有所述自对准金属硅化物11。
所述PMOS和所述NMOS能形成集成电路结构，例如能形成SRAM，SRAM包括多个重复排列的SRAM单元。
如图2C所示，层间膜12覆盖在所述第一氮化硅层10表面。
步骤二、如图2B所示，对所述第一氮化硅层10的尺寸进行测量，所述第一氮化硅层10的尺寸包括位于所述栅极结构顶部表面的第一厚度、位于所述栅极结构之间的所述半导体衬底1表面的第二厚度、位于所述栅极结构侧面的第三厚度以及位于所述栅极结构之间的所述半导体衬底1表面的所述第一氮化硅层10的第四宽度，令第一厚度为THKa，第二厚度为THKb，第三厚度为THKc，第四宽度为CD1。THKa、THKb、THKc和CD1在图2B中也分别标出。
采用OCD方法进行所述第一氮化硅层10的尺寸的测量。
当所述半导体衬底1上形成的集成电路为SRAM时，至少重复测试20个所述SRAM单元中的所述第一氮化硅层10的尺寸。
本发明实施例方法中，进行将对所述第一氮化硅层10的尺寸的测量步骤放置在步骤三和步骤四的接触孔刻蚀之前即可，所述第一氮化硅层10的尺寸的测量步骤既可以在所述层间膜12形成之前进行，也能在所述层间膜12形成之后进行。
步骤三、建立APC控制参数，所述APC控制参数为氮化硅刻蚀时间，令氮化硅刻蚀时间为T，氮化硅刻蚀初始时间为T0，则有：
T＝T0+tcali*(THKb-THKb0)/ERSiN；
其中，tcali为刻蚀时间矫正参数，ERSiN为氮化硅刻蚀率；THKb0为第二厚度的初始值。
设置tcali的运算逻辑为：
如果THKb<THKa或者(2*THKc+CD1)<(CDDesign+SPECoverlay)或者光学关键尺寸测量的GOF异常，则将tcali设置为0，同时停止同一批次的所述半导体衬底的产品的工艺；
反之，tcali设置为1，并继续后续工艺。
其中CDDesign为所述接触孔的开口的设计宽度，SPECoverlay为所述接触孔的光刻的套刻规格。
ERSiN为通过对所述接触孔刻蚀工艺进行日常测试得到。
不同的所述接触孔刻蚀的ERSiN不同。
T0通常通过手动设置(manual maintain)，T0为经验值，是通过对以往的相同产品的较好的氮化硅刻蚀时间进行总结得到，如进行平均。但是由于在不同晶圆上形成的所述第一氮化硅层10的厚度会有变化，现有方法是按照T0直接进行后续的接触孔刻蚀，本发明实施例则会根据所述第一氮化硅层10的尺寸测量值进行T的设置，实现APC控制。同时，本发明实施例还能根据所述第一氮化硅层10的尺寸测量值计算tcali，使得当所述第一氮化硅层10的尺寸出现异常时能及时发现并停止后续工艺。
同样，THKb0也是经验值，是通过对以往的相同产品的所述第一氮化硅层10的厚度进行总结。
步骤四、如图2D所示，光刻定义出所述接触孔的形成区域之后进行接触孔刻蚀，所述接触孔刻蚀依次对所述层间膜12和所述第一氮化硅层10进行刻蚀形成所述接触孔的开口13，在刻蚀到所述第一氮化硅层10时，根据步骤三中定义的APC控制参数对所述接触孔刻蚀进行APC控制。
所述APC控制还包括根据APC控制参数选择具体种类的所述接触孔刻蚀，以满足APC控制参数中的ERSiN的要求。
所述接触孔刻蚀工艺还包括过刻蚀。
在所述接触孔的开口13区域的所述第一氮化硅层10被完全去除之后，还包括步骤：
对所述接触孔的开口13底部暴露的所述自对准金属硅化物11的厚度进行测量并形成第四厚度。采用光学关键尺寸测量方法进行所述第四厚度的测量。
还包括将所述第四厚度反馈到所述接触孔刻蚀工艺中以实现对所述过刻蚀进行控制。注意，本发明实施例中对所述过刻蚀进行控制是指对相同产品的后续晶圆上的所述接触孔刻蚀工艺的过刻蚀进行控制，已经刻蚀完成的所述晶圆不再重复进行所述接触孔刻蚀，所述第四厚度反馈到所述接触孔刻蚀工艺中注意是会影响到对应的初始值的设置如T0，THKb0。
所述接触孔刻蚀完成之后，还包括进行湿法清洗的步骤，所述第四厚度的测量放置在所述湿法清洗之后进行。
所述第四厚度的测量完成之后还包括在所述接触孔的开口13的内侧表面形成粘附层和阻挡层以及填充金属形成所述接触孔的步骤。所述粘附层包括Ti层，所述阻挡层包括TiN层，填充所述接触孔的金属包括钨。
本发明实施例通过在进行接触孔的刻蚀工艺开始之前增加了对层间膜12底部的第一氮化硅层10的尺寸的测量步骤，并根据第一氮化硅层10的尺寸测量结果以及对应的刻蚀工艺的氮化硅刻蚀速率来设置APC控制参数，最后根据APC控制参数至少对第一氮化硅层10的刻蚀进行APC控制，所以，即使出现第一氮化硅层10的厚度分布不均匀时，也能实现对各位置的第一氮化硅层10进行很好的且高效的控制，所以本发明实施例能对接触孔的刻蚀工艺进行很好的控制且能提高刻蚀效率。
本发明实施例还能在第一氮化硅层10打开后对底部的自对准硅化物的厚度进行测量，并能根据测量结果对过刻蚀深度进行很好的控制。
通过对接触孔的刻蚀工艺以及所包含的过刻蚀进行很好的控制，能使各位置的接触孔的工艺结构保持一致，从而能使器件的性能保持一致。
另外，本发明实施例还能在设置APC控制参数的过程中，根据第一氮化硅层10的尺寸测量结果自动判断是否需要继续进行刻蚀，如果第一氮化硅层10的尺寸测量结果不符合要求，则会停止同一批次的半导体衬底1的产品的工艺，之后对同一批次的半导体衬底1的产品进行相应的特殊处理，这样能很好的保证产品的品质并提高良率。
另外，本发明实施例对第一氮化硅层10的尺寸测量和对自对准硅化物的厚度的测量都采用光学关键尺寸测量方法即可实现，和SEM或TEM等测量方法相比，光学关键尺寸测量方法简单且成本低以及容易实现。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (14)
1.一种接触孔的刻蚀工艺方法，其特征在于，包括如下步骤：
步骤一、提供需要形成接触孔的半导体衬底，在所述半导体衬底上形成有半导体器件的掺杂区和栅极结构，所述栅极结构为平面栅并突出在所述半导体衬底表面上方，所述栅极结构之间具有间隔，第一氮化硅层覆盖在所述栅极结构的顶部表面和侧面以及所述栅极结构外的所述半导体衬底表面，层间膜覆盖在所述第一氮化硅层表面；所述栅极结构为栅介质层和多晶硅栅的叠加结构，在部分或全部所述掺杂区表面以及部分或全部所述多晶硅栅表面形成有自对准金属硅化物；
步骤二、对所述第一氮化硅层的尺寸进行测量，所述第一氮化硅层的尺寸包括位于所述栅极结构顶部表面的第一厚度、位于所述栅极结构之间的所述半导体衬底表面的第二厚度、位于所述栅极结构侧面的第三厚度以及位于所述栅极结构之间的所述半导体衬底表面的所述第一氮化硅层的第四宽度，令第一厚度为THKa，第二厚度为THKb，第三厚度为THKc，第四宽度为CD1；
所述第一氮化硅层的尺寸测量放置在所述层间膜形成之前或之后进行；
步骤三、建立APC控制参数，所述APC控制参数为氮化硅刻蚀时间，令氮化硅刻蚀时间为T，氮化硅刻蚀初始时间为T0，则有：
T＝T0+tcali*(THKb-THKb0)/ERSiN；
其中，tcali为刻蚀时间矫正参数，ERSiN为氮化硅刻蚀率；THKb0为第二厚度的初始值；
设置tcali的运算逻辑为：
如果THKb<THKa或者(2*THKc+CD1)<(CDDesign+SPECoverlay)或者光学关键尺寸测量的GOF异常，则将tcali设置为0，同时停止同一批次的所述半导体衬底的产品的工艺；
反之，tcali设置为1；
其中CDDesign为所述接触孔的开口的设计宽度，SPECoverlay为所述接触孔的光刻的套刻规格；
步骤四、光刻定义出所述接触孔的形成区域之后进行接触孔刻蚀，所述接触孔刻蚀依次对所述层间膜和所述第一氮化硅层进行刻蚀形成所述接触孔的开口，在刻蚀到所述第一氮化硅层时，根据步骤三中定义的APC控制参数对所述接触孔刻蚀进行APC控制。
2.如权利要求1所述的接触孔的刻蚀工艺方法，其特征在于：所述接触孔刻蚀工艺还包括过刻蚀。
3.如权利要求2所述的接触孔的刻蚀工艺方法，其特征在于：步骤四中，在所述接触孔的开口区域的所述第一氮化硅层被完全去除之后，还包括步骤：
对所述接触孔的开口底部暴露的所述自对准金属硅化物的厚度进行测量并形成第四厚度。
4.如权利要求3所述的接触孔的刻蚀工艺方法，其特征在于：还包括将所述第四厚度反馈到所述接触孔刻蚀工艺中以实现对所述过刻蚀进行控制。
5.如权利要求1所述的接触孔的刻蚀工艺方法，其特征在于：步骤二中采用光学关键尺寸测量方法进行所述第一氮化硅层的尺寸的测量。
6.如权利要求5所述的接触孔的刻蚀工艺方法，其特征在于：步骤一中，在所述半导体衬底上形成有由所述半导体器件组成的SRAM，SRAM包括多个重复排列的SRAM单元。
7.如权利要求6所述的接触孔的刻蚀工艺方法，其特征在于：步骤二中，至少重复测试20个所述SRAM单元中的所述第一氮化硅层的尺寸。
8.如权利要求7所述的接触孔的刻蚀工艺方法，其特征在于：步骤三中，ERSiN为通过对所述接触孔刻蚀工艺进行日常测试得到。
9.如权利要求8所述的接触孔的刻蚀工艺方法，其特征在于：不同的所述接触孔刻蚀的ERSiN不同。
10.如权利要求9所述的接触孔的刻蚀工艺方法，其特征在于：步骤四中，所述APC控制还包括根据APC控制参数选择具体种类的所述接触孔刻蚀，以满足APC控制参数中的ERSiN的要求。
11.如权利要求3所述的接触孔的刻蚀工艺方法，其特征在于：采用光学关键尺寸测量方法进行所述第四厚度的测量。
12.如权利要求3所述的接触孔的刻蚀工艺方法，其特征在于：所述接触孔刻蚀完成之后，还包括进行湿法清洗的步骤，所述第四厚度的测量放置在所述湿法清洗之后进行。
13.如权利要求12所述的接触孔的刻蚀工艺方法，其特征在于：所述第四厚度的测量完成之后还包括在所述接触孔的开口的内侧表面形成粘附层和阻挡层以及填充金属形成所述接触孔的步骤。
14.如权利要求13所述的接触孔的刻蚀工艺方法，其特征在于：所述粘附层包括Ti层，所述阻挡层包括TiN层，填充所述接触孔的金属包括钨。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201911375421.1A CN111128871B (zh) | 2019-12-27 | 2019-12-27 | 接触孔的刻蚀工艺方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201911375421.1A CN111128871B (zh) | 2019-12-27 | 2019-12-27 | 接触孔的刻蚀工艺方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111128871A CN111128871A (zh) | 2020-05-08 |
| CN111128871B true CN111128871B (zh) | 2022-12-27 |
Family
ID=70503867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201911375421.1A Active CN111128871B (zh) | 2019-12-27 | 2019-12-27 | 接触孔的刻蚀工艺方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111128871B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114167693A (zh) * | 2020-09-10 | 2022-03-11 | 中国科学院微电子研究所 | 用于套刻精度测量的标记系统及量测方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102010063772A1 (de) * | 2010-12-21 | 2012-06-21 | GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG | Eingebettete sigma-förmige Halbleiterlegierung, die in Transistoren durch Anwenden einer gleichmäßigen Oxidschicht vor dem Ätzen der Aussparungen hergestellt ist |
| CN104124168A (zh) * | 2013-04-28 | 2014-10-29 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| CN104465368A (zh) * | 2014-11-28 | 2015-03-25 | 上海华力微电子有限公司 | 一种接触孔刻蚀装置及刻蚀方法 |
| CN110211921A (zh) * | 2019-05-23 | 2019-09-06 | 上海华力集成电路制造有限公司 | 接触孔的制造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0536671A (ja) * | 1991-07-31 | 1993-02-12 | Nec Yamagata Ltd | 半導体装置の製造装置 |
| KR100252044B1 (ko) * | 1997-11-10 | 2000-04-15 | 윤종용 | 반도체소자의 콘택홀 형성방법 |
| JP2000164865A (ja) * | 1998-11-27 | 2000-06-16 | Sharp Corp | 半導体装置の製造方法 |
| KR100683402B1 (ko) * | 2005-11-15 | 2007-02-15 | 동부일렉트로닉스 주식회사 | 반도체 소자의 컨택 홀 형성 방법 및 그 구조 |
| CN101329986B (zh) * | 2007-06-21 | 2011-08-17 | 中芯国际集成电路制造(上海)有限公司 | 刻蚀方法 |
| CN107093577A (zh) * | 2017-04-17 | 2017-08-25 | 上海华虹宏力半导体制造有限公司 | 接触孔的制造方法 |
-
2019
- 2019-12-27 CN CN201911375421.1A patent/CN111128871B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102010063772A1 (de) * | 2010-12-21 | 2012-06-21 | GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG | Eingebettete sigma-förmige Halbleiterlegierung, die in Transistoren durch Anwenden einer gleichmäßigen Oxidschicht vor dem Ätzen der Aussparungen hergestellt ist |
| CN104124168A (zh) * | 2013-04-28 | 2014-10-29 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| CN104465368A (zh) * | 2014-11-28 | 2015-03-25 | 上海华力微电子有限公司 | 一种接触孔刻蚀装置及刻蚀方法 |
| CN110211921A (zh) * | 2019-05-23 | 2019-09-06 | 上海华力集成电路制造有限公司 | 接触孔的制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN111128871A (zh) | 2020-05-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101959638B1 (ko) | 활성 영역 프로필을 통한 높이 제어를 이용하는 반도체 제조 방법 | |
| US20130171790A1 (en) | Methods of Manufacturing Semiconductor Devices and Transistors | |
| KR20200049574A (ko) | 반도체 디바이스의 상이한 영역에서 상이한 유전 상수 및 크기를 가지는 유전체 핀들 | |
| KR101482200B1 (ko) | 트랜지스터에서의 개선된 실리사이드 형성과 결합되는 리세스된 드레인 및 소스 영역 | |
| KR101466846B1 (ko) | Ｍｏｓ 트랜지스터 및 그 형성 방법 | |
| US9048185B2 (en) | Profile pre-shaping for replacement poly gate interlayer dielectric | |
| CN111128871B (zh) | 接触孔的刻蚀工艺方法 | |
| KR100558064B1 (ko) | 접합누설전류 측정 패턴의제조방법 | |
| KR102108175B1 (ko) | 반도체 장치의 제조 방법 | |
| US10727136B2 (en) | Integrated gate contact and cross-coupling contact formation | |
| CN109950207B (zh) | 栅极的制造方法 | |
| US20230246083A1 (en) | Protective liner for source/drain contact to prevent electrical bridging while minimizing resistance | |
| TWI582879B (zh) | 檢測基材中之缺陷之存在與位置的方法 與晶圓 | |
| KR100576464B1 (ko) | 반도체소자의 도전배선 형성방법 | |
| TWI576959B (zh) | 形成具有接觸插栓的半導體結構的方法 | |
| US8673696B2 (en) | SOI semiconductor device comprising a substrate diode with reduced metal silicide leakage | |
| US10304839B2 (en) | Metal strap for DRAM/FinFET combination | |
| US11538686B2 (en) | Semiconductor structure and method for forming the same | |
| US20190198500A1 (en) | Formation of full metal gate to suppress interficial layer growth | |
| US20240170532A1 (en) | Shared source/drain contact for stacked field-effect transistor | |
| CN114068394B (zh) | 半导体结构的形成方法 | |
| JP2004014954A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |