KR20040059484A - 반도체 소자의 콘택 전극 형성 방법 - Google Patents

반도체 소자의 콘택 전극 형성 방법 Download PDF

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Abstract

반도체 소자의 고집적화에 적합한 본 발명에 따른 콘택 전극 형성 방법은 기판 상에 패드 산화막, 패드 질화막, 더미 산화막 및 캡핑 산화막을 순차적으로 형성하는 단계와, 캡핑 산화막의 상부에 소자 분리용 패턴을 형성한 후에 소자 분리용 패턴에 맞추어서 캡핑 산화막, 더미 산화막, 패드 질화막 및 패드 산화막을 순차적으로 식각하는 단계와, 식각 공정으로 드러난 기판을 소정 깊이까지 식각하여 트렌치를 형성한 다음 소자 분리용 패턴을 제거하는 단계와, 트렌치를 절연막으로 갭필한 다음 게이트 전극용 패턴을 형성하는 단계와, 게이트 전극용 패턴에 맞추어서 갭핑 질화막, 더미 산화막 및 패드 산화막을 순차 식각하되, 패드 산화막이 수십 Å 남도록 식각하는 단계와, 게이트 전극용 패턴을 제거한 후에 식각된 갭핑 질화막, 더미 산화막 및 패드 산화막의 측벽에 스페이서를 형성하는 단계와, 스페이서에 의해서 드러난 영역에 이온 주입 공정을 실시하여 기판 내에 로컬 채널 영역을 형성하는 단계와, 스페이서에 의해서 드러난 영역에 게이트 절연막과 게이트 전극을 형성한 다음 게이트 전극과 스페이서를 제외한 영역의 캡핑 산화막 및 더미 산화막을 제거하는 단계와, 게이트 전극과 스페이서에 의해서 드러난 영역에 이온 주입 공정을 실시하여 소오스/드레인 영역을 형성하는 단계와, 결과물 상에 층간 절연막을 형성한 다음 게이트 전극, 소오스/드레인 영역의 일부가 드러나도록 콘택홀을 형성하는 단계와, 콘택홀이 완전히 매립되도록 금속 박막을 증착하여 게이트, 소오스/드레인 플러그를 형성하는 단계를 포함한다.

Description

반도체 소자의 콘택 전극 형성 방법{METHOD FOR FORMING CONTACT POLE IN A SEMICONDUCTOR}
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 반도체 소자의 콘택 전극 형성 방법에 관한 것이다.
일반적으로 반도체 소자의 제조 공정에서 반도체 기판 상에 1층만의 배선에서는 배선 패턴 설계상의 자유도가 작아, 실질적인 배선이 길어짐으로써 반도체 기판 내 소자의 레이아웃에도 큰 제약이 가해진다.
이것에 반해서 금속 배선을 다층화하면 아주 효율이 높은 설계가 가능하다. 즉, 반도체 칩 위에 배선을 통과시키는 스페이스를 고려하지 않고 각 반도체 소자가 레이아웃 되기 때문에 집적도 및 밀도가 향상되어 반도체 칩 사이즈가 축소된다. 그리고, 배선의 자유도가 증가하고, 패턴 설계가 용이해짐과 함께 배선 저항이나 전류 용량 등의 설정을 여유를 가지고할 수 있게 된다.
최근, 반도체 집적회로의 고집적화, 고성능화에 따라서 새로운 미세 가공 기술이 개발되고 있다. 화학기계연마법도 그 일예이고, LSI 제조공정, 특히 다층배선 형성공정에서의 층간 절연막의 평탄화, 금속플러그 형성, 매립배선형성에 있어서 빈번하게 이용되는 기술이다. 이 기술은, 예컨대 미국특허 제4,944,836호 공보에 개시되어 있다.
그러나, 반도체 소자의 집적도 증가에 따라 CD(critical Dimension)가 작은 게이트 전극을 형성하는데 많은 한계가 있다. 특히 게이트 전극의 CD가 작아질수록 채널간(소오스/드레인간) 길이가 짧아져 문턱 전압이 감소하는 “short channel effect” 현상이 발생되는 문제점이 있다.
또한, 게이트 전극이 작아짐에 따라 게이트 절연막이 작아지는 현상이 발생되며, 문턱전압이 감소되는 “reverse narrow width effect”현상이 발생된다.
일반적인 리소그래피 공정에 의한 게이트 전극 형성 방법은 포토레지스트 패턴을 이용하여 노치 프로파일을 갖는 게이트 전극을 형성함으로써 미세 선폭을 갖는 게이트 전극 형성이 가능하지만, 이러한 미세 선폭을 갖는 게이트 전극 또는 비트 라인 등의 반도체 소자를 제조하기 위해서는 해당 소자를 패터닝하기 위한 축소된 소자 패턴을 갖는 마스크의 적용이 필수적이다. 게다가 미세 마스크의 축소뿐만 아니라 미세한 포토레지스트 패턴을 노광하기 위한 새로운 노광원이나 노광 장치의 개발이 뒤따라야만 한다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 게이트 전극의 CD를 더미 산화막 및 캡핑 산화막으로 이루어진 하드마스크를 이용하여 조절함으로써, 반도체 고집적화에 따라 발생되는 “short channel effect”현상을 최소화시키고, “reverse narrow width effect”와 게이트 절연막이 작아지는 현상을 방지할 수 있는 반도체 소자의 콘택 전극 형성 방법을 제공하고자 한다.
상기와 같은 목적을 달성하기 위하여 본 발명은, 반도체 소자에 접촉되는 콘택 전극을 형성하는 방법에 있어서, 기판 상에 패드 산화막, 패드 질화막, 더미 산화막 및 캡핑 산화막을 순차적으로 형성하는 단계와, 상기 캡핑 산화막의 상부에 소자 분리용 패턴을 형성한 후에 소자 분리용 패턴에 맞추어서 상기 캡핑 산화막, 더미 산화막, 패드 질화막 및 패드 산화막을 순차적으로 식각하는 단계와, 상기 식각 공정으로 드러난 기판을 소정 깊이까지 식각하여 트렌치를 형성한 다음 소자 분리용 패턴을 제거하는 단계와, 상기 트렌치를 절연막으로 갭필한 다음 게이트 전극용 패턴을 형성하는 단계와, 상기 게이트 전극용 패턴에 맞추어서 상기 갭핑 질화막, 더미 산화막 및 패드 산화막을 순차 식각하되, 상기 패드 산화막이 수십 Å 남도록 식각하는 단계와, 상기 게이트 전극용 패턴을 제거한 후에 상기 식각된 갭핑 질화막, 더미 산화막 및 패드 산화막의 측벽에 스페이서를 형성하는 단계와, 상기 스페이서에 의해서 드러난 영역에 이온 주입 공정을 실시하여 기판 내에 로컬 채널 영역을 형성하는 단계와, 상기 스페이서에 의해서 드러난 영역에 게이트 절연막과 게이트 전극을 형성한 다음 상기 게이트 전극과 스페이서를 제외한 영역의 캡핑 산화막 및 더미 산화막을 제거하는 단계와, 상기 게이트 전극과 스페이서에 의해서 드러난 영역에 이온 주입 공정을 실시하여 소오스/드레인 영역을 형성하는 단계와, 상기 결과물 상에 층간 절연막을 형성한 다음 상기 게이트 전극, 소오스/드레인 영역의 일부가 드러나도록 콘택홀을 형성하는 단계와, 상기 콘택홀이 완전히 매립되도록 금속 박막을 증착하여 게이트, 소오스/드레인 플러그를 형성하는 단계를 포함한다.
도 1a 내지 도 1k는 본 발명에 따른 반도체 소자의 콘택 전극 형성 과정을 도시한 공정 단면도이다.
＜도면의 주요부분에 대한 부호의 설명＞
100 : 반도체 기판 102 : 패드 산화막
104 : 패드 질화막 106 : 더미 산화막
108 : 캡핑 산화막 110 : 소자 분리용 패턴
112 : 소자 분리막 114 : 게이트 전극용 패턴
116 : 스페이서 118 : 로컬 영역
120 : 게이트 절연막 122 : 게이트 전극
124a : 소오스 영역 124b : 드레인 영역
126 : 층간 절연막 128 : 콘택 패턴
130a : 소오스 플러그 130b : 게이트 플러그
130c : 드레인 플러그
본 발명의 실시 예는 다수개가 존재할 수 있으며, 이하에서 첨부한 도면을 참조하여 바람직한 실시 예에 대하여 상세히 설명하기로 한다. 이 기술 분야의 숙련자라면 이 실시 예를 통해 본 발명의 목적, 특징 및 이점들을 잘 이해할 수 있을 것이다.
도 1a 내지 도 1k는 본 발명에 따른 반도체 소자의 콘택 전극 형성 과정을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(100) 상부에 패드 산화막(102), 패드 질화막(104), 더미 산화막(106) 및 캡핑 질화막(108)을 순차적으로 증착한 다음 소자 분리 영역을 정의하기 위하여 캡핑 질화막(108)의 상부에 소자 분리용 감광막을 도포한 후 노광 및 현상 공정을 소자 분리용 감광막 패턴(110)을 형성한다.
여기서, 패드 산화막(102)의 두께는 50Å∼100Å이고, 더미 산화막(106)의 두게는 1500Å∼2500Å이고, 캡핑 질화막(108)의 두께는 수백??이다.
도 1b에 도시된 바와 같이, 소자 분리용 감광막 패턴(110)에 맞추어서 캡핑 질화막(108), 더미 산화막(106), 패드 질화막(104) 및 패드 산화막(102)을 순차적으로 식각한 다음 노출된 기판(100)을 건식 식각하여 소자 분리용 트렌치(A)를 형성한다.
도 1c에 도시된 바와 같이, 소자 분리용 감광막 패턴(110)을 제거한 다음 트렌치(A)가 완전히 매립되도록 리필(refill)용 절연막을 증착한 후에 CMP 공정을 진행하여 평탄화시켜 소자 분리막(112)을 형성한다. 여기서 CMP 공정은 캡핑 질화막(108)을 엔드포인트(endpoint)로 하여 진행된다.
도 1d에 도시된 바와 같이, 결과물의 상부에 게이트 전극용 감광막을 도포한 다음 사진 공정으로 게이트 전극용 감광막 패턴(114)을 형성한다.
도 1e에 도시된 바와 같이, 게이트 전극용 감광막 패턴(114)에 맞추어서 캡핑 질화막(108), 더미 산화막(106) 및 패드 산화막(104)을 순차적으로 식각하되,수십Å 정도의 패드 산화막(104)가 패드 산화막(104) 중의 일부만을 식각한 다음 게이트 전극용 감광막 패턴(114)을 제거함으로써, 게이트 전극이 형성될 영역(B)을 만든다.
도 1f에 도시된 바와 같이, 결과물의 상부에 LDD 역할을 할뿐만 아니라 게이트 전극의 채널 길이를 축소시킬 목적으로 약 200Å의 두께를 갖는 스페이서용 도전막을 증착한 다음 블랭킷 전면 식각(etch back) 공정을 실시하여 스페이서(116)를 형성한다. 그런 다음 이온 주입 공정을 실시하여 스페이서(116)에 의해서 드러난 영역의 기판(100) 내부에 로컬 채널 영역(118)을 형성한다.
도 1g에 도시된 바와 같이, 스페이서(116)에 의해서 드러난 영역(즉, 로컬 채널 영역(118)이 형성된 상부)에 게이트 절연막(120) 및 게이트 전극용 도전막(122)을 순차적으로 형성한 다음 평탄화 공정을 진행하여 평탄화시킨다.
도 1h에 도시된 바와 같이, 더미 산화막(106)과 캡핑 질화막(108)을 블랭킷 전면 식각으로 제거하여 도전막으로 이루어진 게이트 전극(122)을 형성한 다음 불순물 이온 주입 공정을 진행하여 기판(100) 내에 소오스/드레인 영역(124a, 124b)을 형성한다. 이때 전면식각 공정 시에 패드 질화막(104)을 엔드포인트로하여 전면 식각 공정을 진행한다.
도 1i에 도시된 바와 같이, 결과물을 완전히 덮을 수 있는 후막 층간 절연막(126)을 형성한 다음 층간 절연막(126) 상부에 콘택 패턴(128)을 형성한다.
도 1j에 도시된 바와 같이, 콘택 패턴에 맞추어서 층간 절연막(126)을 식각하여 소오스, 드레인 및 게이트 전극(124a, 124b, 122)의 일부가 드러나도록 콘택홀(C)을 형성한 다음 콘택 패턴을 제거한다.
도 1k에 도시된 바와 같이, 콘택홀(C)이 형성된 반도체 기판(100) 상부 전면에 화학 기상 증착(chemical vapor deposition)으로 금속박막을 증착하여 콘택홀(C)을 매립하고 화학 기계적 연마하여 소오스 플러그, 게이트 플러그 및 드레인 플러그(130a, 130b, 130c)를 형성함으로서 반도체 소자의 각 전극과 금속 배선을 전기적으로 접속하기 위한 콘택을 형성한다.
이상 설명한 바와 같이, 본 발명은 게이트 전극의 CD를 더미 산화막 및 캡핑 산화막으로 이루어진 하드마스크를 이용하여 조절함으로써, 반도체 고집적화에 따라 발생되는 “short channel effect”현상을 최소화시키고, “reverse narrow width effect”와 게이트 절연막이 작아지는 현상을 방지할 수 있다.

Claims (8)

  1. 반도체 소자에 접촉되는 콘택 전극을 형성하는 방법에 있어서,
    기판 상에 패드 산화막, 패드 질화막, 더미 산화막 및 캡핑 산화막을 순차적으로 형성하는 단계와,
    상기 캡핑 산화막의 상부에 소자 분리용 패턴을 형성한 후에 소자 분리용 패턴에 맞추어서 상기 캡핑 산화막, 더미 산화막, 패드 질화막 및 패드 산화막을 순차적으로 식각하는 단계와,
    상기 식각 공정으로 드러난 기판을 소정 깊이까지 식각하여 트렌치를 형성한 다음 소자 분리용 패턴을 제거하는 단계와,
    상기 트렌치를 절연막으로 갭필한 다음 게이트 전극용 패턴을 형성하는 단계와,
    상기 게이트 전극용 패턴에 맞추어서 상기 갭핑 질화막, 더미 산화막 및 패드 산화막을 순차 식각하되, 상기 패드 산화막이 수십 Å 남도록 식각하는 단계와,
    상기 게이트 전극용 패턴을 제거한 후에 상기 식각된 갭핑 질화막, 더미 산화막 및 패드 산화막의 측벽에 스페이서를 형성하는 단계와,
    상기 스페이서에 의해서 드러난 영역에 이온 주입 공정을 실시하여 기판 내에 로컬 채널 영역을 형성하는 단계와,
    상기 스페이서에 의해서 드러난 영역에 게이트 절연막과 게이트 전극을 형성한 다음 상기 게이트 전극과 스페이서를 제외한 영역의 캡핑 산화막 및 더미 산화막을 제거하는 단계와,
    상기 게이트 전극과 스페이서에 의해서 드러난 영역에 이온 주입 공정을 실시하여 소오스/드레인 영역을 형성하는 단계와,
    상기 결과물 상에 층간 절연막을 형성한 다음 상기 게이트 전극, 소오스/드레인 영역의 일부가 드러나도록 콘택홀을 형성하는 단계와,
    상기 콘택홀이 완전히 매립되도록 금속 박막을 증착하여 게이트, 소오스/드레인 플러그를 형성하는 단계를 포함하는 반도체 소자의 콘택 전극 형성 방법.
  2. 제 1 항에 있어서,
    상기 패드 산화막은, 50Å∼100Å의 두께를 갖는 것을 특징으로 하는 반도체 소자의 콘택 전극 형성 방법.
  3. 제 1 항에 있어서,
    상기 패드 질화막은, 100Å∼200Å의 두께를 갖는 것을 특징으로 하는 반도체 소자의 콘택 전극 형성 방법.
  4. 제 1 항에 있어서,
    상기 캡핑 질화막은, 수백Å의 두께를 갖는 것을 특징으로 하는 반도체 소자의 콘택 전극 형성 방법.
  5. 제 1 항에 있어서,
    상기 스페이서용 도전막은, 200Å의 두께를 갖는 것을 특징으로 하는 반도체 소자의 콘택 전극 형성 방법.
  6. 제 1 항에 있어서,
    상기 소자 분리막을 형성하는 단계는,
    트렌치를 절연막으로 갭필한 후에 캡핑 질화막을 엔드포인트로 하는 평탄화 공정을 수행하는 단계를 더 포함하는 반도체 소자의 콘택 전극 형성 방법.
  7. 제 6 항에 있어서,
    상기 평탄화 공정은, CMP 공정인 것을 특징으로 하는 반도체 소자의 콘택 전극 형성 방법.
  8. 제 1 항에 있어서,
    상기 캡핑 산화막과 더미 산화막을 제거하는 단계는, 블랭킷 전면식각 공정으로 제거되는 것을 특징으로 반도체 소자의 콘택 전극 형성 방법.
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