KR20030057880A - 반도체 소자의 제조 방법 - Google Patents
반도체 소자의 제조 방법 Download PDFInfo
- Publication number
- KR20030057880A KR20030057880A KR1020010087982A KR20010087982A KR20030057880A KR 20030057880 A KR20030057880 A KR 20030057880A KR 1020010087982 A KR1020010087982 A KR 1020010087982A KR 20010087982 A KR20010087982 A KR 20010087982A KR 20030057880 A KR20030057880 A KR 20030057880A
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- gate line
- contact hole
- dummy gate
- junction
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 상부에는 하드 마스크를 구비하고 측벽에는 게이트 스페이서를 구비하는 게이트 전극 라인이 형성된 반도체 기판 상에 층간 절연막을 형성한 후 층간 절연막의 소정 영역에 상기 반도체 기판의 접합부를 노출시키는 콘택홀을 형성하고 상기 콘택홀에 콘택 플러그를 형성하는 과정에서, 반도체 기판의 소정 영역에 더미 게이트 전극 라인을 형성하고 더미 게이트 전극 라인으로 상기 콘택 플러그를 격리시킴으로써, 콘택홀 형성 공정의 공정 마진을 확보하여 공정의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 콘택홀을 형성하는 공정의 공정 마진을 충분히 확보하여 공정의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.
이하, 첨부된 도면을 참조하여 종래 기술에 따른 반도체 소자의 제조 방법을 설명하기로 한다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다. 도 2는 도 1a에서 게이트 라인을 형성하기 위한 게이트 라인 마스크이고, 도 3은 도 1c에서 콘택홀을 형성하기 위한 콘택홀 마스크이다.
도 1a를 참조하면, 반도체 기판(11)의 필드 영역에 소자 분리막(12)이 형성되고, 액티브 영역에는 소정의 패턴으로 게이트 라인(13)이 형성된다.
상기에서, 소자 분리막(12)은 트렌치 구조로 형성된다. 즉, 반도체 기판(11) 상부에 패드 산화막(도시되지 않음) 및 패드 질화막(도시되지 않음)을 순차적으로 형성하고, 노광 공정 및 식각 공정을 통해 소자 분리 영역의 패드 질화막 및 패드 산화막을 제거한 후 노출된 반도체 기판(11)을 소정 깊이로 식각하여 트렌치를 형성하고 절연 물질로 트렌치를 매립하여 소자 분리막(12)을 트렌치 구조로 형성한다. 이때, 트렌치의 각진 모서리 부분에 전계가 집중되는 것을 방지하기 위하여, 트렌치에 절연 물질을 매립하기 전에, 트렌치의 측벽 및 저면을 산화시켜 각진 모서리 부분을 둥글게 만든다.
게이트 라인(13)은 게이트 산화막(13a), 전도성 물질층(13b) 및 하드 마스크(13c)를 순차적으로 형성한 후 도 2에 도시된 게이트 마스크를 사용한 식각 공정으로 하드 마스크(13c), 전도성 물질층(13b) 및 게이트 산화막(13a)을 패터닝하여 게이트 산화막(13a), 전도성 물질층(13b) 및 하드 마스크(13c)가 적층된 구조로 형성되며, 측벽에는 게이트 스페이서(13d)가 형성된다. 상기에서, 전도성 물질층(13b)은 폴리실리콘으로 이루어지며, 하드 마스크(13c)는 질화막으로 형성된다.
도 1b를 참조하면, 전체 상부에 층간 절연막(14)을 형성한 후, 게이트 라인(13)에 의해 발생된 단차를 제거하기 위하여, 화학적 기계적 연마를 실시하여 층간 절연막(14)의 상부를 평탄화한다.
도 1c를 참조하면, 도 3에 도시된 콘택홀 마스크를 이용한 식각 공정으로 층간 절연막(14)의 소정 영역을 제거하여 반도체 기판(11)의 접합 영역(11a)을 노출시키는 콘택홀(14a)을 형성한다.
도 1d를 참조하면, 콘택홀(14a)에 전도성 물질을 매립하여 콘택 플러그(15)를 형성한다.
상기에서, 게이트 라인(13) 사이에 형성되는 콘택홀(14a)은, 도 3에 도시한 바와 같이, 사이즈가 작아 공정 마진이 충분하지 않다. 즉, 콘택홀(14a)의 사이즈를 작게 하면 콘택 플러그(15)의 저항이 증가하고, 콘택홀(14a)의 사이즈를 크게 하면 콘택홀(14a) 사이에 잔류하는 층간 절연막(14)의 량을 조절할 수 없어 플러그간에 단락이 발생될 수 있다. 상기와 같이, 공정 마진이 충분치 않기 때문에 공정 조건이나 콘택홀(14a)을 형성한 후의 전기적 특성에 따라 콘택홀(14a)의 사이즈를 다시 조절해야 하며, 이로 인해 공정의 신뢰성이 저하되는 문제점이 발생된다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 상부에는 하드 마스크를 구비하고 측벽에는 게이트 스페이서를 구비하는 게이트 전극 라인이 형성된 반도체 기판 상에 층간 절연막을 형성한 후 층간 절연막의 소정 영역에 상기 반도체 기판의 접합부를 노출시키는 콘택홀을 형성하고 상기 콘택홀에 콘택 플러그를 형성하는 과정에서, 반도체 기판의 소정 영역에 더미 게이트 전극 라인을 형성하고 더미 게이트 전극 라인으로 상기 콘택 플러그를 격리시킴으로써, 콘택홀 형성 공정의 공정 마진을 확보하여 공정의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도.
도 2는 도 1a에서 게이트 라인을 형성하기 위한 게이트 라인 마스크.
도 3은 도 1c에서 콘택홀을 형성하기 위한 콘택홀 마스크.
도 4a 내지 도 4e는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도.
도 5는 도 4b에서 게이트 라인을 형성하기 위한 게이트 라인 마스크.
도 6은 도 4d에서 콘택홀을 형성하기 위한 콘택홀 마스크.
<도면의 주요 부분에 대한 부호의 설명>
11, 41 : 반도체 기판11a, 41a : 접합부
12, 42 : 소자 분리막13a, 43a : 게이트 산화막
13b, 43b : 전도성 물질층13c, 43c : 하드 마스크
13d, 43d : 게이트 스페이서13, 43 : 게이트 라인
14, 44 : 층간 절연막14a, 44a : 콘택홀
15, 45 : 콘택 플러그430 : 더미 게이트 라인
본 발명에 따른 반도체 소자의 제조 방법은 상부에는 하드 마스크를 구비하고 측벽에는 게이트 스페이서를 구비하는 게이트 전극 라인이 형성된 반도체 기판 상에 층간 절연막을 형성한 후 층간 절연막의 소정 영역에 반도체 기판의 접합부를노출시키는 콘택홀을 형성하고 콘택홀에 콘택 플러그를 형성하는 반도체 소자의 제조 방법에 있어서, 소자 분리막의 상부 및 접합부 사이의 소정 영역에 더미 게이트 전극 라인을 형성하여, 더미 게이트 전극 라인을 콘택 플러그를 격리시키기 위한 절연막으로 사용하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은 소자 분리막이 형성된 반도체 기판 상에 소정의 패턴으로 게이트 라인을 형성하면서 소자 분리막의 상부 및 접합부 사이에 더미 게이트 라인을 형성하는 단계와, 전체 상부에 층간 절연막을 형성한 후 접합부 상부에 콘택홀을 형성하되 접합부가 인접한 영역에서는 인접한 접합부를 함께 개방시키는 콘택홀을 형성하는 단계와, 전체 상부에 전도성 물질층을 형성한 후 더미 게이트 라인의 상부가 노출될 때까지 화학적 기계적 연마를 실시하여 상기 더미 게이트 라인 및 게이트 라인 사이에 콘택 플러그를 형성하는 단계로 이루어져, 접합부가 인접한 영역에서는 더미 게이트 라인을 콘택 플러그 격리용 절연막으로 사용하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 더 상세히 설명하기로 한다.
도 4a 내지 도 4e는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다. 도 5는 도 4b에서 게이트 라인을 형성하기 위한 게이트 라인 마스크이고, 도 6은 도 4d에서 콘택홀을 형성하기 위한 콘택홀 마스크이다.
도 4a를 참조하면, 반도체 기판(41)의 필드 영역에 소자 분리막(42)을 형성한다.
상기에서, 소자 분리막(42)은 트렌치 구조로 형성된다. 즉, 반도체 기판(41) 상부에 패드 산화막(도시되지 않음) 및 패드 질화막(도시되지 않음)을 순차적으로 형성하고, 노광 공정 및 식각 공정을 통해 소자 분리 영역의 패드 질화막 및 패드 산화막을 제거한 후 노출된 반도체 기판(41)을 소정 깊이로 식각하여 트렌치를 형성하고 절연 물질로 트렌치를 매립하여 소자 분리막(42)을 트렌치 구조로 형성한다. 이때, 트렌치의 각진 모서리 부분에 전계가 집중되는 것을 방지하기 위하여, 트렌치에 절연 물질을 매립하기 전에, 트렌치의 측벽 및 저면을 산화시켜 각진 모서리 부분을 둥글게 만든다.
도 4b를 참조하면, 액티브 영역에는 소정의 패턴으로 게이트 라인(43)이 형성된다. 이때, 게이트 라인(43)은 도 2에 도시된 게이트 마스크를 사용한 식각 공정에 의해 소정의 패턴으로 형성되며, 소자 분리막(42)의 상부를 포함한 소정 영역에는 더미 게이트 라인(430)을 형성한다. 이때, 더미 게이트 라인(430)은 게이트 라인(43) 크기의 0.3 내지 1.5배의 크기로 형성된다.
게이트 라인(43)은 게이트 산화막(43a), 전도성 물질층(43b) 및 하드 마스크(43c)를 순차적으로 형성한 후 도 5에 도시된 게이트 마스크를 사용한 식각 공정으로 하드 마스크(43c), 전도성 물질층(43b) 및 게이트 산화막(43a)을 패터닝하여 게이트 산화막(43a), 전도성 물질층(43b) 및 하드 마스크(43c)가 적층된 구조로 형성되며, 측벽에는 게이트 스페이서(43d)가 형성된다. 상기에서, 전도성 물질층(43b)은 폴리실리콘으로 이루어지며, 하드 마스크(43c)는 질화막으로 형성된다.
한편, 더미 게이트 라인(430)에는 전압이나 전류가 공급되지 않으며, 따라서 소자의 동작에 아무런 영향을 주지 않는다. 이러한 더미 게이트 라인(430)은, 후속 공정에서 형성될 콘택 플러그를 격리시키기 위하여, 콘택 플러그가 형성될 영역 즉, 접합부(41a)가 서로 인접한 영역에서 접합부 사이에 형성된다. 특히, 소자 분리막(42) 상부에 형성된 더미 게이트 라인(430)은 후속 공정에서 콘택홀을 형성할 때 소자 분리막(42)을 식각 공정으로부터 보호한다.
도 4c를 참조하면, 전체 상부에 층간 절연막(44)을 형성한 후, 게이트 라인(43)에 의해 발생된 단차를 제거하기 위하여, 화학적 기계적 연마를 실시하여 층간 절연막(44)의 상부를 평탄화한다.
도 4d를 참조하면, 콘택홀 마스크를 이용한 식각 공정으로 층간 절연막(44)의 소정 영역을 제거하여 반도체 기판(41)의 접합 영역(41a)을 노출시키는 콘택홀(44a)을 형성한다.
종래 기술에서는 접합부마다 하나의 콘택홀을 하지만, 본 발명에서는 접합부(41a)가 인접한 영역, 특히 소자 분리막(42)을 사이에 두고 접합부(41a)가 인접한 영역에서 도 6에 도시된 콘택홀 마스크를 이용한 식각 공정으로 인접한 접합부(41a)가 함께 개방되는 콘택홀(44a)을 형성한다. 이때, 인접한 접합부(41a)가 함께 개방되는 콘택홀(44a)이 형성되면서, 접합부(41a) 사이에 형성된 더미 게이트 라인(430)도 함께 노출된다. 상기와 같이, 콘택홀(44a)을 종래보다 크게 형성함으로써 공정 마진을 확보할 수 있다.
도 4e를 참조하면, 콘택홀(44a)이 완전히 매립되도록 전체 상부에 전도성 물질층을 형성한 후 더미 게이트 라인(430)의 상부 표면이 노출될 때까지 화학적 기계적 연마를 실시하여 전도성 물질층을 더미 게이트 라인(430)으로 격리시킨다. 이로써, 더미 게이트 라인(430)과 게이트 라인(43) 사이에는 전도성 물질층으로 이루어진 콘택 플러그(45)가 형성된다.
상술한 바와 같이, 본 발명은 소자 분리막의 상부에 더미 게이트 라인을 형성하고 접합부가 인접한 영역에서 접합부의 사이에도 더미 게이트 라인을 형성하여, 더미 게이트 라인을 콘택 플러그 격리용 절연막으로 사용함으로써, 콘택홀을 보다 크게 형성할 수 있어 공정의 마진을 보다 더 확보하여 공정의 신뢰성을 향상시킨다.
Claims (3)
- 상부에는 하드 마스크를 구비하고 측벽에는 게이트 스페이서를 구비하는 게이트 전극 라인이 형성된 반도체 기판 상에 층간 절연막을 형성한 후 층간 절연막의 소정 영역에 상기 반도체 기판의 접합부를 노출시키는 콘택홀을 형성하고 상기 콘택홀에 콘택 플러그를 형성하는 반도체 소자의 제조 방법에 있어서,상기 소자 분리막의 상부 및 상기 접합부 사이의 소정 영역에 더미 게이트 전극 라인을 형성하여, 상기 더미 게이트 전극 라인을 상기 콘택 플러그를 격리시키기 위한 절연막으로 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 소자 분리막이 형성된 반도체 기판 상에 소정의 패턴으로 게이트 라인을 형성하면서 상기 소자 분리막의 상부 및 접합부 사이에 더미 게이트 라인을 형성하는 단계와,전체 상부에 층간 절연막을 형성한 후 접합부 상부에 콘택홀을 형성하되 접합부가 인접한 영역에서는 인접한 접합부를 함께 개방시키는 콘택홀을 형성하는 단계와,전체 상부에 전도성 물질층을 형성한 후 상기 더미 게이트 라인의 상부가 노출될 때까지 화학적 기계적 연마를 실시하여 상기 더미 게이트 라인 및 상기 게이트 라인 사이에 콘택 플러그를 형성하는 단계로 이루어져, 상기 접합부가 인접한영역에서는 상기 더미 게이트 라인을 상기 콘택 플러그 격리용 절연막으로 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 더미 게이트 라인은 상기 게이트 라인 크기의 0.3 내지 1.5배의 크기로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010087982A KR20030057880A (ko) | 2001-12-29 | 2001-12-29 | 반도체 소자의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010087982A KR20030057880A (ko) | 2001-12-29 | 2001-12-29 | 반도체 소자의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20030057880A true KR20030057880A (ko) | 2003-07-07 |
Family
ID=32215642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010087982A KR20030057880A (ko) | 2001-12-29 | 2001-12-29 | 반도체 소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20030057880A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100905788B1 (ko) * | 2008-01-02 | 2009-07-02 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
-
2001
- 2001-12-29 KR KR1020010087982A patent/KR20030057880A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100905788B1 (ko) * | 2008-01-02 | 2009-07-02 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100673133B1 (ko) | 반도체 소자의 제조 방법 | |
| JP2008517457A (ja) | 表面側コンタクト及び垂直トレンチ分離を有する半導体装置及びその製造方法 | |
| KR100338104B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100845103B1 (ko) | 반도체소자의 제조방법 | |
| US7122850B2 (en) | Semiconductor device having local interconnection layer and etch stopper pattern for preventing leakage of current | |
| KR100299379B1 (ko) | 반도체소자의금속배선형성방법 | |
| KR100258880B1 (ko) | 반도체 소자의 제조방법 | |
| KR100688749B1 (ko) | 반도체 소자의 콘택 전극 형성 방법 | |
| KR100702785B1 (ko) | 반도체 소자의 트랜지스터 제조 방법 | |
| KR101120185B1 (ko) | 반도체 소자의 형성 방법 | |
| KR20030057880A (ko) | 반도체 소자의 제조 방법 | |
| KR100506050B1 (ko) | 반도체소자의 콘택 형성방법 | |
| KR0140733B1 (ko) | 반도체소자의 미세콘택 형성방법 | |
| KR100568789B1 (ko) | 반도체 소자 제조방법 | |
| KR100273244B1 (ko) | 반도체소자의분리영역제조방법 | |
| KR20020058512A (ko) | 반도체 소자의 제조 방법 | |
| KR100745057B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20000042874A (ko) | 반도체 소자의 제조방법 | |
| KR101128893B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20080062011A (ko) | 반도체 소자의 제조방법 | |
| KR20050002479A (ko) | 랜딩플러그 형성 방법 | |
| KR20030059477A (ko) | 반도체 소자의 제조방법 | |
| KR20020024840A (ko) | 반도체장치의 콘택플러그 형성방법 | |
| KR20060128152A (ko) | 반도체 소자의 제조방법 | |
| KR20030001972A (ko) | 반도체 소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |