KR20160047960A - 소스/드레인 컨택을 형성하는 방법 - Google Patents

소스/드레인 컨택을 형성하는 방법 Download PDF

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Abstract

반도체 디바이스를 제조하는 방법이 개시된다. 방법은 기판 위에 게이트 구조물을 형성하는 계를 포함한다. 게이트 구조물은 제1 하드 마스크 층을 포함한다. 방법은 또한, 게이트 구조물에 인접하게 기판에 소스/드레인(S/D) 특징부를 형성하는 단계를 포함하며, 게이트 구조물의 측벽을 따라 측벽 스페이서를 형성한다. 측벽 스페이서는 게이트 구조물에서 멀어지는 방향의 자신의 상부 부분에 외측 에지를 갖는다. 방법은 또한, 게이트 구조물의 측벽을 따라 그리고 측벽 스페이서의 외측 에지를 따라 제2 스페이서를 형성하는 단계, 게이트 구조물 위에 유전체 층을 형성하는 단계, 제2 스페이서와 함께 측벽 스페이서 및 제1 하드 마스크 층에 의해 게이트 구조물이 보호되는 동안, 소스/드레인 특징부를 노출시키도록 유전체 층을 통해 연장하는 트렌치를 형성하는 단계를 포함한다. 방법은 또한, 트렌치에 컨택 특징부를 형성하는 단계를 포함한다.

Description

소스/드레인 컨택을 형성하는 방법{METHOD OF FORMING SOURCE/DRAIN CONTACT}
본 발명은 반도체 기술 분야에 관한 것이다.
반도체 집적 회로(IC; integrated circuit) 산업은 급격한 성장을 겪어왔다. IC 설계 및 재료에 있어서의 기술 발전은 IC 세대들을 만들었으며, 각 세대는 이전 세대보다 더 작고 더 복잡한 회로를 갖는다. IC 진화 동안, 기능 밀도(즉, 칩 면적당 상호접속된 디바이스의 수)는 전반적으로 증가하였으며, 기하학적 크기(즉, 제조 프로세스를 사용하여 만들어질 수 있는 최소 컴포넌트(또는 라인))는 감소하였다.
이 스케일링 다운(scaling down) 프로세스는 일반적으로 생산 효율을 증가시키고 관련 비용을 낮춤으로써 이점을 제공한다. 이러한 스케일링 다운은 또한 IC 프로세싱 및 제조의 복잡도를 증가시켰다. 이들 발전이 실현되기 위해서는, IC 프로세싱 및 제조에 있어서의 마찬가지의 개발이 필요하다. 하나의 영역은 트랜지스터와 다른 디바이스 사이의 배선 또는 상호접속이다. IC 디바이스를 제조하는 기존의 방법이 그의 의도한 목적에는 전반적으로 충분하였지만, 이들은 모든 점에서 완전히 만족스럽지는 못하였다. 예를 들어, 강건한(robust) 상호접속 프로세스 및 구조물을 개발해야 할 도전 과제가 떠올랐다.
반도체 디바이스를 제조하는 방법이 개시된다. 방법은 기판 위에 게이트 구조물을 형성하는 계를 포함한다. 게이트 구조물은 제1 하드 마스크 층을 포함한다. 방법은 또한, 게이트 구조물에 인접하게 기판에 소스/드레인(S/D) 특징부를 형성하는 단계를 포함하며, 게이트 구조물의 측벽을 따라 측벽 스페이서를 형성한다. 측벽 스페이서는 게이트 구조물에서 멀어지는 방향의 자신의 상부 부분에 외측 에지를 갖는다. 방법은 또한, 게이트 구조물의 측벽을 따라 그리고 측벽 스페이서의 외측 에지를 따라 제2 스페이서를 형성하는 단계, 게이트 구조물 위에 유전체 층을 형성하는 단계, 제2 스페이서와 함께 측벽 스페이서 및 제1 하드 마스크 층에 의해 게이트 구조물이 보호되는 동안, 소스/드레인 특징부를 노출시키도록 유전체 층을 통해 연장하는 트렌치를 형성하는 단계를 포함한다. 방법은 또한, 트렌치에 컨택 특징부를 형성하는 단계를 포함한다.
본 개시의 양상은 첨부 도면과 함께 볼 때 다음의 상세한 설명으로부터 가장 잘 이해될 것이다. 산업계에서의 표준 실시에 따라, 다양한 특징부들이 축척대로 도시된 것은 아님을 유의하여야 한다. 사실상, 예시된 특징부들의 치수는 설명을 명확하게 하기 위해 임의적으로 증가되거나 감소될 수 있다.
도 1은 일부 실시예에 따라 구성된 반도체 디바이스를 제조하는 예시적인 방법의 흐름도이다.
도 2 내지 도 9는 일부 실시예에 따른 예시적인 반도체 디바이스의 단면도이다.
도 10은 일부 실시예에 따라 반도체 디바이스를 제조하는 예시적인 방법의 흐름도이다.
도 11 내지 도 16은 일부 실시예에 따른 예시적인 반도체 디바이스의 단면도이다.
다음의 개시는 본 발명의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 구체적 예의 컴포넌트 및 구성이 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이고, 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에서, 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "밑에", "아래에", "하부", "위에", "상부" 등과 같은 공간적으로 상대적인 용어는, 도면에 예시된 하나의 구성요소 또는 특징부의 다른 구성요소(들) 또는 특징부(들)에 대한 관계를 설명하고자 기재를 용이하게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향 이외에도 사용시 또는 동작시 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나, 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 그에 따라 마찬가지로 해석될 수 있다.
도 1은 일부 실시예에 따라 하나 이상의 반도체 디바이스를 제조하는 방법(100)의 흐름도이다. 방법(100)은 도 2 내지 도 9에 도시된 반도체 디바이스(200)를 참조하여 아래에 상세하게 설명된다.
도 1 및 도 2를 참조하면, 방법(100)은 반도체 디바이스(200)의 초기 구조물(205)을 수용하는 단계 102에서 시작한다. 초기 구조물(205)은 기판(210)을 포함한다. 기판(210)은 벌크 실리콘 기판일 수 있다. 대안으로서, 기판(210)은 결정질 구조의 실리콘 또는 게르마늄과 같은 원소 반도체; 실리콘 게르마늄, 실리콘 카바이드, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소화물, 및/또는 인듐 안티몬화물과 같은 화합물 반도체; 또는 이들의 조합을 포함할 수 있다. 가능한 기판(210)은 또한 SOI(silicon-on-insulator) 기판을 포함한다. SOI 기판은 SIMOX(separation by implantation of oxygen), 웨이퍼 본딩, 및/또는 기타 적합한 방법을 사용하여 제조된다.
일부 예시적인 기판(210)은 또한 절연체 층을 포함한다. 절연체 층은 실리콘 산화물, 사파이어, 및/또는 이들의 조합을 포함한 임의의 적합한 재료를 포함한다. 예시적인 절연체 층은 매립 산화물 층(BOX) 층일 수 있다. 절연체는 주입(예를 들어, SIMOX), 산화, 성막, 및/또는 기타 적합한 프로세스와 같은 임의의 적합한 프로세스에 의해 형성된다. 일부 예시적인 반도체 디바이스(200)에서, 절연체 층은 SOI 기판의 컴포넌트(예를 들어, 층)이다.
기판(210)은 또한 다양한 도핑 영역을 포함할 수 있다. 도핑 영역은, 붕소 또는 BF2와 같은 p 타입 도펀트; 인 또는 비소와 같은 n 타입 도펀트; 또는 이들의 조합으로 도핑될 수 있다. 도핑 영역은, 기판(210) 상에 바로, P 웰 구조에, N 웰 구조에, 듀얼 웰(dual-well) 구조에, 또는 상승 구조를 사용하여 형성될 수 있다. 기판(210)은 N 타입 금속 산화물 반도체 트랜지스터 디바이스에 대하여 구성된 영역 및 P 타입 금속 산화물 반도체 트랜지스터 디바이스에 대하여 구성된 영역과 같은 다양한 활성 영역을 더 포함할 수 있다.
기판(210)은 또한 다양한 격리 특징부(220)를 포함할 수 있다. 격리 특징부(220)는 기판(210)에서의 다양한 디바이스 영역들을 분리한다. 격리 특징부(220)는 상이한 프로세싱 기술을 사용함으로써 형성된 상이한 구조물들을 포함한다. 예를 들어, 격리 특징부(220)는 STI(shallow trench isolation) 특징부를 포함할 수 있다. STI의 형성은, 기판(210)에 트렌치를 에칭하고, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물과 같은 절연체 재료로 트렌치를 채우는 것을 포함할 수 있다. 채워진 트렌치는, 실리콘 질화물로 트렌치를 채운 열 산화물 라이너 층과 같은 다층 구조를 가질 수 있다. 과도한 절연체 재료를 연마 제거하고 격리 특징부(220)의 상부 표면을 평탄화하도록 화학 기계적 연마(CMP; chemical mechanical polishing)가 수행될 수 있다.
초기 구조물(205)은 또한, 기판(210) 위에 복수의 게이트 구조물(230)을 포함한다. 본 실시예에서, 게이트 구조물(230)은 하이-k/금속 게이트(HK/MG; high-k/metal gate)를 포함한다. 예로서, HK/MG는 게이트 유전체 층 및 금속 게이트(MG)를 포함할 수 있다. 게이트 유전체 층은 LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3 (STO), BaTiO3 (BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba,Sr)TiO3 (BST), Al2O3, Si3N4, 산질화물 (SiON), 또는 기타 적합한 재료를 포함할 수 있다. MG는 금속 층, 라이너 층, 웨팅 층, 및 접착 층과 같은 단층 또는 다층을 포함할 수 있다. MG는 Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, Al, WN, Cu, W, 또는 임의의 적합한 재료를 포함할 수 있다. 게이트 유전체 층은, 화학적 기상 증착(CVD; chemical vapor deposition), 원자층 증착(ALD; atomic layer deposition), 열 산화 또는 오존 산화, 기타 적합한 기술, 또는 이들의 조합과 같은 적합한 방법에 의해 성막될 수 있다. MG는 ALD, 물리적 기상 증착(PVD; physical vapor deposition), CVD, 또는 기타 적합한 프로세스에 의해 형성될 수 있다.
일부 실시예에서, 먼저 더미 게이트 스택이 형성되고, 그 다음 소스/드레인 형성 동안 열 프로세스와 같은 고온의 열 온도 프로세스가 수행된 후에 HK/MG(230)로 나중에 교체된다. 더미 게이트 스택은 더미 게이트 유전체 층 및 폴리실리콘 층을 포함할 수 있고, 성막, 패터닝 및 에칭 프로세스에 의해 형성될 수 있다.
제1 하드 마스크(235) 또는 제1 하드 마스크가 HK/MG(230)의 각각의 상면 상에 형성될 수 있다. 제1 하드 마스크(235)는 티타늄 산화물, 탄탈 산화물, 실리콘 질화물, 실리콘 산화물, 실리콘 카바이드, 실리콘 카바이드 질화물, 또는 기타 적합한 재료를 포함할 수 있다. 제1 하드 마스크(235)는 성막, 리소그래피 패터닝 및 에칭 프로세스에 의해 형성될 수 있다.
HK/MG(230)의 측벽을 따라 측벽 스페이서(240)가 형성된다. 측벽 스페이서(240)는 실리콘 산화물과 같은 유전체 재료를 포함할 수 있다. 대안으로서, 측벽 스페이서(240)는 실리콘 질화물, 실리콘 카바이드, 실리콘 산질화물, 또는 이들의 조합을 포함할 수 있다. 측벽 스페이서(240)는, 게이트 측벽 스페이서 층을 성막하고, 그 다음 당해 기술 분야에 공지되어 있는 대로 게이트 측벽 스페이서 층을 이방성 건식 에칭함으로써 형성될 수 있다.
일부 실시예에서, 측벽 스페이서(240)의 폭은 균일하지 않다. 여기에서, 측벽 스페이서(240)는, 얇은 숄더(thinner shoulder)(245)로 지칭되는, HK/MG(230)에서 멀어지는 방향의(face away) 자신의 상부 부분에 외측 에지를 갖는다. 얇은 숄더(245)는, 게이트 측벽 스페이서 형성 동안 상부 부분에서의 대량 손실(예를 들어, 더 빠른 에칭 속도에 의해 야기됨)의 결과일 수 있다. 얇은 숄더(245)는 후속 에칭 프로세스에서 그 결과 HK/MG(230)에 대한 보호를 더 약화시키게 될 수 있다. 아래에 기재되는 바와 같이, 본 개시는 이러한 얇은 숄더(245)를 갖는 후속 에칭 프로세스에서의 HK/MG(230)의 보호를 강화하기 위한 방법을 제공한다.
초기 구조물(205)은 또한, HK/MG(230) 옆에 기판(210) 위의 소스/드레인(S/D; source/drain) 특징부(250)를 포함한다. 일부 실시예에서, 소스/드레인 특징부(250)는 소스 특징부이고, 또다른 소스/드레인 특징부(250)는 드레인 특징부이다. 소스/드레인 특징부(250)는 HK/MG(230)에 의해 분리된다. 하나의 실시예에서, HK/MG(230) 옆에 기판(210)의 일부는 S/D 리세스를 형성하도록 리세스되고, 그 다음 S/D 특징부(250)가 CVD, VPE 및/또는 UHV-CVD, 분자 빔 에피텍시, 및/또는 기타 적합한 프로세스와 같은 에피텍셜 성장 프로세스에 의해 S/D 리세스 위에 형성된다.
S/D 특징부(250)는 게르마늄(Ge), 실리콘(Si), 갈륨 비소화물(GaAs), 알루미늄 갈륨 비소화물(AlGaAs), 실리콘 게르마늄(SiGe), 갈륨 비소화물 인화물(GaAsP), 갈륨 안티몬(GaSb), 인듐 안티몬(InSb), 인듐 갈륨 비소화물(InGaAs), 인듐 비소화물(InAs), 또는 기타 적합한 재료를 포함할 수 있다. S/D 특징부(250)는 CVD 성막 기술(예를 들어, 기상 에피텍시(VPE) 및/또는 UHV-CVD)), 분자 빔 에피텍시, 및/또는 기타 적합한 프로세스와 같은 에피텍셜 성장 프로세스에 의해 형성될 수 있다. S/D 리세스가 S/D 특징부(250)로 채워진 후에, S/D 특징부(250)의 상부 층의 부가의 에피텍셜 성장은 수평으로 확장하며, 다이아몬드형 패싯(facet)과 같은 패싯이 형성되기 시작할 수 있다. S/D 특징부(250)는 에피 프로세스 동안 인시추(in-situ) 도핑될 수 있다. 예를 들어, 하나의 실시예에서, S/D 특징부(250)는 붕소로 도핑되는 에피텍셜 성장된 SiGe 층을 포함한다. 다른 실시예에서, S/D 특징부(250)는 탄소로 도핑되는 에피텍셜 성장된 Si 에피 층을 포함한다. 또 다른 실시예에서, S/D 특징부(250)는 인으로 도핑되는, 에피텍셜 성장된 Si 에피 층을 포함한다. 하나의 실시예에서, S/D 특징부(250)는 인시추 도핑되지 않고, S/D 특징부(250)를 도핑하도록 주입 프로세스(즉, 접합 주입 프로세스)가 수행된다. 도펀트를 활성화시키도록 하나 이상의 어닐링 프로세스가 수행될 수 있다. 어닐링 프로세스는 급속 열 어닐링(RTA; rapid thermal annealing) 및/또는 레이저 어닐링 프로세스를 포함한다.
초기 구조물(205)은 또한, 제1 전도성 특징부(230)의 각각 사이에/위에 그리고 S/D 특징부(250) 위를 포함하여, 기판(210) 위에 성막된 제1 유전체 층(260)을 포함한다. 제1 유전체 층(260)은 CVD, ALD, 또는 스핀온 코팅에 의해 성막될 수 있다. 제1 유전체 층(260)은 실리콘 산화물, 실리콘 질화물, 산질화물, 열 실리콘 산화물보다 낮은 유전 상수(k)를 갖는 유전체 재료(따라서, 로우-k(low-k) 유전체 재료 층이라 불림) 및/또는 기타 적합한 유전체 재료 층을 포함한다. 제1 유전체 층(260)은 단층 또는 다층을 포함할 수 있다. 본 실시예에서, 아래에 더 상세하게 기재되는 바와 같이 후속 에칭 동안 에칭 선택도를 달성하도록, 제1 유전체 층(260)은 측벽 스페이서(240) 및 제1 하드 마스크(235)와 상이하다. 예를 들어, 하나의 실시예에서, 제1 유전체 층(260)은 실리콘 산화물을 포함하는 반면에, 측벽 스페이서(240)와 제1 하드 마스크(235)는 둘 다 실리콘 질화물을 포함한다.
도 1 및 도 3을 참조하여, 초기 구조물(205)이 수용되면, 방법(100)은 측벽 스페이서(240)의 상부 부분을 노출시키도록 제1 유전체 층(260)을 리세스하는 단계 104로 진행한다. 앞서 언급한 바와 같이, 리세싱 프로세스는 제1 유전체 층(260)을 선택적으로 에칭하도록 적절하게 선택되지만, 제1 하드 마스크(235) 및 측벽 스페이서(240)를 실질적으로 에칭하지 않는다. 선택적 에칭은 선택적 습식 에칭, 선택적 건식 에칭, 및/또는 이들의 조합을 포함할 수 있다. 대안으로서, 제1 유전체 층(260)은 리소그래피 패터닝 및 에칭 프로세스에 의해 리세스된다. 리세싱 프로세스의 깊이 d는 형성될 제2 스페이서의 목표 높이를 달성하도록 제어되며, 이는 나중에 기재될 것이다. 여기에서, 제1 유전체 층(260)은 얇은 숄더(245)가 완전히 노출되도록 리세스된다.
도 1 및 도 4를 참조하면, 방법(100)은, 측벽 스페이서(240)의 외측 에지와 제1 하드 마스크(235) 위 그리고 제1 유전체 층(260) 위를 포함하여, 기판 위에 제2 스페이서 층(310)을 성막하는 단계 106으로 진행한다. 본 실시예에서, 제2 스페이서 층(310)은 얇은 숄더(245)를 덮는다. 제2 스페이서 층(310)은 티타늄 산화물, 탄탈 산화물, 티타늄 질화물, 실리콘 질화물, 실리콘 산화물, 실리콘 카바이드, 실리콘 카바이드 질화물, 및/또는 기타 적합한 재료를 포함할 수 있다. 제2 스페이서 층(310)은 CVD, PVD 및 ALD와 같은 임의의 적합한 기술에 의해 성막될 수 있다. 본 실시예에서, 아래에 더 상세하게 설명되는 바와 같이 후속 에칭 동안 에칭 선택도를 달성하도록 제2 스페이서 층(310)은 제1 유전체 층(260)과 상이하다. 예를 들어, 제2 스페이서 층(310)은 실리콘 질화물을 포함하는 반면에, 제1 유전체 층(260)은 실리콘 산화물을 포함한다.
도 1 및 도 5를 참조하면, 방법(100)은 측벽 스페이서(240)의 외측 에지를 따라 제2 스페이서(320)를 형성하도록 제2 스페이서 층(310)을 에칭하는 단계 108로 진행한다. 하나의 실시예에서, 제2 스페이서(320)는, 측벽 스페이서(240)의 측벽을 따른 제2 스페이서 층(310)을 제외하여 제2 스페이서 층(310)을 이방성 에칭함으로써 형성된다. 이방성 에칭은 건식 에칭 프로세스를 포함할 수 있다. 따라서, 본 실시예에서, 제2 스페이서(320)는 측벽 스페이서(240)의 상부 부분에 물리적으로 접촉하며, 이를 따라 간격 d와 동일한 높이로 배치된다. 제2 스페이서(320)와 함께, 얇은 숄더(245)의 전체 폭은 후속 에칭 프로세스를 위해 충분한 폭으로 증가하며, 이는 나중에 기재될 것이다.
도 1 및 도 6을 참조하면, 방법(100)은 제1 유전체 층(260) 위에 제2 유전체 층(410)을 성막하는 단계 110으로 진행한다. 제2 유전체 층(410)은 도 2에 관련하여 상기에 설명한 제1 유전체 층(260)과 많은 점에서 유사하다. 본 실시예에서, 아래에 보다 상세하게 기재되는 바와 같이 후속 에칭 동안 에칭 선택도를 달성하도록 제2 유전체 층(410)은 제1 마스크 층(235), 측벽 스페이서(240) 및 제2 스페이서(320)와 상이하다.
도 1 및 도 7을 참조하면, 방법(100)은 제2 유전체 층(410) 위에 개구(520)를 갖는 패터닝된 제2 하드 마스크(HM) 층(510)을 형성하는 단계 112로 진행한다. 본 실시예에서, HK/MG(230)의 서브세트(530) 및 S/D 특징부(250)의 서브세트(540)가 개구(520) 내에 있다. HK/MG(230)의 서브세트(530)는 하나 이상의 전체 HK/MG(230)을 포함하고, 또한 도 7에 도시된 바와 같이 HK/MG(230A)로 지칭되는 하나 이상의 부분 HK/MG(230)을 포함할 수 있다. 하나의 실시예에서, 패터닝된 제2 HM 층(510)은 패터닝된 포토레지스트 층이다. 다른 실시예에서, 패터닝된 제2 HM 층(510)은, 제2 유전체 층(410) 위에 서브-HM 층을 성막하고, 서브-HM 층 위에 포토레지스트 층을 성막하고, 포토레지스트 층을 패터닝한 다음, 패터닝된 포토레지스트 층을 통해 서브-HM 층을 에칭함으로써 형성된다.
도 1 및 도 8을 참조하면, 방법(100)은 공유 S/D 컨택 트렌치(610)를 형성하도록 개구(520)를 통해 제2 및 제1 유전체 층(410 및 260)을 에칭하는 단계 114로 진행한다. 본 실시예에서, S/D 특징부(250)의 서브세트(540)가 공유 S/D 컨택 트렌치(610)에서 노출된다. 앞서 언급한 바와 같이, 에칭 프로세스는 제2 및 제1 유전체 층(410 및 260)을 선택적으로 제거하도록 적절하게 선택되지만, 제1 하드 마스크(235), 제2 스페이서(320) 및 측벽 스페이서(240)를 실질적으로 에칭하지 않는다. 선택적 에칭은 선택적 습식 에칭, 선택적 건식 에칭 및/또는 이들의 조합을 포함할 수 있다. 패터닝된 제2 HM 층(510)은 그 후에 에칭 프로세스에 의해 제거된다.
따라서, 제2 스페이서(320)는 에칭 스토퍼로서의 역할을 하고, 에칭 프로세스 동안 HK/MG(230)의 서브세트(530)에 대한 보호를 강화한다. 예를 들어, 제2 스페이서(320)가 없으면, 공유 S/D 컨택 트렌치(610)를 형성하는 동안 얇은 숄더(245)는 더 에칭 제거될 수 있으며, 그리하여 HK/MG(230)의 금속 게이트의 일부를 노출시키고 S/D 특징부(250) 위에 컨택 특징부를 형성할 때 단락 문제를 초래할 수 있다. 여기에서, 제2 스페이서(320)는 얇은 숄더(245)의 후속 에칭을 방지함으로써, 에칭 프로세스 동안 HK/MG(230)의 노출 및 그로부터 뒤따르는 나중의 단락 문제를 방지한다. 또한, 에칭 선택도를 이용해, 공유 S/D 컨택 트렌치(610)는 자가 정렬(self-alignment) 속성으로 형성되며, 이는 리소그래피 프로세스 제약 및 에칭 프로세스 제약을 완화하고 프로세스 윈도우를 개선한다.
도 1 및 도 9를 참조하면, 방법(100)은 S/D 특징부(250)의 서브세트(540)까지 아래로 연장하는 전체 컨택 특징부를 형성하도록 공유 S/D 컨택 트렌치(610)에 컨택 금속 층(710)을 성막하는 단계 116으로 진행한다. 본 실시예에서, HK/MG(230)의 서브세트(530)는 제1 하드 마스크(235), 제2 스페이서(320) 및 측벽 스페이서(240)에 의해 둘러싸임으로써 컨택 금속 층(710)으로부터 격리된다. 컨택 금속 층(710)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 구리 망간(CuMn)과 같은 구리나 구리 합금, 또는 기타 적합한 전도성 재료를 포함할 수 있다. 컨택 금속 층(710)은 PVD, CVD, 금속 유기 화학적 기상 증착(MOCVD; metal-organic chemical vapor deposition), 또는 도금에 의해 성막될 수 있다. 추가적으로, 실질적으로 평면인 표면을 제공하도록 과도한 컨택 금속 층(710)을 에칭 백하도록 CMP가 수행된다.
방법(100) 전에, 방법(100) 동안 그리고 방법(100) 후에 추가적인 단계들이 제공될 수 있고, 기재된 단계들 중의 일부가 방법(100)의 추가의 실시예에 대하여 교체되거나 제거되거나 또는 뒤바뀔 수 있다.
도 10은 반도체 디바이스(2000)를 제조하기 위한 다른 예시적인 방법(1000)의 흐름도이다. 방법(1000)의 처음 3 단계(1002, 1004, 1006)는 방법(100)의 단계 102, 104 및 106에서 상기 설명한 바와 유사하다. 따라서, 단계 102, 104, 및 106에 관련한 상기 설명이 단계 1002, 1004, 및 1006에 각각 적용 가능하다. 본 개시는 다양한 실시예에서 참조 번호 및/또는 문자를 반복한다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그리하여 반복된 참조 번호 및/또는 문자는 달리 명시되지 않는 한 다양한 실시예 중에 유사한 특징부를 나타낸다.
도 10 및 도 11을 참조하면, 방법(1000)은 제2 스페이서 층(310) 위에 제2 유전체 층(410)을 성막하는 단계 1008로 진행한다. 성막은, 도 6과 관련하여 상기에 설명한, 제1 유전체 층(260) 위에 제2 유전체 층(410)을 성막하는 것과 많은 점에서 유사하다.
도 10 및 도 12를 참조하면, 방법(1000)은 제2 유전체 층(410) 위에 개구(520)를 갖는 패터닝된 제2 HM 층(510)을 형성하는 단계 1010으로 진행한다. 본 실시예에서, HK/MG 게이트(230)의 서브세트(530) 및 S/D 특징부(250)의 서브세트(540)가 개구(520) 내에 있다. HK/MG 게이트(230)의 서브세트(530)는 하나 이상의 전체 HK/MG 게이트(230)를 포함하고, 또한 하나 이상의 부분 HK/MG(230A)를 포함할 수 있다.
도 10 및 도 13을 참조하면, 방법(1000)은 S/D 공유 컨택 트렌치(810)를 형성하기 위해 개구(520)를 통해 제2 유전체 층(410)을 에칭하도록 제1 에칭 프로세스를 적용하는 단계 1012로 진행한다. 앞서 언급한 바와 같이, 에칭 프로세스는 제2 유전체 층(410)을 선택적으로 제거하도록 적절하게 선택되지만, 제2 스페이서 층(310)을 실질적으로 에칭하지 않는다. 선택적 에칭은 선택적 습식 에칭, 선택적 건식 에칭, 및/또는 이들의 조합을 포함할 수 있다. 따라서, 제2 스페이서 층(310)은 에칭 스토퍼로서의 역할을 하고, 에칭 프로세스 동안 특히 얇은 숄더(245)에서 HK/MG(230)의 서브세트(530)에 대한 보호를 강화한다. 제2 스페이서 층(310)은 제1 공유 S/D 컨택 트렌치(810) 내에서 노출된다.
도 10 및 도 14를 참조하면, 방법(1000)은 제2 스페이서(320)를 형성하고 S/D 공유 컨택 트렌치(810)를 연장하도록 제2 에칭 프로세스를 적용하는 단계 1014로 진행한다. 제2 스페이서 층(310)은, 도 5에 관련하여 상기 설명한 제2 스페이서(320)의 형성과 많은 점에서 유사하게 에칭된다. 공유 S/D 컨택 트렌치(810) 외의 제2 스페이서 층(310)은 패터닝된 제2 HM 층(510)에 의해 덮이는 대로 그대로 유지된다.
하나의 실시예에서, HK/MG(230)의 일측은 공유 S/D 컨택 트렌치(810) 내에 있고, 다른 반대 측은 공유 S/D 컨택 트렌치(810) 밖에 있다. 따라서, 제2 스페이서(320)는 공유 S/D 컨택 트렌치(810) 안의 측벽 스페이서(240) 측의 얇은 숄더(245) 위에 형성되며, 공유 S/D 컨택 트렌치(810) 외의 측 상의 제2 스페이서 층(310)은 그대로 유지된다.
도 10 및 도 15를 참조하면, 방법(1000)은 S/D 특징부(250)의 서브세트(540)까지 아래로 연장함으로써 공유 S/D 컨택 트렌치(810)를 더 연장하기 위해 제1 공유 S/D 컨택 트렌치(810)를 통해 제1 유전체 층(260)을 에칭하도록 제3 에칭 프로세스를 적용하는 단계 1016으로 진행한다. 앞서 언급한 바와 같이, 제3 에칭 프로세스는 제1 유전체 층(260)을 선택적으로 제거하도록 적절하게 선택되지만, 제1 하드 마스크(235), 제2 스페이서(320) 및 측벽 스페이서(240)를 실질적으로 에칭하지 않는다. 선택적 에칭은 선택적 습식 에칭, 선택적 건식 에칭, 및/또는 이들의 조합을 포함할 수 있다. 상기 설명한 바와 같이, 제2 스페이서(320)는 에칭 스토퍼로서의 역할을 하고, 에칭 프로세스 동안 HK/MG(230)의 서브세트(530)에 대한 보호를 강화한다. 패터닝된 제2 HM 층(510)은 그 후에 에칭 프로세스에 의해 제거된다.
도 10 및 도 16을 참조하면, 방법(1000)은 S/D 특징부(250)의 서브세트(540)까지 아래로 연장하는 컨택 특징부를 형성하도록 공유 S/D 컨택 트렌치(810)에 컨택 금속 층(710)을 성막하는 단계 1018로 진행한다. 본 실시예에서, HK/MG(230)의 서브세트(530)는 제1 하드 마스크(235), 제2 스페이서(320) 및 측벽 스페이서(240)에 의해 둘러싸임으로써 컨택 금속 층(710)으로부터 격리된다. 과도한 컨택 금속 층(710)을 에칭 백하도록 CMP 프로세스가 적용된다.
방법(1000) 전에, 방법(1000) 동안, 그리고 방법(1000) 후에 추가적인 단계들이 제공될 수 있고, 기재된 단계들 중의 일부는 방법(1000)의 추가적인 실시예에 대하여 교체되거나 제거되거나 또는 뒤바뀔 수 있다.
반도체 디바이스(200 및 2000)는 후속 프로세싱에 의해 형성될 수 있는 추가적인 특징부를 포함할 수 있다. 예를 들어, 다양한 비아/라인 및 다층 상호접속 특징부(예를 들어, 금속 층 및 층간 유전체)가 기판(210) 위에 형성된다. 예를 들어, 다층 상호접속은 종래의 비아 또는 컨택과 같은 수직 상호접속, 및 금속 라인과 같은 수평 상호접속을 포함한다. 다양한 상호접속 특징부는 구리, 텅스텐, 및/또는 실리사이드를 포함하는 다양한 전도성 재료를 구현할 수 있다. 하나의 예에서, 구리 관련 다층 상호접속 구조물을 형성하도록 다마신 및/또는 듀얼 다마신 프로세스가 사용된다.
상기에 기초하여, 본 개시는, HK/MG가 컨택 에칭 프로세스에 노출될 때 공유 S/D 컨택 형성 동안 KG/MG를 보호하도록, 측벽 스페이서의 외측 에지를 따라 제2 스페이서를 형성하는 것을 채용한 방법을 제공한다는 것을 알 수 있다. 방법은 MG 전자 단락을 방지하기 위해 S/D 컨택 형성 동안 MG 코너 손실을 방지하는 것을 입증한다. 방법은 완화된 프로세스 제약과 함께 강건한 S/D 컨택 형성 프로세스를 제공한다.
본 개시는 기존의 접근법 이상의 하나 이상의 개선을 제공하는, 반도체 디바이스를 제조하는 많은 상이한 실시예를 제공한다. 하나의 실시예에서, 반도체 디바이스를 제조하는 방법은 기판 위에 게이트 구조물을 형성하는 단계를 포함한다. 상기 게이트 구조물은 제1 하드 마스크 층을 포함한다. 방법은 또한, 상기 게이트 구조물에 인접하게 상기 기판에 소스/드레인(S/D) 특징부를 형성하는 단계, 상기 게이트 구조물의 측벽을 따라 측벽 스페이서를 형성하는 단계를 포함한다. 상기 측벽 스페이서는 상기 게이트 구조물에서 멀어지는 방향의 자신의 상부 부분에 외측 에지를 갖는다. 방법은 또한, 상기 게이트 구조물 위에 제1 유전체 층을 형성하는 단계, 상기 게이트 구조물의 측벽을 따라 그리고 상기 측벽 스페이서의 외측 에지를 따라 제2 스페이서를 형성하는 단계, 상기 게이트 구조물 위에 제2 유전체 층을 형성하는 단계, 상기 제2 스페이서와 함께 상기 측벽 스페이서 및 상기 제1 하드 마스크 층에 의해 상기 게이트 구조물이 보호되는 동안, 상기 소스/드레인 특징부의 서브세트를 노출시키도록 상기 제1 및 제2 유전체 층을 통해 연장하는 트렌치를 형성하는 단계를 포함한다. 방법은 또한, 상기 트렌치에 컨택 특징부를 형성하는 단계를 포함한다.
또 다른 실시예에서, 방법은 초기 구조물을 제공하는 단계를 포함한다. 상기 초기 구조물은 기판 위에 게이트 구조물을 형성한 것을 포함한다. 상기 게이트 구조물은 제1 하드 마스크 층을 포함한다. 방법은 또한, 상기 게이트 구조물에 인접하게 상기 기판에 소스/드레인(S/D) 특징부를 형성하는 단계, 상기 게이트 구조물의 측벽을 따라 측벽 스페이서를 형성하는 단계를 포함한다. 상기 측벽 스페이서는 상기 게이트 구조물로부터 멀어지는 방향의 자신의 상부 부분에 외측 에지를 갖는다. 방법은 또한, 상기 게이트 구조물 위에 제1 유전체 층을 형성하는 단계, 상기 제1 유전체 층 및 상기 게이트 구조물 위에 제2 스페이서 층을 성막하는 단계, 상기 제2 스페이서 층 위에 제2 유전체 층을 성막하는 단계, 상기 제2 유전체 층에 공유 S/D 컨택을 형성하는 단계를 포함한다. 상기 제2 스페이서 층의 일부가 상기 공유 S/D 컨택에서 노출된다. 방법은 또한, 상기 공유 S/D 컨택 내의 상기 측벽 스페이서의 외측 에지를 따라 제2 스페이서를 형성하는 단계, 상기 공유 S/D 컨택 내의 상기 게이트 구조물의 서브세트의 각각의 게이트 구조물이 상기 제1 하드 마스크, 상기 제2 스페이서 및 상기 측벽 스페이서에 의해 보호되는 동안, 상기 S/D 특징부의 서브세트를 노출시키도록 상기 제1 유전체 층을 통해 상기 공유 S/D 컨택을 연장하는 단계를 포함한다. 방법은 또한, 상기 공유 S/D 컨택에 컨택 특징부를 형성하는 단계를 포함한다.
또 다른 실시예에서, 반도체 디바이스는 기판 위에 제1 측벽 스페이서를 갖는 제1 하이-k/금속 게이트(HK/MG)를 포함한다. 상기 제1 측벽 스페이서는 게이트 구조물로부터 멀어지는 방향의 자신의 상부 부분에 외측 에지를 갖는다. 디바이스는 또한, 상기 제1 HK/MG의 제1 측 위에 배치된 금속 층, 상기 제1 HK/MG의 제1 측의 상기 제1 측벽 스페이서의 외측 에지를 따르는 제2 스페이서, 및 상기 제1 HK/MG의 제2 측 위에 배치되는 유전체 층을 포함한다. 상기 제1 HK/MG의 상부 부분은 상기 유전체 층 위에 있다. 디바이스는 또한, 상기 제1 HK/MG의 제2 측의 측벽 스페이서의 외측 에지로부터 상기 유전체 층으로 연장하는, 상기 제2 스페이서와 동일한 재료를 갖는 스페이서 층을 포함한다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에 소개된 실시예와 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 이용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자라면 또한, 이러한 등가 구성이 본 개시의 사상 및 범위에서 벗어나지 않으며, 본 개시의 사상 및 범위에서 벗어나지 않고서 이에 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.

Claims (20)

  1. 방법에 있어서,
    기판 위에 게이트 구조물을 형성하는 단계 - 상기 게이트 구조물은 제1 하드 마스크 층을 포함함 - ;
    상기 게이트 구조물에 인접하게 상기 기판에 소스/드레인(S/D; source/drain) 특징부를 형성하는 단계;
    상기 게이트 구조물의 측벽을 따라 측벽 스페이서를 형성하는 단계 - 상기 측벽 스페이서는 상기 게이트 구조물에서 멀어지는 방향의 자신의 상부 부분에 외측 에지를 가짐 - ;
    상기 게이트 구조물 위에 제1 유전체 층을 형성하는 단계;
    상기 게이트 구조물의 측벽을 따라 그리고 상기 측벽 스페이서의 외측 에지를 따라 제2 스페이서를 형성하는 단계;
    상기 게이트 구조물 위에 제2 유전체 층을 형성하는 단계;
    상기 제2 스페이서와 함께 상기 측벽 스페이서 및 상기 제1 하드 마스크 층에 의해 상기 게이트 구조물이 보호되는 동안, 상기 소스/드레인 특징부의 서브세트를 노출시키도록 상기 제1 및 제2 유전체 층을 통해 연장하는 트렌치를 형성하는 단계; 및
    상기 트렌치에 컨택 특징부를 형성하는 단계
    를 포함하는 방법.
  2. 청구항 1에 있어서, 상기 제2 스페이서를 형성하는 단계는,
    상기 측벽 스페이서의 외측 에지를 노출시키도록 상기 제1 유전체 층을 리세스하는 단계;
    상기 측벽 스페이서의 외측 에지 위를 포함한, 상기 제1 유전체 층 위에 제2 스페이서 층을 성막하는 단계; 및
    상기 제2 스페이서 층을 이방성 에칭하는 단계를 포함하는 것인 방법.
  3. 청구항 1에 있어서, 상기 트렌치를 형성하는 단계는,
    상기 제2 유전체 층 위에 개구를 갖는 패터닝된 제2 하드 마스크를 형성하는 단계; 및
    상기 개구를 통해 상기 제2 유전체 층 및 상기 제1 유전체 층을 선택적으로 에칭하는 단계를 포함하는 것인 방법.
  4. 청구항 3에 있어서, 상기 선택적 에칭은 상기 제1 하드 마스크, 상기 제2 스페이서 및 상기 측벽 스페이서에 관련한 선택도를 갖는 것인 방법.
  5. 청구항 3에 있어서, 상기 패터닝된 제2 하드 마스크를 형성하는 단계는,
    상기 제2 유전체 층 위에 제2 하드 마스크 층을 성막하는 단계;
    상기 제2 하드 마스크 층 위에 개구를 갖는 패터닝된 포토레지스트 층을 형성하는 단계; 및
    상기 패터닝된 포토레지스트 층을 통해 상기 제2 하드 마스크 층을 에칭하는 단계를 포함하는 것인 방법.
  6. 청구항 3에 있어서,
    상기 공유 S/D 컨택을 형성한 후에 상기 패터닝된 제2 하드 마스크를 제거하는 단계를 더 포함하는 방법.
  7. 청구항 1에 있어서, 상기 트렌치에 컨택 특징부를 형성하는 단계는,
    상기 S/D 특징부의 서브세트에 접촉하도록 컨택 금속 층으로 상기 트렌치를 채우는 단계; 및
    과도한 컨택 금속 층을 다시 리세스(recess back)하는 단계를 포함하는 것인 방법.
  8. 청구항 7에 있어서, 상기 공유 S/D 컨택 내의 상기 게이트 구조물의 서브세트의 각각의 게이트 구조물은 상기 제1 하드 마스크, 상기 제2 스페이서 및 상기 측벽 스페이서에 의해 상기 컨택 금속 층과 격리되는 것인 방법.
  9. 반도체 디바이스를 제조하는 방법에 있어서,
    기판 위에 게이트 구조물을 형성하는 단계 - 상기 게이트 구조물은 제1 하드 마스크 층을 포함함 - ;
    상기 게이트 구조물에 인접하게 상기 기판에 소스/드레인(S/D) 특징부를 형성하는 단계;
    상기 게이트 구조물의 측벽을 따라 측벽 스페이서를 형성하는 단계 - 상기 측벽 스페이서는 상기 게이트 구조물로부터 멀어지는 방향의 자신의 상부 부분에 외측 에지를 가짐 - ;
    상기 게이트 구조물 위에 제1 유전체 층을 형성하는 단계;
    상기 제1 유전체 층 및 상기 게이트 구조물 위에 제2 스페이서 층을 성막하는 단계;
    상기 제2 스페이서 층 위에 제2 유전체 층을 성막하는 단계;
    상기 제2 유전체 층에 공유 S/D 컨택을 형성하는 단계 - 상기 제2 스페이서 층의 일부가 상기 공유 S/D 컨택에서 노출됨 - ;
    상기 공유 S/D 컨택 내의 상기 측벽 스페이서의 외측 에지를 따라 제2 스페이서를 형성하는 단계;
    상기 공유 S/D 컨택 내의 상기 게이트 구조물의 서브세트의 각각의 게이트 구조물이 상기 제1 하드 마스크, 상기 제2 스페이서 및 상기 측벽 스페이서에 의해 보호되는 동안, 상기 S/D 특징부의 서브세트를 노출시키도록 상기 제1 유전체 층을 통해 상기 공유 S/D 컨택을 연장하는 단계; 및
    상기 공유 S/D 컨택에 컨택 특징부를 형성하는 단계
    를 포함하는 반도체 디바이스의 제조 방법.
  10. 청구항 9에 있어서, 상기 제2 유전체 층에 공유 S/D 컨택을 형성하는 단계는,
    상기 제2 유전체 층 위에 개구를 갖는 패터닝된 제2 하드 마스크를 형성하는 단계; 및
    상기 제2 유전체 층을 선택적으로 에칭하는 단계를 포함하고,
    상기 선택적 에칭은 상기 제1 하드 마스크, 상기 제2 스페이서 및 상기 측벽 스페이서에 관련한 선택도를 갖는 것인 반도체 디바이스의 제조 방법.
  11. 청구항 10에 있어서, 상기 패터닝된 제2 하드 마스크를 형성하는 단계는,
    상기 제2 유전체 층 위에 제2 하드 마스크 층을 성막하는 단계;
    상기 제2 하드 마스크 층 위에 개구를 갖는 패터닝된 포토레지스트 층을 형성하는 단계; 및
    상기 패터닝된 포토레지스트 층을 통해 상기 제2 하드 마스크 층을 에칭하는 단계를 포함하는 것인 반도체 디바이스의 제조 방법.
  12. 청구항 9에 있어서, 상기 공유 S/D 컨택 내의 상기 측벽 스페이서의 외측 에지를 따라 제2 스페이서를 형성하는 단계는,
    상기 공유 S/D 컨택 내의 상기 제2 스페이서 층을 이방성 에칭하는 단계를 포함하는 것인 반도체 디바이스의 제조 방법.
  13. 청구항 12에 있어서, 상기 공유 S/D 컨택 외의 상기 제2 스페이서 층은 그대로 유지되는 것인 반도체 디바이스의 제조 방법.
  14. 청구항 9에 있어서, 상기 S/D 특징부로 상기 공유 S/D 컨택을 연장하는 단계는,
    상기 공유 S/D 컨택을 통해 상기 제1 유전체 층을 선택적으로 에칭하는 단계를 포함하는 것인 반도체 디바이스의 제조 방법.
  15. 청구항 14에 있어서, 상기 선택적 에칭은 상기 제1 하드 마스크, 상기 제2 스페이서 및 상기 측벽 스페이서에 관련한 선택도를 갖는 것인 반도체 디바이스의 제조 방법.
  16. 청구항 9에 있어서, 상기 공유 S/D 컨택에 컨택 특징부를 형성하는 단계는,
    상기 S/D 특징부의 서브세트에 접촉하도록 컨택 금속 층으로 상기 공유 S/D 컨택을 채우는 단계; 및
    과도한 컨택 금속 층을 다시 리세스하는 단계를 포함하는 것인 반도체 디바이스의 제조 방법.
  17. 청구항 16에 있어서, 상기 연장된 공유 S/D 컨택 내의 상기 게이트 구조물의 서브세트의 각각의 게이트 구조물은 상기 제1 하드 마스크, 상기 제2 스페이서 및 상기 측벽 스페이서에 의해 상기 컨택 금속 층과 격리되는 것인 반도체 디바이스의 제조 방법.
  18. 반도체 집적 디바이스에 있어서,
    기판 위에 제1 측벽 스페이서를 갖는 제1 하이-k/금속 게이트(HK/MG; high-k/metal gate) - 상기 제1 측벽 스페이서는 게이트 구조물로부터 멀어지는 방향의 자신의 상부 부분에 외측 에지를 가짐 - ;
    상기 제1 HK/MG의 제1 측 위에 배치된 금속 층;
    상기 제1 HK/MG의 제1 측의 상기 제1 측벽 스페이서의 외측 에지를 따르는 제2 스페이서;
    상기 제1 HK/MG의 제2 측 위에 배치되는 유전체 층 - 상기 제1 HK/MG의 상부 부분은 상기 유전체 층 위에 있음 - ; 및
    상기 제1 HK/MG의 제2 측의 측벽 스페이서의 외측 에지로부터 상기 유전체 층으로 연장하는, 상기 제2 스페이서와 동일한 재료를 갖는 스페이서 층
    을 포함하는 반도체 집적 디바이스.
  19. 청구항 18에 있어서,
    기판 위에 상기 제1 HK/MG에 인접하게 제1 측벽 스페이서를 갖는 제2 HK/MG;
    상기 제2 HK/MG의 양측의 제1 측벽 스페이서의 외측 에지를 따르는 제2 스페이서; 및
    상기 제2 HK/MG의 양측 위에 배치된 상기 금속 층을 더 포함하는 반도체 집적 디바이스.
  20. 청구항 19에 있어서,
    상기 제1 HK/MG와 상기 제2 HK/MG 사이의 소스/드레인(S/D) 특징부를 더 포함하고,
    상기 금속 층은 상기 S/D 특징부에 접촉하는 것인 반도체 집적 디바이스.


    반도체 집적 디바이스에 있어서,
    기판 위에 제1 측벽 스페이서를 갖는 제1 하이-k/금속 게이트(HK/MG; high-k/metal gate) - 상기 제1 측벽 스페이서는 게이트 구조물로부터 멀어지는 방향의 자신의 상부 부분에 외측 에지를 가짐 - ;
    상기 제1 HK/MG의 제1 측 위에 배치된 금속 층;
    상기 제1 HK/MG의 제1 측의 상기 제1 측벽 스페이서의 외측 에지를 따르는 제2 스페이서;
    상기 제1 HK/MG의 제2 측 위에 배치되는 유전체 층 - 상기 제1 HK/MG의 상부 부분은 상기 유전체 층 위에 있음 - ; 및
    상기 제1 HK/MG의 제2 측의 측벽 스페이서의 외측 에지로부터 상기 유전체 층으로 연장하는, 상기 제2 스페이서와 동일한 재료를 갖는 스페이서 층
    을 포함하는 반도체 집적 디바이스.
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