CN106206413A - 形成源极/漏极接触件的方法 - Google Patents

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Abstract

本发明公开了一种制造半导体器件的方法。该方法包括在衬底上方形成栅极结构。该栅极结构包括第一硬掩模层。该方法还包括在邻近栅极结构的衬底中形成源极/漏极(S/D)部件，且沿着栅极结构的侧壁形成侧壁间隔件。侧壁间隔件的外边缘在其上部背朝栅极结构。该方法还包括沿着栅极结构的侧壁和沿着侧壁间隔件的外边缘形成第二间隔件、在栅极结构上方形成介电层、形成延伸穿过介电层以暴露出源极/漏极部件的沟槽，同时第一硬掩模层和具有第二间隔件的侧壁间隔件保护栅极结构。该方法还包括在沟槽中形成接触部件。本发明还提供了一种半导体器件。

Description

形成源极/漏极接触件的方法
技术领域
本发明总体涉及半导体领域，更具体地，涉及半导体互连件的形成方法。
背景技术
半导体集成电路(IC)工业已经历了迅速发展。IC设计和材料方面的技术进步已产生出几代IC，其中，每一代都具有比前一代更小和更复杂的电路。在IC发展的过程中，随着几何尺寸的减小(即，使用制造工艺可以得到的最小部件(或线)，功能密度(即，在每个芯片面积内的互连器件的数量)普遍增大。
这种按比例缩小工艺的优点在于通常提高了生产效率和降低了相关成本。这种按比例缩小工艺还增加了IC处理和制造的复杂度。为了要实现这些进步，需要在IC处理和制造方面有类似的发展。一个领域是晶体管和其他器件之间的布线或互连。尽管现有的制造IC器件的方法通常对于其预期的目的是足够的，但是它们不是在所有方面都是尽如人意。例如，发展稳定的互连工艺和结构就存在挑战。
发明内容
根据本发明的一个方面，提供了一种方法，包括：在衬底上方形成栅极结构，其中，栅极结构包括第一硬掩模层；在邻近栅极结构的衬底中形成源极/漏极(S/D)部件；沿着栅极结构的侧壁形成侧壁间隔件，其中，侧壁间隔件的外边缘在其上部处背朝栅极结构；在栅极结构的上方形成第一介电层；沿着栅极结构的侧壁和沿着侧壁间隔件的外边缘形成第二间隔件；在栅极结构的上方形成第二介电层；形成延伸穿过第一介电层和第二介电层以暴露出源极/漏极部件的子集的沟槽，同时栅极结构受第一硬掩模层和具有第二间隔件的侧壁间隔件的保护；以及在沟槽中形成接触部件。
优选地，形成第二间隔件包括：对第一介电层进行开槽以暴露出侧壁间隔件的外边缘；在第一介电层的上方沉积第二间隔层，其中包括在侧壁间隔件的外边缘上方沉积第二间隔层；以及各向异性地蚀刻第二间隔层。
优选地，形成沟槽包括：在第二介电层上方形成具有开口的图案化的第二硬掩模；以及透过开口选择性地蚀刻第二介电层和第一介电层。
优选地，选择性蚀刻对于第一硬掩模、第二间隔件和侧壁间隔件具有选择性。
优选地，形成图案化的第二硬掩模包括：在第二介电层上方沉积第二硬掩模层；在第二硬掩模层上方形成具有开口的图案化的光刻胶层；以及穿过图案化的光刻胶层来蚀刻第二硬掩模层。
优选地，该方法还包括：形成共用S/D接触件沟槽之后去除图案化的第二硬掩模。
优选地，在沟槽中形成接触部件包括：用接触金属层填充沟槽以与S/D部件的子集相接触；以及去除过多的接触金属层。
优选地，位于共用S/D接触件沟槽内的栅极结构的子集中的每一个栅极结构均通过第一硬掩模、第二间隔件和侧壁间隔件与接触金属层隔离开。
根据本发明的另一方面，提供了一种用于制造半导体器件的方法，该方法包括：在衬底上方形成栅极结构，其中，栅极结构包括第一硬掩模层；在邻近栅极结构的衬底中形成源极/漏极(S/D)部件；沿着栅极结构的侧壁形成侧壁间隔件，其中，侧壁间隔件的外边缘在其上部背朝栅极结构；在栅极结构的上方形成第一介电层；在第一介电层和栅极结构的上方沉积第二间隔层；在第二间隔层上方沉积第二介电层；在第二介电层中形成共用S/D接触件沟槽，其中，第二间隔层的一部分暴露在共用S/D接触件沟槽中；在共用S/D接触件沟槽内沿着侧壁间隔件的外边缘形成第二间隔件；穿过第一介电层来延伸共用S/D接触件沟槽以暴露出S/D部件的子集，同时第一硬掩模、第二间隔件和侧壁间隔件保护位于共用S/D接触件沟槽内的栅极结构的子集中的每个栅极结构；以及在共用S/D接触件沟槽中形成接触部件。
优选地，在第二介电层中形成共用S/D接触件沟槽包括：在第二介电层上方形成具有开口的图案化的第二硬掩模；以及选择性地蚀刻第二介电层，其中，选择性的蚀刻对于第一硬掩模、第二间隔件和侧壁间隔件具有选择性。
优选地，形成图案化的第二硬掩模包括：在第二介电层上方沉积第二硬掩模层；在第二硬掩模层上方形成具有开口的图案化的光刻胶层；以及穿过图案化的光刻胶层来蚀刻第二硬掩模层。
优选地，在共用S/D接触件沟槽内沿着侧壁间隔件的外边缘形成第二间隔件，包括：各向异性地蚀刻在共用S/D接触件沟槽内的第二间隔层。
优选地，位于共用S/D接触件沟槽外部的第二间隔层保留不变。
优选地，延伸共用S/D接触件沟槽至S/D部件，包括：穿过共用S/D接触件沟槽来选择性地蚀刻第一介电层。
优选地，选择性蚀刻对于第一硬掩模、第二间隔件和侧壁间隔件具有选择性。
优选地，在共用S/D接触件沟槽中形成接触部件包括：用接触金属层填充共用S/D接触件沟槽以与S/D部件的子集相接触；以及去除过多的接触金属层。
优选地，位于延伸的共用S/D接触件沟槽内的栅极结构的子集中的每个栅极结构通过第一硬掩模、第二间隔件和侧壁间隔件与接触金属层隔离开。
根据本发明的又一方面，提供了一种半导体集成器件，包括：第一高k/金属栅极(HK/MG)，具有第一侧壁间隔件并且位于衬底上方，其中，第一侧壁间隔件的外边缘在其上部背朝栅极结构；金属层，设置在第一HK/MG的第一侧面上方；第二间隔件，沿着第一HK/MG的第一侧面处的第一侧壁间隔件的外边缘设置；介电层，设置在第一HK/MG的第二侧面上方，其中，第一HK/MG的上部位于介电层之上；以及间隔层，具有与第二间隔件相同的材料，并且从位于第一HK/MG的第二侧面处的侧壁间隔件的外边缘延伸至介电层。
优选地，该器件还包括：第二HK/MG，具有第一侧壁间隔件的，第二HK/MG邻近第一HK/MG且位于衬底上方；第二间隔件，沿着位于第二HK/MG的两个侧面处的第一侧壁间隔件的外边缘设置；以及金属层，设置在第二HK/MG的两个侧面上方。
优选地，该器件还包括：源极/漏极(S/D)部件，位于第一HK/MG和第二HK/MG之间；其中，金属层与S/D部件相接触。
附图说明
当结合附图进行阅读时，通过下列详细的描述和附图，可以理解本发明的各方面。应该注意的是，根据工业中的标准做法，没有按比例绘制各种部件。实际上，为了清楚地讨论，可以任意地增加或减小各种部件的尺寸。
图1是根据一些实施例构造的制造半导体器件的示例性方法的流程图。
图2至图9是根据一些实施例的示例性半导体器件的截面图。
图10是根据一些实施例的制造半导体器件的示例性方法的流程图。
图11至图16是根据一些实施例的示例性半导体器件的截面图。
具体实施方式
以下公开提供了多种不同实施例或实例，用于实现本发明的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不旨在限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括其他部件可以形成在第一部件和第二部件之间使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考符号和/或字符。这种重复用于简化和清楚，并且其本身不表示所述多个实施例和/或配置之间的关系。
此外，在此可使用诸如“在…之下”、“在…下面”、“下面的”、“在…上面”、以及“上面的”等的空间关系术语，以容易的描述如图中所示的一个元件或部件与另一元件(多个元件)或部件(多个部件)的关系。除图中所示的方位之外，空间关系术语将包括使用或操作中的装置的各种不同的方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且通过在此使用的空间关系描述符进行相应地解释。
图1是根据一些实施例的制造一个或多个半导体器件的方法100的流程图。下面参照图2至图9所示的半导体器件200详细讨论方法100。
参照图1和图2，方法100以步骤102为开始，步骤102为接收半导体器件200的初始结构205。初始结构205包括衬底210。衬底210可为块状硅衬底。可选地，衬底210可包括：元素半导体，诸如呈晶体结构的硅或锗；化合物半导体，诸如，硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；或它们的组合。可能的衬底210还包括绝缘体上硅(SOI)衬底。通过使用注氧隔离(SIMOX)、晶圆接合和/或其他合适的方法制造SOI衬底。
一些示例性衬底210还包括绝缘层。绝缘层包括任意合适的材料，这些材料包括氧化硅、蓝宝石和/或它们的组合。示例性的绝缘层可为埋氧层(BOX)。通过诸如注入(例如，SIMOX)、氧化、沉积的任意合适工艺和/或其他合适工艺可形成绝缘体。在一些示例性的半导体器件200中，绝缘层是绝缘体上硅衬底的一部分(例如，层)。
衬底210还可包括各种掺杂区。掺杂区可掺杂有：p型掺杂剂，诸如，硼或BF2；n型掺杂剂，诸如，磷或砷；或它们的组合。掺杂区可以P阱结构、N阱结构和双阱结构或使用突出结构来直接形成在衬底210上。衬底210还可包括各种有源区，诸如，被配置为用于N型金属氧化物半导体晶体管器件的各区域和被配置为用于P型金属氧化物半导体晶体管的各区域。
衬底210还可包括各种隔离部件220。隔离部件220分隔开衬底210中的各种器件区。隔离部件220包括通过使用不同处理技术而形成的不同结构。例如，隔离部件220可包括浅沟槽隔离(STI)部件。STI的形成可包括在衬底210中蚀刻沟槽且用诸如氧化硅、氮化硅或氮氧化硅的绝缘材料填充沟槽。填充后的沟槽可具有多层结构，诸如，热氧化物衬层，同时使用氮化硅填充沟槽。可实施化学机械抛光(CMP)以抛光过多的绝缘材料且使隔离部件220的顶面平坦化。
初始结构205还包括位于衬底210上方的多个栅极结构230。在本实施例中，栅极结构230包括高k/金属栅极(HK/MG)。例如，HK/MG可包括栅介质层和金属栅极(MG)。栅介质层可包括LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化物(SiON)或其他合适的材料。MG可包括单层或多层，诸如，金属层、衬层、润湿层和粘合层。MG可包括Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W或任意合适的材料。可通过合适的方法(诸如，化学汽相沉积(CVD)、原子层沉积(ALD)、热氧化或臭氧氧化)、其他合适的技术或它们的组合来沉积栅介质。可通过ALD、物理汽相沉积(PVD)、CVD、或其他合适的工艺来形成MG。
在一些实施例中，首先形成伪栅叠件，然后在实施高热高温工艺(诸如，在源极/漏极形成期间的热工艺)之后由HK/MG 230代替伪栅叠件。伪栅叠件可包括伪栅介质层和多晶硅层并且可通过沉积、图案化和蚀刻工艺来形成。
第一硬掩模235或第一硬掩模，可形成在每一个HK/MG 230的顶部上。第一硬掩模235可包括氧化钛、氧化钽、氮化硅、氧化硅、碳化硅、碳氮化硅(silicon carbide nitride)或其他合适的材料。第一硬掩模235通过沉积、光刻图案化和蚀刻工艺形成。
沿着HK/MG 230的侧壁形成侧壁间隔件240。侧壁间隔件240可包括诸如氧化硅的介电材料。可选地，侧壁间隔件240可包括氮化硅、碳化硅、氮氧化硅或它们的组合。通过本领域已知的沉积栅极侧壁间隔层然后各向异性地干蚀刻栅极侧壁间隔层可形成侧壁间隔件240。
在一些实施例中，侧壁间隔件240的宽度不均匀。在本文中，侧壁间隔件240的外边缘在其上部背朝HK/MG 230，因此被称为较薄的肩部245。较薄的肩部245可以是在栅极侧壁间隔件形成期间顶部处的过多损失导致的结果(诸如，由较快蚀刻率导致的)。较薄的肩部245可导致在随后的蚀刻工艺中对HK/MG 230的保护变弱。如在下文将进行的描述，本发明提供了在具有这种较薄的肩部245的后续蚀刻工艺中增强对HK/MG 230的保护的方法。
初始结构205还包括位于衬底210上方的源极/漏极(S/D)部件250，它们位于HK/MG 230的两侧。在一些实施例中，源极/漏极部件250是源极部件，而另一个源极/漏极部件250是漏极部件。源极/漏极部件250被HK/MG 230分隔开。在一个实施例中，衬底210中位于HK/MG 230两侧的部分被开槽以形成S/D凹槽，然后S/D部件250通过诸如CVD、VPE和/或UHV-CVD、分子束外延的外延生长工艺和/或其他合适的工艺形成在S/D凹槽的上方。
S/D部件250可包括锗(Ge)、硅(Si)、砷化镓(GaAs)、砷化铝镓(AlGaAs)、硅锗(SiGe)、磷砷化镓(GaAsP)、镓锑(GaSb)、铟锑(InSb)、砷化铟镓(InGaAs)、砷化铟(InAs)或其他合适的材料。可通过诸如CVD沉积技术(例如，汽相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延的外延生长工艺和/或其他合适的工艺形成S/D部件250。在S/D凹槽填充S/D部件250之后，S/D部件250的顶层的进一步外延生长水平扩展且小晶面可开始形成，诸如钻石形状的晶面。S/D部件250在外延工艺期间可原位掺杂。例如，在一个实施例中，S/D部件250包括外延生长且掺杂有硼的SiGe层。在另一个实施例中，S/D部件250包括外延生长且掺杂有碳的Si外延层。在又一个实施例中，S/D部件250包括外延生长且掺杂有磷的Si外延层。在一个实施例中，S/D部件250未被原位掺杂，而是实施注入工艺(即，结注入工艺)以掺杂S/D部件250。可实施一个或多个退火工艺以活化掺杂剂。退火工艺包括快速热退火(RTA)和/或激光退火工艺。
初始结构205还包括沉积在衬底210上方(包括位于各第一导电部件230之间/上方和S/D部件250上方)的第一介电层260。可通过CVD、ALD、或旋转涂覆沉积第一介电层260。第一介电层260包括氧化硅、氮化硅、氮氧化物、介电常数(k)比热氧化硅低的介电材料(因此被称为低k介电材料层)和/或其他合适的介电材料层。第一介电层260可包括单层或多层。在本实施例中，第一介电层260不同于侧壁间隔件240和第一硬掩模235，以在后续蚀刻期间实现蚀刻的选择性，如下文给出的更为详细的描述。例如，在一个实施例中，第一介电层260包括氧化硅，而侧壁间隔件和第一硬掩模235均包括氮化硅。
参照图1和图3，一旦接收了初始结构205，方法100进行至步骤104，步骤104为将第一介电层260开槽以暴露出侧壁间隔件240的上部。如前述，适当地选择开槽工艺以选择性地蚀刻第一介电层260，而基本没有蚀刻第一硬掩模235和侧壁间隔件240。选择性蚀刻可包括选择性湿蚀刻、选择性干蚀刻和/或它们的组合。可选地，通过光刻图案化和蚀刻工艺将第一介电层260开槽。控制开槽工艺的深度d以实现将要形成的第二间隔件的目标高度，这将在后文给出描述。在此，开槽第一介电层260，使得较薄的肩部245完全暴露出。
参照图1和图4，方法100进行至步骤106，步骤106为在衬底上方(包括侧壁间隔件240的外边缘上方和第一硬掩模235上方以及第一介电层260上方)沉积第二间隔层310。在本实施例中，第二间隔层310覆盖较薄的肩部245。第二间隔层310可包括氧化钛、氧化钽、氮化钛、氮化硅、氧化硅、碳化硅、碳氮化硅和/或其他合适的材料。可通过诸如CVD、PVD、和ALD的任意合适技术沉积第二间隔层310。在本实施例中，第二间隔层310不同于第一介电层260以在后续的蚀刻期间实现蚀刻的选择性，这将在下文给出详细的描述。例如，第二间隔层310包括氮化硅，而第一介电层260包括氧化硅。
参照图1和图5，方法100进行至步骤108，步骤108为蚀刻第二间隔层310以沿着侧壁间隔件240的外边缘形成第二间隔件320。在一个实施例中，通过各向异性蚀刻第二间隔层310，但除了第二间隔层310中沿着侧壁间隔件240的侧壁的部分，来形成第二间隔件320。各向异性蚀刻可包括干蚀刻工艺。因此，在本实施例中，第二间隔件320与侧壁间隔件240的上部物理接触并且第二间隔件320沿该上部设置以达到一定高度，该高度与距离d相同。因为第二间隔件320，较薄的肩部245的总宽度增加至适应后续蚀刻工艺的足够宽度，后文将给予描述。
参照图1和图6，方法100进行至步骤110，步骤110为在第一介电层260上方沉积第二介电层410。第二介电层410在诸多方面与上述参照图2讨论的第一介电层260相似。在本实施例中，第二介电层410不同于第一硬掩模层235、侧壁间隔件240和第二间隔件320以在后续的蚀刻期间实现蚀刻的选择性，如下文给出的更详细的描述。
参照图1和图7，方法100进行至步骤112，步骤112为在第二介电层410上方形成具有开口520的图案化的第二硬掩模(HM)层510。在本实施例中，HK/MG 230的子集530和S/D部件250的子集540处于开口520内。HK/MG 230的子集530包括一个或多个完整的HK/MG 230且还可包括一个或多个部分的HK/MG 230(被称为HK/MG 230A，如图7所示)。在一个实施例中，图案化的第二HM层510是图案化的光刻胶层。在另一个实施例中，通过在第二介电层410上方沉积次HM层、在次HM层上方沉积光刻胶层、图案化光刻胶层以及通过图案化的光刻胶层来蚀刻次HM层而形成图案化的第二HM层510。
参照图1和图8，方法100进行至步骤114，步骤114为穿过开口520蚀刻第二和第一介电层410和260，以形成共用S/D接触件沟槽(contacttrench)610。在本实施例中，S/D部件250的子集540暴露在共用S/D接触件沟槽610中。如先前所述，适当地选择蚀刻工艺以选择性地去除第二和第一介电层410和260，但是基本没有蚀刻第一硬掩模235、第二间隔件320和侧壁间隔件240。选择性蚀刻可包括选择性湿蚀刻、选择性干蚀刻和/或它们的组合。之后通过蚀刻工艺去除图案化的第二HM层510。
因此，第二间隔件320在蚀刻工艺期间用作蚀刻阻件(stopper)且增强了对HK/MG 230的子集530的保护。例如，如果没有第二间隔件320，则较薄的肩部245在形成共用S/D接触件沟槽610期间可被进一步蚀刻掉，从而暴露出HK/MG 230的金属栅极的一部分并且当在S/D部件250上方形成接触部件时导致短路问题。在此，第二间隔件320防止了对较薄的肩部245的后续蚀刻，从而防止在蚀刻工艺期间暴露出HK/MG 230和其后出现的短路问题。在具有蚀刻选择性的情况下，共用S/D接触件沟槽610形成为具有自对准属性，其放宽了光刻工艺的限制和蚀刻工艺的限制并且改进了工艺窗口。
参照图1和图9，方法100进行至步骤116，步骤116为在共用S/D接触件沟槽610中沉积接触金属层710以形成向下延伸至S/D部件250的子集540的整个接触部件。在本实施例中，HK/MG 230的子集530通过被第一硬掩模235、第二间隔件320和侧壁间隔件240围绕而与接触金属层710隔离开。接触金属层710可包括铜(Cu)、铝(Al)、钨(W)、铜或铜合金(诸如，铜镁(CuMg)、铜铝(CuAl)或铜硅(CuSi))或其他合适的导电材料。可通过PVD、CVD、金属有机化学汽相沉积(MOCVD)或镀法来沉积接触金属层710。此外，实施CMP以回蚀过多的接触金属层710从而提供基本平坦的表面。
可在方法100之前、期间和之后提供附加的步骤，并且对于方法100的附加实施例可取代和去除所述的一些步骤或颠倒所述的一些步骤的顺序。
图10是用于制造半导体器件200的另一个示例性方法1000的流程图。方法1000的前三个步骤1002、1004、1006分别与方法100的步骤102、104和106中所讨论的内容相似。因此，上述参考步骤102、104和106进行的讨论可分别适用于步骤1002、1004和1006。本发明在各种实施例中重复参考符号和/或字符。这种重复仅出于简化和清楚的目的，使得重复的参考符号和/或字符表示各种实施例中的相似部件，除非另有说明。
参照图10和图11，方法1000进行至步骤1008，步骤1008为在第二间隔层310上方沉积第二介电层410。该沉积在诸多方面上与上述参照图6所讨论的在第一介电层260上方沉积第二介电层410相似。
参照图10和图12，方法1000进行至步骤1010，步骤1010为在第二介电层410上方形成具有开口520的图案化的第二HM层510。在本实施例中，HK/MG栅极230的子集530和S/D部件250的子集540位于开口520内。HK/MG 230的子集530包括一个或多个完整的HK/MG 230且还可包括一个或多个部分的HK/MG 230A。
参照图10和图13，方法1000进行至步骤1012，步骤1012为应用第一蚀刻工艺以穿过开口520来蚀刻第二介电层410从而形成S/D共用接触件沟槽810。如上所述，适当地选择蚀刻工艺以选择性地去除第二介电层410，但是基本未蚀刻第二间隔层310。选择性蚀刻可包括选择性湿蚀刻、选择性干蚀刻和/或它们的组合。因此，第二间隔层310在蚀刻工艺期间用作蚀刻停止层且增强对HK/MG 230的子集530的保护，特别是在较细的肩部245处。第二间隔层310暴露在第一共用S/D接触件沟槽810内。
参照图10和图14，方法1000进行至步骤1014，步骤1014为应用第二蚀刻工艺以形成第二间隔件320和延伸S/D共用接触件沟槽810。蚀刻第二间隔层310与上述参照图5所讨论的形成第二间隔件320在诸多方面相似。在共用S/D接触件沟槽810外部的第二间隔层310保留未动，因为第二间隔层310中的该部分被图案化的第二HM层510覆盖。
在一个实施例中，HK/MG 230的一个侧面位于共用S/D接触件沟槽810内部而另一个相对侧面位于共用S/D接触件沟槽810的外部。因此，第二间隔件320形成在侧壁间隔件240中位于共用S/D接触件沟槽810内部的侧面处的较细的肩部245上方，而位于共用S/D接触件沟槽810外侧的第二间隔层310保留未动。
参照图10和图15，方法1000进行至步骤1016，步骤1016为应用第三蚀刻工艺以穿过第一共用S/D接触件沟槽810蚀刻第一介电层260以将第一共用S/D接触件沟槽810向下延伸至S/D部件250的子集540，从而进一步延伸共用S/D接触件沟槽810。如上所述，适当的选择第三蚀刻工艺以选择性地去除第一介电层260，但是基本未蚀刻第一硬掩模235、第二间隔件320和侧壁间隔件240。选择性蚀刻可包括选择性湿蚀刻、选择性干蚀刻和/或它们的组合。如上讨论，第二间隔件320在蚀刻工艺期间用作蚀刻阻件且增强对HK/MG 230的子集530的保护。之后，通过蚀刻工艺去除图案化的第二HM层510。
参照图10和图16，方法1000进行至步骤1018，步骤1018为在共用S/D接触件沟槽810中沉积接触金属层710以形成向下延伸至S/D部件250的子集540的接触部件。在本实施例中，HK/MG 230的子集530通过被第一硬掩模235、第二间隔件320和侧壁间隔件240所围绕而与接触金属层710隔离开。应用CMP工艺以回蚀过多的接触金属层710。
在方法1000之前、期间和之后可提供附加的步骤，并且对于方法1000的附加实施例可代替和去除所述的一些步骤或颠倒所述的一些步骤的顺序。
半导体器件200和2000可包括可通过后续处理形成的附加部件。例如，在衬底210上方形成各个通孔/线和多层互连部件(例如，金属层和层间介电层)。例如，多层互连件包括诸如常规的通孔或接触件的垂直互连件和诸如金属线的水平互连件。各种互连部件可应用包括铜、钨和/或硅化物的各种导电材料。在一个实例中，镶嵌和/或双镶嵌工艺用于形成含铜的多层互连结构。
基于上述内容，可知本发明提供了方法，该方法包括在HK/MG暴露于接触蚀刻工艺时沿着侧壁间隔件的外边缘形成第二间隔件以在共用S/D接触件形成期间保护HK/MG。该方法证实了在S/D接触件形成期间防止MG拐角损失可防止MG发生电短路。该方法提供了稳定的S/D接触件形成工艺，同时放宽了工艺限制。
本发明提供了比现有方法具有一处或多处改进的制造半导体器件的诸多不同实施例。在一个实施例中，一种制造半导体器件的方法包括在衬底上方形成栅极结构。栅极结构包括第一硬掩模层。该方法还包括在邻近栅极结构的衬底中形成源极/漏极(S/D)部件，且沿着栅极结构的侧壁形成侧壁间隔件。侧壁间隔件的外边缘在其上部背朝栅极结构。该方法还包括在栅极结构上方形成第一介电层、沿着栅极结构的侧壁和沿着侧壁间隔件的外边缘形成第二间隔件、在栅极结构上方形成第二介电层、形成延伸穿过第一介电层和第二介电层以暴露出源极/漏极部件的子集的沟槽，而栅极结构受第一硬掩模层和具有第二间隔件的侧壁间隔件的保护。该方法还包括在沟槽中形成接触部件。
在又一个实施例中，一种方法包括提供初始结构。该初始结构包括在衬底上方形成栅极结构。栅极结构包括第一硬掩模层。该方法还包括在邻近栅极结构的衬底中形成源极/漏极(S/D)部件，以及沿着栅极结构的侧壁形成侧壁间隔件。侧壁间隔件的外边缘在其上部处背朝栅极结构。该方法还包括在栅极结构上方形成第一介电层、在第一介电层上方和栅极结构上方沉积第二间隔层、在第二间隔层上方沉积第二介电层、以及在第二介电层中形成共用S/D接触件沟槽。第二间隔层的一部分暴露在共用S/D接触件沟槽中。该方法还包括在共用S/D接触件沟槽内沿着侧壁间隔件的外边缘形成第二间隔件，穿过第一介电层来延伸共用S/D接触件沟槽以暴露出S/D部件的子集，同时第一硬掩模、第二间隔件和侧壁间隔件保护共用S/D接触件沟槽内的栅极结构的子集中的每个栅极结构。该方法还包括在共用S/D接触件沟槽中形成接触部件。
在又一个实施例中，一种半导体器件包括位于衬底上方且具有第一侧壁间隔件的第一高k/金属栅极(HK/MG)。侧壁间隔件的外边缘在其上部处背朝栅极结构。该器件还包括设置在第一HK/MG的第一侧面上方的金属层、沿着第一HK/MG的第一侧面处的侧壁间隔件的外边缘的第二间隔件以及设置在第一HK/MG的第二侧面上方的介电层。第一HK/MG的上部分位于介电层之上。该器件还包括间隔层，其与第二间隔件具有相同的材料，该间隔层从第一HK/MG的第二侧面处的侧壁间隔件的外边缘延伸至介电层。
上面论述了若干实施例的部件，使得本领域的普通技术人员可以更好地理解本发明的各个方面。本领域的普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域的普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种方法，包括：
在衬底上方形成栅极结构，其中，所述栅极结构包括第一硬掩模层；
在邻近所述栅极结构的衬底中形成源极/漏极(S/D)部件；
沿着所述栅极结构的侧壁形成侧壁间隔件，其中，所述侧壁间隔件的外边缘在其上部处背朝所述栅极结构；
在所述栅极结构的上方形成第一介电层；
沿着所述栅极结构的侧壁和沿着所述侧壁间隔件的所述外边缘形成第二间隔件；
在所述栅极结构的上方形成第二介电层；
形成延伸穿过所述第一介电层和所述第二介电层以暴露出所述源极/漏极部件的子集的沟槽，同时所述栅极结构受所述第一硬掩模层和具有所述第二间隔件的所述侧壁间隔件的保护；以及
在所述沟槽中形成接触部件。
2.根据权利要求1所述的方法，其中，形成所述第二间隔件包括：
对所述第一介电层进行开槽以暴露出所述侧壁间隔件的所述外边缘；
在所述第一介电层的上方沉积第二间隔层，其中包括在所述侧壁间隔件的所述外边缘上方沉积所述第二间隔层；以及
各向异性地蚀刻所述第二间隔层。
3.根据权利要求1所述的方法，其中，形成所述沟槽包括：
在所述第二介电层上方形成具有开口的图案化的第二硬掩模；以及
透过所述开口选择性地蚀刻所述第二介电层和所述第一介电层。
4.一种用于制造半导体器件的方法，所述方法包括：
在衬底上方形成栅极结构，其中，所述栅极结构包括第一硬掩模层；
在邻近所述栅极结构的所述衬底中形成源极/漏极(S/D)部件；
沿着所述栅极结构的侧壁形成侧壁间隔件，其中，所述侧壁间隔件的外边缘在其上部背朝所述栅极结构；
在所述栅极结构的上方形成第一介电层；
在所述第一介电层和所述栅极结构的上方沉积第二间隔层；
在所述第二间隔层上方沉积第二介电层；
在所述第二介电层中形成共用S/D接触件沟槽，其中，所述第二间隔层的一部分暴露在所述共用S/D接触件沟槽中；
在所述共用S/D接触件沟槽内沿着所述侧壁间隔件的所述外边缘形成第二间隔件；
穿过所述第一介电层来延伸所述共用S/D接触件沟槽以暴露出所述S/D部件的子集，同时所述第一硬掩模、所述第二间隔件和所述侧壁间隔件保护位于所述共用S/D接触件沟槽内的所述栅极结构的子集中的每个栅极结构；以及
在所述共用S/D接触件沟槽中形成接触部件。
5.根据权利要求4所述的方法，其中，在所述第二介电层中形成所述共用S/D接触件沟槽包括：
在所述第二介电层上方形成具有开口的图案化的第二硬掩模；以及
选择性地蚀刻所述第二介电层，其中，所述选择性的蚀刻对于所述第一硬掩模、所述第二间隔件和所述侧壁间隔件具有选择性。
6.根据权利要求5所述的方法，其中，形成所述图案化的第二硬掩模包括：
在所述第二介电层上方沉积第二硬掩模层；
在所述第二硬掩模层上方形成具有开口的图案化的光刻胶层；以及
穿过所述图案化的光刻胶层来蚀刻所述第二硬掩模层。
7.根据权利要求4所述的方法，其中，在所述共用S/D接触件沟槽内沿着所述侧壁间隔件的所述外边缘形成所述第二间隔件，包括：
各向异性地蚀刻在所述共用S/D接触件沟槽内的所述第二间隔层。
8.一种半导体集成器件，包括：
第一高k/金属栅极(HK/MG)，具有第一侧壁间隔件并且位于衬底上方，其中，所述第一侧壁间隔件的外边缘在其上部背朝所述栅极结构；
金属层，设置在所述第一HK/MG的第一侧面上方；
第二间隔件，沿着所述第一HK/MG的所述第一侧面处的所述第一侧壁间隔件的所述外边缘设置；
介电层，设置在所述第一HK/MG的第二侧面上方，其中，所述第一HK/MG的上部位于所述介电层之上；以及
间隔层，具有与所述第二间隔件相同的材料，并且从位于所述第一HK/MG的所述第二侧面处的侧壁间隔件的所述外边缘延伸至所述介电层。
9.根据权利要求8所述的器件，还包括：
第二HK/MG，具有第一侧壁间隔件的，所述第二HK/MG邻近所述第一HK/MG且位于衬底上方；
第二间隔件，沿着位于所述第二HK/MG的两个侧面处的所述第一侧壁间隔件的所述外边缘设置；以及
所述金属层，设置在所述第二HK/MG的所述两个侧面上方。
10.根据权利要求9所述的器件，还包括：
源极/漏极(S/D)部件，位于所述第一HK/MG和所述第二HK/MG之间；
其中，所述金属层与所述S/D部件相接触。
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