CN105280700B - 用于mosfet器件的结构和方法 - Google Patents

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    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
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Abstract

本发明提供了一种半导体结构，该结构包括：一个或多个鳍，形成在衬底上，并沿第一方向延伸；一个或多个栅极，形成在一个或多个鳍上，并沿第二方向延伸，第二方向基本垂直于第一方向，一个或多个栅极包括第一隔离栅极和至少一个功能栅极；源极/漏极部件，形成在一个或多个栅极中每一个栅极的两侧上；层间介电(ILD)层，形成在源极/漏极部件上，并且形成与第一隔离栅极共面的顶面。第一隔离栅极的第一高度大于至少一个功能栅极中的每一个功能栅极的第二高度。本发明还提供了用于MOSFET器件的结构和方法。

Description

用于MOSFET器件的结构和方法
技术领域
本发明总体上涉及半导体技术领域，更具体地，涉及半导体器件的结构和方法。
背景技术
半导体集成电路(IC)工业已经历了指数式增长。IC材料及其设计的技术进步已经产生了数代IC，每一代都比上一代更为小巧，且具有更为复杂的电路。在IC演进的过程中，功能密度(即，单位芯片面积内互连器件的个数)逐渐增长，而几何尺寸(即，能够使用制造工艺增加的最小部件(或线))则在减小。这种比例减小的工艺总体上通过提升生产效率并降低相关成本而实现了优势。
这种比例的减小也增加了处理和制造IC的复杂度，对于这些要被实现的优点，需要IC处理和制造的类似发展。例如，三维晶体管已经被引进用于替代平面晶体管。尽管现有的半导体器件以及制造半导体器件的方法已经基本足以达到想要的目标，但是在很多方面仍然不能完全符合要求。例如，将三维纳米结构引入栅极沟道使半导体器件工艺研发面临新的挑战。人们希望在此领域取得进展。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种半导体器件，所述器件包括：一个或多个鳍，形成在衬底上，并沿第一方向延伸；一个或多个栅极，形成在所述一个或多个鳍上，并沿第二方向延伸，所述第二方向基本垂直于所述第一方向，所述一个或多个栅极包括第一隔离栅极和至少一个功能栅极；源极/漏极部件，形成在所述一个或多个栅极中每一个栅极的两侧上；层间介电(ILD)层，形成在所述源极/漏极部件上，并且形成与所述第一隔离栅极共面的顶面；其中，所述第一隔离栅极的第一高度大于所述至少一个功能栅极中的每一个功能栅极的第二高度。
在该器件中，所述第一隔离栅极包括界面层(IL)/高k(HK)介电层/金属栅极(MG)，其中，所述HK介电层包括选自由HfO2、Ta2O5、和Al2O3所组成的组中的一种或多种材料，以及所述MG包括选自由Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、WN、Cu、和W所组成的组中的一种或多种材料。
在该器件中，所述第一隔离栅极包括选自由SiO2、LaO、Al(II)O、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、HfO2、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4、以及氮氧化硅(SiON)所组成的组中的一种或多种材料。
该器件进一步包括形成在所述衬底上的一个或多个隔离区域，其中，通过所述一个或多个隔离区域分隔所述一个或多个鳍。
在该器件中，所述一个或多个鳍包括形成在n阱区域中的第一组鳍和形成在p阱区域中的第二组鳍。
该器件进一步包括：侧壁间隔件，沿所述一个或多个栅极中的每一个栅极形成，其中，所述第一隔离栅极的所述第一高度基本大于沿所述第一隔离栅极所形成的每一个侧壁间隔件的第三高度。
在该器件中，沿所述第一隔离栅极所形成的所述侧壁间隔件包括第一材料，所述第一材料不同于包含在所述第一隔离栅极中的第二材料。
该器件进一步包括：第二隔离栅极，形成在所述一个或多个鳍的边缘处；第一侧壁间隔件，形成在所述第二隔离栅极的外侧上；以及第二侧壁间隔件，形成在所述第二隔离栅极的内侧上，其中，所述第一侧壁间隔件的第四高度基本大于所述第二侧壁间隔件的第五高度。
在该器件中，所述源极/漏极部件的顶面与所述第一隔离栅极的底部之间的深度在大约50nm到大约200nm之间的范围内。
根据本发明的另一方面，提供了一种鳍式场效应晶体管(FinFET)器件，所述器件包括：衬底，包括在第一方向上彼此间隔开的第一有源区域和第二有源区域；配置在所述第一有源区域中的第一组鳍，以及配置在所述第二有源区域中的第二组鳍，所述第一组鳍和所述第二组鳍中的每一组均沿第二方向延伸，所述第二方向基本垂直于所述第一方向；一个或多个栅极，配置为沿所述第一方向在所述第一有源区域和所述第二有源区域上方延伸，所述一个或多个栅极包括第一隔离栅极和至少一个功能栅极；侧壁间隔件，形成在所述一个或多个栅极的侧面上；源极/漏极部件，形成在所述侧壁间隔件的侧部上；以及层间介电(ILD)层，形成在所述源极/漏极部件上并形成与所述一个或多个栅极共面的顶面，其中，所述第一隔离栅极的第一高度基本大于形成在所述第一隔离栅极的侧面上的侧壁间隔件的第二高度。
在该器件中，所述第一隔离栅极的第一高度大于所述至少一个功能栅极中的每一个功能栅极的第三高度。
该器件进一步包括：第二隔离栅极，形成在所述一个或多个鳍的边缘处；第一侧壁间隔件，形成在所述第二隔离栅极的外侧上；以及第二侧壁间隔件，形成在所述第二隔离栅极的内侧上，其中，所述第二隔离栅极的外侧部分和所述第一侧壁间隔件具有第四高度，其中，所述第二隔离栅极的内侧部分和所述第二侧壁间隔件具有第五高度，以及其中，所述第四高度基本大于所述第五高度。
在该器件中，所述第一隔离栅极包括第一材料，所述至少一个功能栅极包括与所述第一材料不同的第二材料。
根据本发明的又一方面，提供了一种形成半导体器件的方法，所述方法包括：提供器件前体，所述器件前体包括：衬底，包括在第一方向上彼此间隔开的第一有源区域和第二有源区域；配置在所述第一有源区域中的第一组鳍，以及配置在所述第二有源区域中的第二组鳍，所述第一组鳍和所述第二组鳍中的每一组均沿第二方向延伸，所述第二方向基本垂直于所述第一方向；以及包括多晶硅栅极的一个或多个栅极，配置为在所述第一有源区域和所述第二有源区域上方延伸，所述一个或多个栅极中的每一个栅极均沿所述第一方向延伸；其中，所述多晶硅栅极被配置为分隔第一电路和第二电路；在所述衬底上方沉积层间介电(ILD)层；移除所述多晶硅栅极，以形成沟槽；使用所述ILD层作为蚀刻掩模元件来朝向所述衬底使所述沟槽凹进；以及在凹进的沟槽中沉积一个或多个材料层，以在所述第一电路和所述第二电路之间形成隔离栅极。
该方法进一步包括：形成源极/漏极部件，所述源极/漏极部件由所述衬底上的所述一个或多个栅极分隔，其中，所述ILD层形成在所述源极/漏极部件上。
该方法进一步包括：沿所述一个或多个栅极中的每一个栅极形成间隔件侧壁，其中，使所述沟槽凹进包括使用所述ILD层和所述侧壁间隔件作为蚀刻掩模元件来形成V形沟槽。
在该方法中，沉积所述一个或多个材料层包括在所述凹进的沟槽中沉积界面层(IL)/高k(HK)介电层/金属栅极(MG)。
在该方法中，沉积所述一个或多个材料层包括在所述凹进的沟槽中沉积介电层。
在该方法中，沉积所述一个或多个材料层包括在所述凹进的沟槽的下部沉积介电层以及在所述凹进的沟槽的上部沉积界面层(IL)/高k(HK)介电层/金属栅极(MG)。
该方法进一步包括：所述第一有源区域掺杂有n型掺杂剂，以在p型MOSFET(PMOSFET)中形成n阱区域；以及所述第二有源区域掺杂有p型掺杂剂，以在n型MOSFET(NMOSFET)中形成p阱区域。
附图说明
当结合附图进行阅读时，通过以下详细描述可更好地理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘出。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A、图3A、图4A、和图5A是根据本发明一些实施例的在多个制造步骤中制造的FinFET器件的设计布局的俯视图。
图1B、图5B、和图6B是根据本发明一些实施例的分别沿图1A、图5A、和图6A中的线A-A所截取的FinFET器件的截面图。
图1C、图2A、图3B、图4B、和图5C是根据本发明一些实施例的图1A、图3A、图4A、和图5A中的FinFET器件的被标记结构的放大俯视图。
图1D、图2B、图3C、图4C、和图5D是根据本发明一些实施例的沿图1C、图2A、图3B、图4B、和图5C中的线A-A的所截取的FinFET器件的被标记结构的截面图。
图1E、图2C、图3D、图4D、和图5E是根据本发明一些实施例的沿图1C、图2A、图3B、图4B、和图5C中的线B-B的FinFET器件的被标记结构的截面图。
图6A是根据本发明一些实施例所制造的FinFET器件的设计布局的俯视图。
图6B是根据本发明一些实施例的沿图6A中的线A-A的FinFET器件的截面图。
图7是根据本发明的各方面的制造FinFET器件的示例性方法的流程图。
具体实施方式
以下公开内容提供用于实现本发明的不同特征的多个不同实施例或实例。下面描述了组件和布置的特定实例以简化本发明。当然，这些仅是实例，并且不旨在进行限定。例如在随后说明书中，在第二部件上或上方形成第一部件可包括第一和第二部件直接接触形成的实施例，也可包括附件部件可能形成在第一和第二部件之间使得第一和第二部件不直接接触的实施例。此外，本发明会在多个实例中重复使用参考标号和/或字母。这种重复是为了表述简单清楚，而并不旨在指示多个实施例和/或讨论的构造之间的关系。
而且，为了便于描述，诸如“下面”、“之下”、“下部”、“之上”、“上部”等的空间相对术语在此可以用于描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的定向之外，空间相对术语旨在包括器件在使用或操作过程中的不同定向。器件可以以其他方式定向(旋转90度或为其他定向)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
本发明涉及但不限于金属氧化物半导体场效应晶体管(MOSFET)，例如，鳍式场效应晶体管(FinFET)器件。例如，FinFET器件可以是互补金属氧化物半导体(CMOS)器件，包括P型金属氧化物半导体(PMOS)FinFET器件和N型金属氧化物(NMOS)FinFET器件。下文将继续FinFET的实例，以便示出本发明的各个实施例。但是，应理解，除了具体有所要求之外，本申请不应限于器件的特定类型。
图1A是根据本发明一些实施例所制造的FinFET器件的设计布局100的俯视图。如图1A所示，设计布局100包括PMOS 102和NMOS 104。PMOS102形成在n阱区域中，NMOS 104形成在p阱区域中。PMOS 102可以配置在第一有源区域106上，NMOS 104可以配置在第二有源区域108上。如图1A所示，第一有源区域106可以包括一条或多条有源鳍线，例如，鳍线106-1、106-2、以及106-3。类似地，第二有源区域108可以包括一条或多条有源鳍线，例如，鳍线108-1、108-2、以及108-3。一条或多条鳍线被配置为沿第一方向192延伸。
参照图1A，一个或多个栅极110至115被配置为沿第二方向194延伸，并且形成在第一有源区域106和第二有源区域108上。一个或多个栅极110至115被配置为彼此平行。第二方向194可以基本垂直于第一方向192。在一些实施例中，一个或多个栅极可以配置有有源区域，以在单元中形成一个或多个对应的上拉(PU)器件、下拉(PD)器件、以及传输-栅极(pass-gate，PG)器件。如图1A所示，每个栅极的掺杂区域(例如，源极和漏极)可以电连接以及物理连接至相邻栅极的掺杂区域。例如，栅极111的源极可以通过共用共源极区域来电连接和物理连接至栅极112的源极，该共源极区域限定在有源区域中，并且设置在栅极111和栅极112之间。
仍然参照图1A，多个接触件120至127可以形成在掺杂区域上，用于电连接掺杂区域。例如，接触件120可以用于将第一有源区域106中的栅极110的掺杂的漏极区域电连接至的栅极111的掺杂的漏极区域。接触件121可以用于将第二有源区域108中的栅极110的掺杂的漏极区域电连接至栅极111的掺杂的漏极区域。接触件123可以用于将第一有源区域106中的栅极112的掺杂的漏极区域电连接至栅极113的掺杂的漏极区域。接触件124可以用于将第二有源区域108中的栅极112的掺杂的漏极区域电连接至栅极113的掺杂的漏极区域。接触件126可以用于将第一有源区域106中的栅极114的掺杂的漏极区域电连接至栅极115的掺杂的漏极区域。接触件127可以用于将第二有源区域108中的栅极114的掺杂的漏极区域电连接至栅极115的掺杂的漏极区域。
一个或多个长接触件可以被配置为沿第二方向194延伸，并且在第一有源区域106和第二有源区域108上方延伸。长接触件具有沿第一方向192延伸的第一尺寸和沿第二方向194延伸的第二尺寸，且第一尺寸基本短于第二尺寸。一个或多个长接触件可以用于使第一有源区域106和第二有源区域108上的两个相邻栅极的掺杂区域电连接。例如，长接触件122可以用于使在第一有源区域106和第二有源区域108上方延伸的栅极111和栅极112的掺杂的源极区域电连接。长接触件125可以用于使在第一有源区域106和第二有源区域108上方延伸的栅极113和栅极114的掺杂的源极区域电连接。
一个或多个栅极接触件128-130还可以形成在对应栅极上，用于相应地将栅极布线至金属布线(未示出)。金属布线可以形成在栅极上的一个或多个金属层(未示出)中。
还参照图1A，设计布局100可以包括一个以上的电路，例如，第一电路131和第二电路132。在一些实施例中，诸如伪栅极113的隔离部件可以形成在第一电路131和第二电路132之间。
图1B是根据本发明的一些实施例沿图1A中的线A-A所截取的FinFET器件200的截面图。如图1B所示，FinFET器件200包括衬底202。衬底202可以包括体硅(Si)。备选地，衬底202还可以包括元素半导体，诸如具有晶体结构的硅(Si)或锗(Ge)。衬底202还可以包括化合物半导体，诸如硅锗(SiGe)、碳化硅(SiC)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)、和/或锑化铟(InSb)、或它们的组合。可能的衬底202还可以包括绝缘体上半导体衬底，诸如绝缘体上硅(SOI)、绝缘体上SiGe(SGOI)、绝缘体上Ge(GOI)衬底。例如，可以使用注氧隔离(SIMOX)、晶圆接合、和/或其他适合的方法来制造SOI衬底。
参照图1B，根据设计需求，衬底202也可以包括各种掺杂区域204。掺杂区域可以掺杂p型掺杂剂，诸如硼(B)或氟化硼(BF3)。掺杂区域还可以掺杂n型掺杂剂，诸如磷(P)或砷(As)。掺杂区域还可以掺杂有p型和n型掺杂剂的组合。掺杂区域可以按照p阱结构、n阱结构、双阱结构、或使用凸起(raised)结构直接形成在衬底202上。
仍然参照图1B，FinFET器件200可以包括一个或多个隔离区域206。一个或多个隔离区域206可以形成在衬底202上方，以隔离有源区域。例如，每个隔离区域206均使衬底202中的相邻掺杂区域204彼此分隔。可以使用传统隔离技术(诸如浅沟槽隔离，STI)形成一个或多个隔离区域206，以限定一条或多条有源鳍线并使一条或多条有源鳍线电隔离。在一些实例中，隔离区域206可以包括氧化硅、氮化硅、氮氧化硅、空气间隙、其他合适的材料、或它们的组合。可以通过任何合适的工艺形成隔离区域206。在一些实例中，形成STI包括：光刻工艺；在衬底202中(例如，通过使用干蚀刻和/或湿蚀刻)蚀刻沟槽；以及在该沟槽中(例如，通过使用化学汽相沉积工艺)填充有一种或多种介电材料，以形成隔离区域206。填充的沟槽可以具有多层结构，诸如填充有氮化硅或氧化硅的热氧化物衬里层。之后可以执行化学机械抛光(CMP)工艺，以移除多余的介电材料，并且平坦化隔离区域206的顶面。
参照图1B，可以在第一有源区域106、第二有源区域108、以及掺杂区域204上形成一个或多个栅极110至115。一个或多个栅极110至115可以包括功能栅极和/或伪多晶硅栅极(polygate)。例如，栅极113可以是配置为隔离电路131和电路132的伪多晶硅栅极。伪多晶硅栅极113可以包括多晶硅。栅极110至112、和栅极114和115可以是功能栅极。可以通过包含沉积、光刻图案化、和/或蚀刻工艺的流程来形成一个或多个栅极110至115。沉积工艺可以包括化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、其他适合的方法、和/或它们的组合。
仍参照图1B，可以沿栅极110至115中的每个栅极形成侧壁间隔件216。侧壁间隔件216可以包括介电材料，诸如氧化硅、氮化硅、碳化硅、氮氧化硅、或它们的组合。侧壁间隔件216还可以包括多层。侧壁间隔件216的典型形成方法包括在栅极110至115中的每个栅极上方沉积介电材料。之后可以对该介电材料执行各向异性回蚀。该回蚀工艺可以包括多步蚀刻，以获得蚀刻选择度、灵活性以及期望的过蚀刻控制。在一些实例中，一个或多个材料层(未示出，例如界面层，)还可以形成在栅极和对应的侧壁间隔件之间。一个或多个材料层可以包括界面层和/或高k介电层。
仍参照图1B，一个或多个源极/漏极部件208可以形成在衬底202上。在一些实施例中，一个或多个源极/漏极部件208的形成工艺可以包括：进行凹进以形成源极/漏极沟槽；沉积以在源极/漏极沟槽中形成一个或多个源极/漏极部件208。在一些实例中，可以通过在源极/漏极凹进沟槽中外延生长半导体材料层来形成一个或多个源极/漏极部件208。可以在外延工艺期间对一个或多个源极/漏极部件208进行原位掺杂。例如，外延生长的SiGe源极/漏极部件可以掺杂有硼；外延生长的Si外延源极/漏极部件可以掺杂有碳，以形成硅：碳(Si:C)源极/漏极部件；可以掺杂有磷，以形成硅：磷(Si:P)源极/漏极部件；还可以掺杂有碳和磷，以形成硅碳磷(SiCP)源极/漏极部件。在一些实施例中，可以执行注入工艺(即，结注入工艺)以掺杂源极/漏极部件。可以执行一个或多个退火工艺来激活源极/漏极外延部件。退火工艺可以包括快速热退火(RTA)和/或激光退火工艺。在一些实施例中，一个源极/漏极部件是源极区域，另一源极/漏极部件是漏极区域。相邻的源极/漏极部件208由栅极分隔，诸如图1A和图1B中所示栅极110至115中的对应栅极。如图1B所示，一个或多个接触件120至126形成在一个或多个源极/漏极部件208上。
为了更为清楚的描述，图1C示出了根据本发明的一些实施例的图1A和图1B中的FinFET器件的被标记结构300的放大俯视图。如图1C所示，栅极伪多晶硅栅极113形成在有源鳍线106-3上。图1D是根据本发明的一些实施例沿图1C中的线A-A所截取的结构300的截面图。图1E是根据本发明的一些实施例沿图1C中的线B-B所截取的结构300的截面图。
根据本发明的一些实施例，如图2A至2C所示，层间介电(ILD)层218可以形成在源极/漏极部件208上。ILD层218可以包括氧化硅、氮氧化硅、或其他适合的介电材料。ILD层218可以包括单层或多层。可以通过适合的技术(诸如CVD、ALD、诸如旋涂玻璃SOG的旋涂介质)形成ILD层218。在形成ILD层218之后，可以执行化学机械抛光(CMP)工艺以移除多余的ILD层218并平坦化ILD层218的顶面。
参照图3A至3D，移除用于隔离第一电路131和第二电路132的伪多晶硅栅极113，以形成沟槽220。可以使用适当的光刻和蚀刻工艺来移除伪多晶硅栅极113。蚀刻工艺可以包括选择性湿蚀刻或选择性干蚀刻，使得伪多晶硅栅极113相对于掺杂区域204具有足够的蚀刻选择性。在移除伪多晶硅栅极113之后，第一有源区域106和第二有源区域108中的一条或多条有源鳍线显露出来。在一些实施例中，光刻工艺可以包括：形成光刻胶层(抗蚀剂)；将抗蚀剂曝光为图案；执行曝光后烘培工艺；以及显影抗蚀剂以形成包含抗蚀剂的掩模元件。如图3A所示，可以通过任何适合的干蚀刻和/或湿蚀刻方法使用掩模元件露出含有伪多晶硅栅极113的区域302。
参照图4A至4D，ILD层218可以用作掩模元件，用于使区域302中的沟槽220进一步凹进，以形成沟槽222。在一些实施例中，剩余的间隔件侧壁216还可以用作掩模元件，用于使沟槽220凹进。这可以称为自对准蚀刻工艺。在一些实施例中，如图4C所示，使用自对准工艺所形成的沟槽是V形沟槽222。如图4A和图4B所示，移除沟槽220中露出的有源鳍线106-3的一部分。如图4C所示，介于源极/漏极部件208的顶面和凹进的V形沟槽222的底部之间的深度(d1)可以在约50nm到约200nm的范围内。在本实施例中，掩模元件露出的面积基本大于伪多晶硅栅极的面积，掩模元件可以用于蚀刻衬底以形成沟槽。例如，图1A、图3A、和/或图4A的露出区域302的面积基本大于伪多晶硅栅极113和/或沟槽220的面积。这样可以提供友好的光刻工艺。
参照图5A至图5D，可以在沟槽222中沉积一个或多个材料层224，以形成隔离栅极224。如图5B和图5D所示，隔离栅极224可以包括与V形沟槽222形状共形的V形底部。如图5B所示，源极/漏极部件208的顶面和隔离栅极224的底部之间的深度(d2)可以在约50nm到约200nm的范围内。此外，隔离栅极224的高度为h1。在一些实施例中，如图5B和图5D所示，沉积在沟槽222中的一个或多个材料层可以包括介电层212和材料层224。在一些实施例中，介电层212可以包括形成在沟槽222中的界面层(IL)和/或高k(HK)介电层，且与沟槽222的表面共形。可以通过诸如ALD、CVD、和/或PVD的适当方法沉积IL层。IL层可以包括氧化硅(SiO2)、或氮氧化硅(SiON)。可以通过诸如ALD、CVD、金属有机CVD、PVD、或它们的组合的任何适当的技术在IL层上方沉积HK介电层。HK介电层可以包括选自由HfO2、Ta2O5、和Al2O3、和/或其他适当材料所组成的组中的一种或多种材料。
仍参照图5A至图5E，材料层224可以包括一个或多个金属栅极(MG)层，诸如功函金属层、低阻金属层、衬里层、湿层、和/或粘附层。在一些实施例中，功函金属层可以包括选自由Tin、TaN、TiAl、TaAl、含Ti材料、含Ta材料、含Al材料、含W材料、TiSi、NiSi、和PtSi所组成的组中的一种或多种材料。在一些实施例中，低电阻金属层可以包括选自由含硅化物的多晶硅、含Al材料、含Cu材料、含W材料、含Ti材料、含Ta材料、TiN、TaN、TiW、和TiAl所组成的组中的一种或多种材料。可以通过ALD、PVD、CVD、或其他适当的工艺来形成MG层。可以执行CMP工艺以移除多余的MG层，并为ILD层218和材料层224提供基本平坦的顶面。由功函金属层所确定的器件功函可以在约4eV到约5eV的范围内。形成介电层212，从而为填充在沟槽222中的材料层224提供足够的绝缘性。在沟槽222中形成介电层212和材料层224之后，电路131和电路132足以彼此电隔离。
在一些实施例中，介电层212和/或材料层224的材料、形成、以及布局还可以设计为将可控偏压施加至隔离栅极224，以使电路131和电路132有效隔离。
在一些实施例中，沟槽222还可以填充有介电层。可以使用与上文描述的介电层212类似的方法和/类似的材料来形成介电层。例如，介电层可以包括选自由LaO、Al(II)O、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、HfO2、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4、以及氮氧化硅(SiON)所组成的组中的一种或多种材料。用于填充沟槽222的介电层可以包括任何合适的材料，诸如氧化硅、氮化硅、碳化硅、和/或氮氧化硅。在一些实例中，可以沉积介电层以完全填充沟槽222，从而提供足够的电隔离性。在一些实施例中，当隔离栅极224包括填充在沟槽222中的介电材料时，用于填充沟槽222的介电材料不同于用于沿隔离栅极224所形成侧壁间隔件216的材料。在一些实例中，介电层可以部分地填充沟槽222。例如，沟槽222的下部可以由介电层填充，沟槽222的上部可以由介电层212和材料层224填充。填充沟槽222的下部的介电层可以具有与隔离区域(STI)类似的功能，以分隔电路131和电路132。可以通过ALD、PVD、CVD、或其他适当的工艺来形成介电层。
参照图5A，在形成隔离栅极224之后，FinFET器件200包括被配置为分隔电路131和电路132的隔离栅极224。栅极110、111、112、114、和115是包含功能金属栅极的功能栅极。在一些实施例中，功能栅极的材料可以不同于隔离栅极中的材料。如图5B和图5D所示，隔离栅极224的高度(h1)基本大于沿隔离栅极224所形成的每个侧壁间隔件216的高度(h2)。隔离栅极224的高度(h1)也基本大于功能栅极的高度(hf)。此外，隔离栅极224延伸进入掺杂区域204，并且其底部低于功能栅极110、111、112、114、和115的底部。隔离栅极224的材料可以与功能栅极的材料相同，或具有不同的材料。示例性材料包括纯介电材料，诸如隔离栅极224中的SiO2、SiON、Si3N4、高K电介质、或它们的组合。在本实例中，工艺流程为：
1.隔离栅极多晶硅移除和沟槽蚀刻，
2.电介质沉积(重新填充隔离栅极)，以及
3.功能栅极形成(其可以进一步包括移除多晶硅栅极；形成高K栅极电介质、功函金属、以及低电阻金属。)
图6A是根据本发明的一些实施例所制造的FinFET器件的设计布局400的俯视图。图6B是根据本发明的一些实施例沿图6A中的线A-A所截取的FinFET器件650的截面图。在一些实施例中，位于有源鳍线的边缘的一个或多个栅极(例如，图1A中的栅极110和/或栅极115)也可以被移除，并且可以使用ILD层和/或栅极侧面上的间隔件侧壁作为掩模元件来形成对应的一个或多个沟槽。介电材料、或介电材料和金属材料可以用于填充一个或多个沟槽，以形成隔离栅极，诸如位于有源鳍线的边缘的栅极226和/或栅极228。隔离栅极226和/或228的形成工艺和/或材料可以基本类似于(例如，相同于)如前文所述的隔离栅极224的形成工艺和/或材料。如图6A所示，有源鳍线边缘处的隔离栅极226的形成工艺可以包括使用露出区域304的面积基本大于栅极110的面积的掩模。类似地，有源鳍线边缘处的隔离栅极228的形成工艺还可以包括使用露出区域306的面积基本大于栅极115的面积的掩模。
参照图6A和图6B，FinFET器件650包括配置为分隔电路131和电路132的隔离栅极224、以及配置在有源鳍线边缘处的隔离栅极226和228。栅极111、112、和114是含功能金属栅极的功能栅极。在如图6B所示的一些实施例中，隔离栅极224的高度(h1)基本上大于沿隔离栅极224形成的每个侧壁间隔件216的高度(h2)。如图6B所示，位于有源鳍线边缘处的侧壁间隔件216和隔离栅极226和228可以具有非对称结构。例如，侧壁间隔件216a形成在隔离栅极226或228的外侧，而隔离栅极226或228的外侧部分可以具有高度(h3)，侧壁间隔件216b形成在隔离栅极226或228的内侧，而隔离栅极226或228的内侧部分可以具有高度(h4)，高度h3基本大于高度h4。此外，隔离栅极226或228的底部可以低于功能栅极111、114的底部，并且高于隔离栅极224的底部。
图7是根据本发明的各方面的制造FinFET器件的示例性方法500的流程图。方法500包括：步骤502，提供MOSFET器件前体；步骤504，在源极/漏极部件上方沉积ILD层；步骤506，移除相邻电路之间的伪多晶硅栅极，以形成沟槽；步骤508，使用ILD层作为掩模元件来使沟槽凹进；以及步骤510，沉积一个或多个材料层，以形成隔离栅极。应理解，可以在图7的方法500之前、期间、以及之后提供附加步骤，一些其他步骤也会在本文中进行简要描述。
在步骤502处，提供了MOSFET器件前体，例如，FinFET器件前体200。在一些实施例中，MOSFET器件前体包括衬底，以及形成在衬底上方的第一有源区域和第二有源区域中的一个或多个鳍。一个或多个鳍可以由一个或多个隔离区域分隔。一个或多个栅极可以形成在一个或多个鳍上方，并且在第一有源区域和第二有源区域上方延伸。可以形成一个或多个栅极，以沿一方向延伸，该方向基本垂直于形成的一个或多个鳍延伸的方向。源极/漏极部件可以形成在MOSFET器件前体的源极/漏极区域中。
在步骤504处，ILD层沉积在每个鳍的表面的上方。ILD层可以包括氧化硅、氮氧化硅、或其他合适的介电材料。ILD层可以包括单层或多层。可以通过诸如CVD、ALD、旋涂介质(诸如SOG)的适合的技术形成该ILD层。可以执行CMP工艺以提供ILD层的平坦顶面。
在步骤506处，可以移除伪多晶硅栅极以形成设置在两个相邻电路之间的沟槽。可以使用任何适当的光刻和蚀刻工艺来移除伪多晶硅栅极。蚀刻工艺可以包括选择性湿蚀刻或选择性干蚀刻。在移除伪多晶硅栅极之后，有源区域中的一条或多条有源鳍线显露出来。在一些实施例中，光刻工艺可以包括：形成光刻胶层(抗蚀剂)；将抗蚀剂曝光为图案；执行曝光后烘培工艺；以及显影抗蚀剂以形成包含抗蚀剂的掩模元件。如图3A所示，可以通过任何适合的干蚀刻和/或湿蚀刻方法使用掩模元件露出含有伪多晶硅栅极113的区域302。掩模元件的面积可以基本大于伪多晶硅栅极的面积。
在步骤508处，可以使用ILD层作为蚀刻掩模元件使沟槽进一步凹进。剩余的间隔件侧壁也可以用作掩模元件，以使沟槽凹进。例如，如图4A和图4B所示，移除沟槽220中露出的有源鳍线106-3的一部分。在本实施例中，掩模元件露出的面积基本大于伪多晶硅栅极的面积，掩模元件可以用于蚀刻衬底以形成沟槽。
在步骤510处，一个或多个材料层可以沉积在凹进的沟槽中，以在两个相邻电路之间形成隔离栅极。在一些实施例中，隔离栅极可以包括IL/HK/MG的多层结构。在一些实施例中，隔离栅极可以包括完全填充凹进沟槽的介电材料。在一些实施例中，隔离栅极可以包括填充凹进沟槽的底部的介电材料和填充凹进沟槽的上部的IL/HK/MG结构。可以形成隔离栅极以电隔离两个相邻的电路。可以使用ALD、PVD、CVD、或其他适当的工艺形成一个或多个材料层。
但是，应理解，除了具体有所要求之外，本发明不应限于器件的特定类型。例如，本发明还可应用于其他MOSFET器件。还应理解，可以在方法之前、期间、以及之后提供附加的步骤，并且某些描述的步骤在该方法的其他实施例中可以被替换或删除。
本文的实施例描述了使用自对准蚀刻工艺形成MOSFET器件以形成隔离栅极的结构和方法，其中，该隔离栅极用于在相邻晶体管之间提供足够的电隔离。本方案涉及使用剩余的ILD层和间隔件侧壁作为蚀刻掩模元件，以在MOSFET器件中形成沟槽。之后，可以沉积一个或多个材料层，以填充沟槽，从而在相邻电路之间提供足够的电隔离。本方案提供友好的光刻图案化工艺具有改进的重叠控制，而不需使用高级的光刻工具。因此，这些实施例中不会增加额外的成本或面积损失。本方案还可以提供完全平衡的源极/漏极外延生长环境，从而可以提升器件稳定性、芯片速度、单元匹配性能，并减少备用规格(standbyspecification)。本发明的各实施例可实现对源极/漏极区域的均匀控制的提升，且实现了充分均匀的鳍端分配，从而具有更好的稳定性和工艺余量改进。
本发明提供了一种半导体结构，包括：一个或多个鳍，形成在衬底上，并沿第一方向延伸；一个或多个栅极，形成在一个或多个鳍上，并延第二方向延伸，第二方向基本垂直于第一方向，一个或多个栅极包括第一隔离栅极和至少一个功能栅极；源极/漏极部件，形成在一个或多个栅极中每一个栅极的两侧上；层间介电(ILD)层，形成在源极/漏极部件上，并且形成为与第一隔离栅极共面的顶面。第一隔离栅极的第一高度大于至少一个功能栅极中的每一个功能栅极的第二高度。
本发明提供了一种鳍式场效应晶体管(FinFET)器件，包括：衬底，包括在第一方向上彼此间隔的第一有源区域和第二有源区域；配置在第一有源区域中的第一组鳍，以及配置在第二有源区域中的第二组鳍，第一组鳍和第二组鳍中的每一组均沿第二方向延伸，第二方向基本垂直于第一方向；一个或多个栅极，配置为沿第一方向在第一有源区域和第二有源区域上方延伸，一个或多个栅极包括第一隔离栅极和至少一个功能栅极；侧壁间隔件，形成在一个或多个栅极的侧面上；源极/漏极部件，形成在侧壁间隔件的侧部上，层间介电(ILD)层，形成在源极/漏极部件上并形成与一个或多个栅极共面的顶面。第一隔离栅极的第一高度基本大于形成在第一隔离栅极的侧面上的侧壁间隔件的第二高度。
本发明提供了一种形成半导体器件的方法，包括：提供器件前体，器件前体包括：衬底，包括在第一方向上彼此间隔开的第一有源区域和第二有源区域；配置在第一有源区域中的第一组鳍，以及配置在第二有源区域中的第二组鳍，第一组鳍和第二组鳍中的每一组均沿第二方向延伸，第二方向基本垂直于第一方向；以及包含多晶硅栅极的一个或多个栅极，配置为在第一有源区域和第二有源区域上方延伸，一个或多个栅极中的每一个均沿第一方向延伸。多晶硅栅极被配置为分隔第一电路和第二电路。该方法还包括在衬底上方沉积层间介电(ILD)层；移除多晶硅栅极，以形成沟槽；使用ILD层作为蚀刻掩模元件来朝向衬底使沟槽凹进；以及在凹进的沟槽中沉积一个或多个材料层，以在第一电路和第二电路之间形成隔离栅极。
本发明提供了一种形成半导体器件的方法，包括：在衬底上的n阱区域中形成第一组鳍，在p阱区域中形成第二组鳍；形成一个或多个隔离部件，以分隔第一组鳍和第二组鳍中的相邻鳍；在第一组鳍和第二组鳍上形成包含多晶硅栅极的一个或多个栅极，多晶硅栅极被配置为分隔第一电路和第二电路；沿多晶硅栅极形成侧壁间隔件；在衬底上以及多晶硅栅极的两侧形成源极/漏极部件；在源极/漏极部件上沉积层间介电(ILD)层；移除多晶硅栅极，以在第一电路和第二电路之间形成沟槽；使用ILD层作为蚀刻掩模元件将沟槽凹进至低于源极/漏极部件的底部的深度，以形成V形沟槽；以及在V形沟槽中沉积一个或多个材料层，以在第一电路和第二电路之间形成隔离栅极。
在一些实施例中，使沟槽凹进进一步包括：使用ILD层和沿多晶硅栅极的侧壁间隔件作为蚀刻掩模元件。
在一些实施例中，沉积所述一个或多个材料层包括在V形沟槽中沉积界面层(IL)/高k(HK)介电层/金属栅极(MG)。
在一些实施例中，沉积一个或多个材料层包括在V形沟槽中沉积介电层。
前文列出了多个实施例的特征，从而使本领域技术人员可以更好地理解本发明的各个方面。本领域技术人员应理解，其可以容易地将本公开用作设计或修改其他工艺或结构的基础，从而实现相同目的和/或实现本发明引入的实施例的相同优点。本领域技术人员还应理解，这种等效结构不偏离本发明的主旨和范围，并且其可以在不背离本发明主旨和范围的前提下进行多种改变、替换、或变化。

Claims (17)

1.一种半导体器件，所述器件包括：
一个或多个鳍，形成在衬底上，并沿第一方向延伸；
多个栅极，形成在所述一个或多个鳍上，并沿第二方向延伸，所述第二方向垂直于所述第一方向，所述多个栅极包括第一隔离栅极和至少一个功能栅极；
源极/漏极部件，形成在所述多个栅极中的每一个栅极的两侧上；
层间介电(ILD)层，形成在所述源极/漏极部件上，并且形成与所述第一隔离栅极共面的顶面；
其中，所述第一隔离栅极的第一高度大于所述至少一个功能栅极中的每一个功能栅极的第二高度，
其中，所述第一隔离栅极的下部包括介电材料，所述第一隔离栅极的上部包括界面层(IL)/高k(HK)介电层/金属栅极(MG)。
2.根据权利要求1所述的器件，
其中，所述高k介电层包括选自由HfO2、Ta2O5、和Al2O3所组成的组中的一种或多种材料，以及
其中，所述金属栅极包括选自由Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、WN、Cu、和W所组成的组中的一种或多种材料。
3.根据权利要求1所述的器件，其中，所述介电材料包括选自由SiO2、LaO、Al(II)O、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、HfO2、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4、以及氮氧化硅(SiON)所组成的组中的一种或多种材料。
4.根据权利要求1所述的器件，进一步包括形成在所述衬底上的一个或多个隔离区域，其中，通过所述一个或多个隔离区域分隔所述一个或多个鳍。
5.根据权利要求1所述的器件，其中，所述一个或多个鳍包括形成在n阱区域中的第一组鳍和形成在p阱区域中的第二组鳍。
6.根据权利要求1所述的器件，进一步包括：
侧壁间隔件，沿所述多个栅极中的每一个栅极形成，
其中，所述第一隔离栅极的所述第一高度大于沿所述第一隔离栅极所形成的每一个侧壁间隔件的第三高度。
7.根据权利要求6所述的器件，其中，沿所述第一隔离栅极所形成的所述侧壁间隔件包括第一材料，所述第一材料不同于包含在所述第一隔离栅极中的所述介电材料。
8.根据权利要求1所述的器件，进一步包括：
第二隔离栅极，形成在所述一个或多个鳍的边缘处；
第一侧壁间隔件，形成在所述第二隔离栅极的外侧上；以及
第二侧壁间隔件，形成在所述第二隔离栅极的内侧上，
其中，所述第一侧壁间隔件的第四高度大于所述第二侧壁间隔件的第五高度。
9.根据权利要求1所述的器件，所述源极/漏极部件的顶面与所述第一隔离栅极的底部之间的深度在50nm到200nm之间的范围内。
10.一种鳍式场效应晶体管(FinFET)器件，所述器件包括：
衬底，包括在第一方向上彼此间隔开的第一有源区域和第二有源区域；
配置在所述第一有源区域中的第一组鳍，以及配置在所述第二有源区域中的第二组鳍，所述第一组鳍和所述第二组鳍中的每一组均沿第二方向延伸，所述第二方向垂直于所述第一方向；
多个栅极，配置为沿所述第一方向在所述第一有源区域和所述第二有源区域上方延伸，所述多个栅极包括第一隔离栅极和至少一个功能栅极；
侧壁间隔件，形成在所述多个栅极的侧面上；
源极/漏极部件，形成在所述侧壁间隔件的侧部上；以及
层间介电(ILD)层，形成在所述源极/漏极部件上并形成与所述多个栅极共面的顶面，
其中，所述第一隔离栅极的第一高度大于形成在所述第一隔离栅极的侧面上的侧壁间隔件的第二高度，
其中，所述第一隔离栅极的下部包括介电材料，所述第一隔离栅极的上部包括界面层(IL)/高k(HK)介电层/金属栅极(MG)。
11.根据权利要求10所述的器件，其中，所述第一隔离栅极的第一高度大于所述至少一个功能栅极中的每一个功能栅极的第三高度。
12.根据权利要求10所述的器件，进一步包括：
第二隔离栅极，形成在所述一个或多个鳍的边缘处；
第一侧壁间隔件，形成在所述第二隔离栅极的外侧上；以及
第二侧壁间隔件，形成在所述第二隔离栅极的内侧上，
其中，所述第二隔离栅极的外侧部分和所述第一侧壁间隔件具有第四高度，
其中，所述第二隔离栅极的内侧部分和所述第二侧壁间隔件具有第五高度，以及
其中，所述第四高度大于所述第五高度。
13.根据权利要求10所述的器件，其中，所述至少一个功能栅极包括与所述介电材料不同的材料。
14.一种形成半导体器件的方法，所述方法包括：
提供器件前体，所述器件前体包括：
衬底，包括在第一方向上彼此间隔开的第一有源区域和第二有源区域；
配置在所述第一有源区域中的第一组鳍，以及配置在所述第二有源区域中的第二组鳍，所述第一组鳍和所述第二组鳍中的每一组均沿第二方向延伸，所述第二方向垂直于所述第一方向；以及
包括多晶硅栅极的一个或多个栅极，配置为在所述第一有源区域和所述第二有源区域上方延伸，所述一个或多个栅极中的每一个栅极均沿所述第一方向延伸；
其中，所述多晶硅栅极被配置为分隔第一电路和第二电路；
在所述衬底上方沉积层间介电(ILD)层；
移除所述多晶硅栅极，以形成沟槽；
使用所述层间介电层作为蚀刻掩模元件来朝向所述衬底使所述沟槽凹进；以及
在凹进的沟槽中沉积一个或多个材料层，以在所述第一电路和所述第二电路之间形成隔离栅极，
其中，沉积所述一个或多个材料层包括在所述凹进的沟槽的下部沉积介电层以及在所述凹进的沟槽的上部沉积界面层(IL)/高k(HK)介电层/金属栅极(MG)。
15.根据权利要求14所述的方法，进一步包括：
形成源极/漏极部件，所述源极/漏极部件由所述衬底上的所述一个或多个栅极分隔，
其中，所述层间介电层形成在所述源极/漏极部件上。
16.根据权利要求14所述的方法，进一步包括：
沿所述一个或多个栅极中的每一个栅极形成间隔件侧壁，
其中，使所述沟槽凹进包括使用所述层间介电层和所述侧壁间隔件作为蚀刻掩模元件来形成V形沟槽。
17.根据权利要求14所述的方法，进一步包括：
所述第一有源区域掺杂有n型掺杂剂，以在p型MOSFET(PMOSFET)中形成n阱区域；以及
所述第二有源区域掺杂有p型掺杂剂，以在n型MOSFET(NMOSFET)中形成p阱区域。
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