KR102455609B1 - 반도체 장치 - Google Patents

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Abstract

반도체 장치는 기판 상에 제1 방향으로 각각 연장되며 상기 제1 방향과 다른 제2 방향으로 서로 이격된 액티브 핀들, 상기 기판 상에 상기 제2 방향으로 연장되어 상기 액티브 핀들과 접촉하는 도전 구조물, 상기 기판과 상기 도전 구조물 사이에 형성되며, 상기 액티브 핀들 중 제1 액티브 핀을 상기 제1 방향으로 분리하는 제1 확산 방지 패턴, 및 상기 기판 상에 형성되어 상기 도전 구조물에 상기 제1 방향으로 인접하고 상기 도전 구조물의 저면보다 더 높은 상면을 가지며, 상기 액티브 핀들 중 제2 액티브 핀을 상기 제1 방향으로 분리하는 제2 확산 방지 패턴을 포함할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다. 보다 자세하게 본 발명은 핀펫을 포함하는 반도체 장치에 관한 것이다.
스탠더드 셀들사이 혹은, 동일스탠더드 셀 내에서도 서로이웃하는 특정 영역들 사이의 전기적 절연을 위해서 확산 방지(diffusion break) 패턴을 형성할 수 있다. 상기확산 방지 패턴은 액티브 핀 형성 후, 이를제거하여 형성할 수 있다. 상기 확산 방지패턴은 그 재질에 따라상기 액티브 핀에스트레스를 인가할 수 있으며, 이에 따라 상기액티브 핀 상에 형성되는 트랜지스터의 특성을 변경시킬 수 있다.
본 발명의 과제는 개선된 특성을 갖는 반도체 장치를 제공하는 데 있다.
상기 본 발명의 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는 기판 상에 제1 방향으로 각각 연장되며 상기 제1 방향과 다른 제2 방향으로 서로 이격된 액티브 핀들, 상기 기판 상에 상기 제2 방향으로 연장되어 상기 액티브 핀들과 접촉하는 도전 구조물, 상기 기판과 상기 도전 구조물 사이에 형성되며, 상기 액티브 핀들 중 제1 액티브 핀을 상기 제1 방향으로 분리하는 제1 확산 방지 패턴, 및 상기 기판 상에 형성되어 상기 도전 구조물에 상기 제1 방향으로 인접하고 상기 도전 구조물의 저면보다 더 높은 상면을 가지며, 상기 액티브 핀들 중 제2 액티브 핀을 상기 제1 방향으로 분리하는 제2 확산 방지 패턴을 포함할 수 있다.
상기 본 발명의 과제를 달성하기 위한 다른 실시예들에 따른반도체 장치는 기판 상에 제1 방향으로 각각 연장되며 상기 제1 방향과 다른 제2 방향으로 서로 이격된 액티브 핀들, 상기 기판 상에 형성되어 상기 액티브 핀들 중 제1 액티브 핀을 상기 제1 방향으로 분리하는 제1 확산 방지 패턴, 상기 제1 액티브 핀 및 상기 제1 확산 방지 패턴 상에 형성된 도전 구조물,
상기 기판 상에 형성되어 상기 액티브 핀들 중 제2 액티브 핀을 상기 제1 방향으로 분리하며, 상기 도전 구조물의 상기 제2 방향으로의 일단에 접촉하는 제2 확산 방지 패턴을 포함할 수 있다.
상기 본 발명의 과제를 달성하기 위한 또 다른실시예들에 따른 반도체 장치는 제1 방향으로 각각 연장되며, 상기 제1 방향과 다른 제2 방향으로 배열된 제1 및 제2 영역들을 포함하는 기판의 상기 제1 및 제2 영역들 상에 각각 형성된 제1 및 제2 액티브 핀들, 상기 기판의 제1 영역 상에 형성되어 상기 제1 액티브 핀을 상기 제1 방향으로 분리하는 제1 확산 방지 패턴, 상기 제1 액티브 핀, 상기 제1 확산 방지 패턴, 및 상기 제2 액티브 핀 상에 상기 제2 방향으로 각각 연장된 도전 구조물들, 및 상기 기판 상에 형성되어 상기 제2 액티브 핀을 상기 제1 방향으로 분리하며, 적어도 상기 기판의 제2 영역 상의 상기 도전 구조물들 부분 사이에 형성된 제2 확산 방지 패턴을 포함할 수 있다.
상기본 발명의 과제를 달성하기 위한 또 다른 실시예들에 따른 반도체 장치는 제1 방향으로 각각 연장되며, 상기 제1 방향과 다른 제2 방향으로 배열된 제1 및 제2 영역들을 포함하는 기판의 상기 제1 및 제2 영역들 상에 각각 형성된 제1 및 제2 액티브 핀들, 상기 기판의 제1 영역 상에 형성되어 상기 제1 액티브 핀을 상기 제1 방향으로 분리하는 제1 확산 방지 패턴, 상기 제1 액티브 핀 및 상기 제1 확산 방지 패턴 상에 형성된 도전 구조물들, 및 상기 기판의 제2 영역 상에 형성되어 상기 제2 액티브 핀을 상기 제1 방향으로 분리하며, 상기 도전 구조물들 중 적어도 하나의 상기 제2 방향으로의 일단에 접촉하는 제2 확산 방지 패턴을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치에서, 산화물을 포함하는 제1 확산 방지 패턴을 통해 NMOS 영역의 액티브 핀을 분리시켜 이들을 서로 전기적으로 절연시킬 수 있으며, 질화물을 포함하는 제2 확산 방지 패턴을 통해 PMOS 영역의 액티브 핀을 분리시켜 이들을 서로 전기적으로 절연시킬 수 있다. 이에 따라, NMOS 트랜지스터 및 PMOS 트랜지스터의 채널들에는 인장 스트레스 및 압축 스트레스가 각각 인가되어, 이들의 전기적 성능이 향상될 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1 내지 도 21은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 22 및 23은 예시적인 실시예들에 따른 반도체 장치를 제조하는 방법을 설명하기 위한 평면도 및 단면도들이다.
도 24 내지 도 27은 예시적인 실시예들에 따른 반도체 장치를 제조하는 방법을 설명하기 위한 평면도 및 단면도들이다.
도 28은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도로서, 대응하는 평면도의 C-C'선을 따라 절단한 단면도이다.
도 29 내지 도 33은 예시적인 실시예들에 따른 반도체 장치를 제조하는 방법을 설명하기 위한 평면도들 및 단면도들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
이하에서는, 기판 상면에 평행하며 서로 교차하는 두 방향들을 각각 제1 및 제2 방향들로 정의하며, 또한 상기 기판 상면에 수직한 방향을 제3 방향으로 정의한다. 예시적인 실시예들에 있어서, 상기 제1 및 제2 방향들은 서로 직교할 수 있다.
[실시예]
도 1 내지 도 21은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 1, 3, 5, 9, 13 및 16은 상기 반도체 장치를 설명하기 위한 평면도들이고, 도 2, 4, 6-8, 10-12, 14-15, 17-19, 20a, 20b 및 21은 상기 반도체 장치를 설명하기 위한 단면도들이다.
이때, 도 2, 4, 10, 17 및 25는 대응하는 각 평면도들의 A-A'선을 따라 절단한 단면도들이고, 도 6, 18 및 26은 대응하는 각 평면도들의 B-B'선을 따라 절단한 단면도들이며, 도 7, 11-12, 19 및 21은 대응하는 각 평면도들의 C-C'선을 따라 절단한 단면도들이고, 도 8, 14-15, 20a 및 20b는 대응하는 각 평면도들의 D-D'선을 따라 절단한 단면도들이며, 도 29는 대응하는 평면도의 E-E'선을 따라 절단한 단면도이다.
도 1 및 2를 참조하면, 제1 및 제2 영역들(I, II)을 포함하는 기판(100)의 상부를 부분적으로 식각하여 제1 리세스를 형성하며, 이에 따라 기판(100) 상부로 돌출된 복수의 액티브 핀들(105)이 형성될 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 반도체 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
예시적인 실시예들에 있어서, 기판(100)의 제1 영역(I)은 엔모스(Negative-channel Metal Oxide Semiconductor: NMOS) 트랜지스터들이 형성되는 NMOS 영역일 수 있고, 기판(100)의 제2 영역(II)은 피모스(Positive-channel Metal Oxide Semiconductor: PMOS) 트랜지스터들이 형성되는 PMOS 영역일 수 있다. 제1 및 제2 영역들(I, II)은 상기 제2 방향으로 배열될 수 있다.
예시적인 실시예들에 있어서, 각 액티브 핀들(105)은 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 이때, 기판(100)의 제1 영역(I) 상에 형성되는 액티브 핀들(105)은 제1 액티브 핀들로, 기판(100)의 제2 영역(II) 상에 형성되는 액티브 핀들(105)은 제2 액티브 핀들로 지칭할 수도 있다.
이후, 액티브 핀들(105)을 커버하면서 상기 제1 리세스를 채우는 제1 소자 분리막을 기판(100) 상에 형성하고, 액티브 핀들(105) 상면이 노출될 때까지 상기 제1 소자 분리막을 평탄화함으로써, 액티브 핀들(105)의 측벽을 커버하는 제1 소자 분리 패턴(120)을 형성할 수 있다. 제1 소자 분리 패턴(120)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백 공정을 포함할 수 있다.
이후, 액티브 핀들(105) 중 일부를 노출시키는 제1 식각 마스크(도시되지 않음)를 사용하는 식각 공정을 수행하여, 상기 노출된 액티브 핀들(105) 일부, 이에 상기 제2 방향으로 인접하는 제1 소자 분리 패턴(120)의 일부, 및 이들 하부의 기판(100) 상부를 제거하여 제2 리세스를 형성한 후, 상기 제2 리세스를 채우는 제2 소자 분리 패턴(130)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 소자 분리 패턴(130)은 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 도면 상에서는, 기판(100)의 제1 및 제2 영역들(I, II) 사이의 경계 영역에 형성된 액티브 핀(105)이 제거되어 제2 소자 분리 패턴(130)이 형성된 것이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다.
예시적인 실시예들에 있어서, 제2 소자 분리 패턴(130)의 저면은 제1 소자 분리 패턴(120)의 저면보다 낮을 수 있다. 제2 소자 분리 패턴(130)은 예를 들어, 실리콘 산화물과 같은 산화물 및/또는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다. 일 실시예에 있어서, 제2 소자 분리 패턴(130)은 제1 소자 분리 패턴(120)과 실질적으로 동일한 물질을 포함할 수 있으며, 이에 따라 이에 병합될 수 있다.
도 3 및 4를 참조하면, 기판(100)의 제1 영역(I) 상에 형성된 액티브 핀들(105) 즉, 상기 제1 액티브 핀들 중 적어도 일부를 관통하여 상기 제1 방향으로 이들을 분리시키는 제1 확산 방지 패턴(140)을 형성할 수 있다.
제1 확산 방지 패턴(140)은 제2 식각 마스크(도시되지 않음)를 사용하는 식각 공정을 수행하여, 상기 제1 방향으로 연장되는 상기 제1 액티브 핀들 중 일부 및 이에 상기 제2 방향으로 인접하는 제1 소자 분리 패턴(120)의 일부를 제거하여 제3 리세스를 형성한 후, 상기 제3 리세스를 채우도록 형성될 수 있다.
도면 상에서는 상기 제2 방향으로 연장되어 상기 제1 액티브 핀들 중 2개의 제1 액티브 핀들을 관통하도록 형성된 제1 확산 방지 패턴(140)이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다.
예시적인 실시예들에 있어서, 제1 확산 방지 패턴(140)의 저면은 상기 제1 액티브 핀들의 저면과 동일하거나 낮을 수 있으며, 이에 따라 제1 확산 방지 패턴(140)에 의해서, 상기 제1 방향으로 연장되는 상기 각 제1 액티브 핀들이 상기 제1 방향으로 서로 분리될 수 있다. 제1 확산 방지 패턴(140)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 일 실시예에 있어서, 제1 확산 방지 패턴(140)은 이에 접촉하는 제1 소자 분리 패턴(120) 및/또는 제2 소자 분리 패턴(130)과 실질적으로 동일한 물질을 포함하여 이에 병합될 수 있다.
이후, 제1 및 제2 소자 분리 패턴들(120, 130)의 상부를 제거하여 각 액티브 핀들(105)의 상부를 노출시킬 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 소자 분리 패턴들(120, 130)의 상부는 에치 백 공정에 의해 제거될 수 있으며, 이때 제1 확산 방지 패턴(140)의 상부도 함께 제거될 수 있다.
각 액티브 핀들(105)은 제1 소자 분리 패턴(120) 및 제1 확산 방지 패턴(140)에 의해 측벽이 커버된 하부 액티브 패턴(105b)과, 이들 상부로 상기 제3 방향을 따라 돌출된 상부 액티브 패턴(105a)을 포함할 수 있다.
이후, 기판(100)의 제1 및 제2 영역들(I, II) 상부에 각각 제1 및 제2 불순물 영역들(152, 154)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 불순물 영역들(152, 154)은 상기 제1 및 제2 액티브 핀들 하부의 기판(100) 상부에 형성될 수 있다. 이때, 제1 및 제2 불순물 영역들(152, 154)은 각각 p형 및 n형 불순물들을 도핑함으로써 형성될 수 있다.
도 5 내지 도 8을 참조하면, 기판(100) 상에 더미 게이트 구조물(190)을 형성할 수 있다.
더미 게이트 구조물(190)은 액티브 핀들(105), 제1 및 제2소자 분리 패턴들(120, 130), 및 제1 확산 방지 패턴(140) 상에 더미 게이트 절연막, 더미 게이트 전극막 및 더미 게이트 마스크 막을 순차적으로 형성하고, 제3 식각 마스크(도시되지 않음)를 사용하여 상기 더미 게이트 마스크 막을 식각함으로써 더미 게이트 마스크(180)를 형성한 후, 이를 식각 마스크로 사용하여 상기 더미 게이트 전극막 및 상기 더미 게이트 절연막을 식각함으로써 형성될 수 있다. 이에 따라, 더미 게이트 구조물(190)은 순차적으로 적층된 더미 게이트 절연 패턴(160), 더미 게이트 전극(170) 및 더미 게이트 마스크(180)를 포함할 수 있다.
상기 더미 게이트 절연막, 상기 더미 게이트 전극막, 및 상기 더미 게이트 마스크 막은 예를 들어, 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성될 수 있다. 상기 더미 게이트 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 상기 더미 게이트 전극막은 예를 들어, 폴리실리콘을 포함할 수 있으며, 상기 더미 게이트 마스크 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 더미 게이트 구조물(190)은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다. 더미 게이트 구조물들(190) 중에서 제1 더미 게이트 구조물은 액티브 핀들(105), 제1 및 제2 소자 분리 패턴들(120, 130), 및 제1 확산 방지 패턴(140) 상에 형성될 수 있으며, 더미 게이트 구조물들(190) 중에서 제2 더미 게이트 구조물은 액티브 핀들(105), 및 제1 및 제2 소자 분리 패턴들(120, 130) 상에 형성될 수 있다. 도면 상에서는 상기 제1 방향으로 서로 이웃하는 2개의 제1 더미 게이트 구조물들이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다.
예시적인 실시예들에 있어서, 기판(100)의 제1 영역(I) 상에서, 상기 각 제1 더미 게이트 구조물들의 하면 일부는 상기 제1 액티브 핀들에 접촉할 수 있으며, 하면의 다른 일부는 제1 확산 방지 패턴(140)에 접촉할 수 있다. 이때, 제1 확산 방지 패턴(140)의 상면이 상기 제1 액티브 핀의 상면보다 낮으므로, 상기 각 제1 더미 게이트 구조물의 하면은 계단 형상을 가질 수 있다.
도 9 내지 도 11을 참조하면, 더미 게이트 구조물(190)의 측벽 상에 게이트 스페이서(200)를 형성할 수 있으며,이때 각 액티브 핀들(105)의 측벽 상에는 핀 스페이서(210)가 형성될 수 있다.
예시적인 실시예들에 있어서, 게이트 스페이서(200) 및 핀 스페이서(210)는 더미 게이트 구조물들(190), 액티브 핀들(105), 제1 및 제2 소자 분리 패턴들(120, 130), 및 제1 확산 방지 패턴(140) 상에 스페이서 막을 형성하고 이를 이방성 식각함으로써 형성할 수 있다. 상기 스페이서 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다. 게이트 스페이서(200) 및 핀 스페이서(210)는 단순히 절연 스페이서로 지칭될 수도 있다.
이후, 더미 게이트 구조물(190)에 인접한 액티브 핀들(105)의 상부를 식각하여 제4 리세스를 형성하고, 상기 제4 리세스를 채우는 소스/드레인 층(220)을 형성할 수 있다.
먼저, 더미 게이트 구조물(190) 및 이의 측벽에 형성된 게이트 스페이서(200)를 식각 마스크로 사용하여 각 액티브 핀들(105)을 부분적으로 제거함으로써 상기 제4 리세스를 형성할 수 있다. 이때, 핀 스페이서(210)도 부분적으로 혹은 전체적으로 제거될 수 있다. 한편, 도면 상에서는 각 액티브 핀들(105) 중에서 상부 액티브 패턴(105a)의 일부가 식각되어 상기 제4 리세스가 형성된 것이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다. 즉, 상기 제4 리세스는 상부 액티브 패턴(105a)뿐만 아니라 하부 액티브 패턴(105b)의 일부도 함께 식각되어 형성될 수도 있다.
이후, 상기 제4 리세스에 의해 노출된 각 액티브 핀들(105) 상면을 시드로 사용하는 선택적 에피택시얼 성장(SEG) 공정을 수행함으로써 소스/드레인 층(220)을 형성할 수 있다.
예시적인 실시예들에 있어서, 기판(100)의 제1 영역(I) 상에 형성된 소스/드레인 층(220)은 예를 들어, 다이실란(Si2H6) 가스와 같은 실리콘 소스 가스 및 SiH3CH3 가스와 같은 탄소 소스 가스를 함께 사용하여 SEG 공정을 수행함으로써 형성될 수 있으며, 이에 따라 단결정 실리콘 탄화물(SiC) 층이 형성될 수 있다. 이와는 달리, 소스/드레인 층(220)은 예를 들어, 다이실란(Si2H6) 가스와 같은 실리콘 소스 가스만을 사용하여 SEG 공정을 수행함으로써 형성될 수도 있으며, 이에 따라 단결정 실리콘 층이 형성될 수 있다. 이때, n형 불순물 소스 가스, 예를 들어, 포스핀(PH3) 가스 등을 함께 사용하여, n형 불순물이 도핑된 단결정 실리콘 탄화물 층 혹은 n형 불순물이 도핑된 단결정 실리콘 층을 형성할 수 있다.
예시적인 실시예들에 있어서, 기판(100)의 제2 영역(II) 상에 형성된 소스/드레인 층(220)은 예를 들어, 디클로로실란(SiH2Cl2) 가스와 같은 실리콘 소스 가스, 사수소화 게르마늄(GeH4) 가스와 같은 게르마늄 소스 가스를 함께 사용하여 SEG 공정을 수행함으로써 형성될 수 있으며, 이에 따라 단결정 실리콘-게르마늄(SiGe) 층이 형성될 수 있다. 이때, p형 불순물 소스 가스, 예를 들어, 디보란(B2H6) 가스 등을 함께 사용하여, p형 불순물이 도핑된 단결정 실리콘-게르마늄 층을 형성할 수 있다.
소스/드레인 층(220)은 수직 및 수평 방향으로 성장하여, 상기 제4리세스를 채울 뿐만 아니라 상부가 게이트 스페이서(200)의 일부와 접촉할 수 있다. 이때, 소스/드레인 층(220)은 상기 제2 방향으로의 단면이 5각형 혹은 6각형에 유사한 형상을 가질 수 있으며, 서로 인접하는 액티브 핀들(105) 사이의 거리가 작을 경우, 서로 인접하여 성장하는 소스/드레인 층들(220)의 측벽이 서로 결합되어 하나의 층으로 형성될 수 있다. 도면 상에서는 서로 인접하는 2개의 액티브 핀들(105) 상에서 각각 성장하여 서로 결합된 하나의 소스/드레인 층(220)이 도시되어 있다.
이후, 더미 게이트 구조물(190), 게이트 스페이서(200), 핀 스페이서(210), 및 소스/드레인 층(220)을 덮는 제1 층간 절연막(230)을 액티브 핀들(105), 제1 및 제2 소자 분리 패턴들(120, 130), 및 제1 확산 방지 패턴(140) 상에 형성한 후, 더미 게이트 구조물(190)에 포함된 더미 게이트 전극(170)의 상면이 노출될 때까지 제1 층간 절연막(230)을 평탄화한다. 이때, 더미 게이트 마스크(180)도 함께 제거될 수 있으며, 게이트 스페이서(200)의 상부도 부분적으로 제거될 수 있다. 한편, 서로 병합되어 하나로 형성된 소스/드레인 층(220)과 제1 소자 분리 패턴(120) 사이에는 제1 층간 절연막(230)이 완전히 채워지지 않을 수 있으며, 이에 따라 에어 갭(235)이 형성될 수 있다. 제1 층간 절연막(230)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
이후, 노출된 더미 게이트 전극(170) 및 그 하부에 형성된 더미 게이트 절연 패턴(160)을 제거하여, 게이트 스페이서(200)의 내측벽, 액티브 핀(105)의 상면, 제1및 제2 소자 분리 패턴들(120, 130)의 상면, 및 제1 확산 방지 패턴(140)의 상면을 노출시키는 제1 개구(240)를 형성하고, 제1 개구(240)를 채우는 게이트 구조물(290)을 형성할 수 있다.
구체적으로, 제1 개구(240)에 의해 노출된 액티브 핀들(105) 상면에 대한 열산화 공정을 수행하여 인터페이스 패턴(250)을 형성한 후, 인터페이스 패턴(250), 제1 및 제2 소자 분리 패턴들(120, 130), 제1 확산 방지 패턴(140), 게이트 스페이서(200) 및 제1 층간 절연막(230) 상에 게이트 절연막 및 일함수 조절막을 순차적으로 형성하고, 제1 개구(240)의 나머지 부분을 채우는 게이트 전극막을 상기 게이트 절연막 상에 형성한다.
상기 게이트 절연막, 상기 일함수 조절막 및 상기 게이트 전극막은 은 화학 기상 증착(CVD) 공정 또는 원자층 증착(ALD) 공정에 의해 형성될 수 있다. 한편, 인터페이스 패턴(250)은 상기 게이트 절연막과 유사하게, 열산화 공정 대신에 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성될 수도 있으며, 이 경우에 인터페이스 패턴(250)은 액티브 핀(105) 상면뿐만 아니라 제1 및 제2 소자 분리 패턴들(120, 130) 상면, 제1 확산 방지 패턴(140) 상면, 및 게이트 스페이서(200)의 내측벽 상에도 형성될 수 있다.
이후, 제1 층간 절연막(230)의 상면이 노출될 때까지, 상기 게이트 전극막, 상기 일함수 조절막 및 상기 게이트 절연막을 평탄화하여, 인터페이스 패턴(250) 상면, 제1 및 제2 소자 분리 패턴들(120, 130) 상면, 제1 확산 방지 패턴(140) 상면, 및 게이트 스페이서(200)의 내측벽 상에 순차적으로 적층된 게이트 절연 패턴(260) 및 일함수 조절 패턴(270)을 형성하고, 일함수 조절 패턴(270) 상에 제1 개구(240)의 나머지 부분을 채우는 게이트 전극(280)을 형성할 수 있다. 이에 따라, 게이트 전극(280)의 저면 및 측벽은 일함수 조절 패턴(270)에 의해 커버될 수 있다.
순차적으로 적층된 인터페이스 패턴(250), 게이트 절연 패턴(260), 일함수 조절 패턴(270) 및 게이트 전극(280)은 게이트 구조물(290)을 형성할 수 있으며, 소스/드레인 층(220)과 함께 기판(100)의 제1 및 제2 영역들(I, II) 상에서 각각 NMOS 및 PMOS 트랜지스터들을 형성할 수 있다.
인터페이스 패턴(250)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 게이트 절연 패턴(260)은 예를 들어, 하프늄 산화물, 탄탈륨 산화물, 지르코늄 산화물 등과 같은 금속 산화물을 포함할 수 있으며, 일함수 조절 패턴(270)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등과 같은 금속 질화물을 포함할 수 있고, 게이트 전극(280)은 예를 들어, 알루미늄, 구리, 티타늄, 탄탈륨 등의 저 저항 금속, 이들의 질화물, 혹은 이들의 합금을 포함할 수 있다.
한편, 더미 게이트 구조물(190) 중에서 제1 더미 게이트 구조물을 대체하여 형성되는 게이트 구조물(290)은 제1 게이트 구조물로 지칭될 수도 있다.
도 12를 참조하면, 게이트 구조물(290)의 상부를 제거하여 제5 리세스를 형성한 후, 상기 제5 리세스를 채우는 캐핑 패턴(300)을 형성할 수 있다.
캐핑 패턴(300)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 13 및 14를 참조하면, 캐핑 패턴(300), 게이트 스페이서(200), 및 제1 층간 절연막(230) 상에 이들을 부분적으로 노출시키는 제2 개구(320)를 갖는 제4 식각 마스크(310)를 형성한 후, 게이트 구조물(290) 상면이 노출될 때까지 제4 식각 마스크(310)를 사용하는 제1 식각 공정을 수행하여 캐핑 패턴(300), 게이트 스페이서(200), 및 제1 층간 절연막(230)을 식각할 수 있다. 제4 식각 마스크(310)는 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 제2 개구(320)는 기판(100)의 제2 영역(II) 상의 상기 제1 게이트 구조물 부분 및 이에 상기 제1 방향을 따라 인접하는 제1 층간 절연막(230) 부분에 상기 제3 방향으로 오버랩될 수 있다. 도면 상에서는 제2 개구(320)가 기판(100)의 제2 영역(II) 상에 형성된 상기 제1 방향으로 서로 이웃하는 2개의 제1 게이트 구조물들 부분 및 이들 사이의 제1 층간 절연막(230) 부분과 오버랩되며, 상기 제2 방향으로 연장되어 상기 제2 방향으로 서로 이격된 2개의 제2 액티브 핀들과 오버랩되는 것이 도시되어 있다.
상기 제1 식각 공정에 의해서, 제2 개구(320)가 하부로 확장되어 기판(100)의 제2 영역(II) 상의 상기 제1 게이트 구조물들의 적어도 상면 일부가 노출될 수 있으며, 이들 사이의 소스/드레인 층(220) 상면도 노출될 수 있다.
이후, 상기 노출된 소스/드레인 층(220) 및 그 하부의 액티브 핀(105)을 식각하는 제2 식각 공정을 수행할 수 있으며, 이에 따라 기판(100) 상면을 노출시키며 상부의 제2 개구(320)와 연통하는 제3 개구(330)가 형성될 수 있다. 예시적인 실시예들에 있어서, 제3 개구(330)는 액티브 핀(105)의 저면보다 더 낮은 저면을 갖도록 깊게 형성될 수 있으며, 이에 따라 상기 제1 방향으로 연장되는 상기 제2 액티브 핀을 상기 제1 방향으로 분리할 수 있다. 또한, 제3 개구(330)는 기판(100)의 제2 영역(II) 상에서 상기 제2 방향으로 연장될 수 있다.
한편, 상기 제1 및 제2 식각 공정들을 통해서, 상기 제1 게이트 구조물 상면을 커버하는 캐핑 패턴(300)은 전부가 제거되거나, 혹은 일부가 잔류할 수도 있다. 또한, 상기 제1 게이트 구조물들 사이의 소스/드레인 층(220)이 제거되었으므로, 상기 각 제1 게이트 구조물들은 더 이상 게이트 구조물로서의 역할을 수행할 수가 없다. 이에 따라, 이하에서는 상기 각 제1 게이트 구조물들은 단순히 도전 구조물로 지칭하기로 한다.
도 15를 참조하면, 제2 및 제3 개구들(320, 330)를 채우는 제2 확산 방지 패턴(340)을 형성할 수 있다.
제2 확산 방지 패턴(340)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다. 제2 및 제3 개구들(320, 330)의 형상에 대응하여, 제2 확산 방지 패턴(340)은 저면이 상기 제2 액티브 핀보다 낮을 수 있으며, 상면이 상기 도전 구조물보다 높을 수 있다. 이때, 캐핑 패턴(300)의 잔류 여부에 따라, 제2 확산 방지 패턴(340)은 상기 도전 구조물의 상면에 부분적으로 접촉하거나 전체적으로 접촉할 수 있다.
도 16 내지 도 19, 도 20a, 및 도 21을 참조하면, 제4 식각 마스크(310) 및 제2 확산 방지 패턴(340) 상에 제2 층간 절연막(350)을 형성한 후, 제2 층간 절연막(350), 제4 식각 마스크(310) 및 제1 층간 절연막(230)을 관통하여 소스/드레인 층(220)의 상면을 노출시키는 제4 개구(360)를 형성하고, 제4 개구(360)에 의해 노출된 소스/드레인 층(220) 상면에 금속 실리사이드 패턴(370)을 형성할 수 있다. 제2 층간 절연막(350)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
금속 실리사이드 패턴(370)은 제4 개구(360)의 저면 및 측벽, 및 제2 층간 절연막(350) 상면에 금속막을 형성하고, 이를 열처리하여 상기 노출된 소스/드레인 층(220)과 반응시킨 후, 미반응 금속막 부분을 제거함으로써 형성될 수 있다. 상기 금속막은 예를 들어, 코발트, 니켈, 티타늄 등을 포함할 수 있으며, 이에 따라 금속 실리사이드 패턴(370)은 예를 들어, 코발트 실리사이드, 니켈 실리사이드, 티타늄 실리사이드 등을 포함할 수 있다.
이후, 제2 층간 절연막(350), 제4 식각 마스크(310), 및 캐핑 패턴(300)을 관통하여 게이트 구조물(290)의 상면을 노출시키는 제5 개구(도시되지 않음), 및 제2 층간 절연막(350) 및 제2 확산 방지 패턴(340)을 관통하여 상기 도전 구조물의 상면을 노출시키는 제6 개구(380)를 형성할 수 있다.
이후, 제4 개구(360), 상기 제5 개구, 및 제6 개구(380)를 각각 채우는 제1 콘택 플러그(390), 제2 콘택 플러그(400), 및 제3 콘택 플러그(410)를 형성할 수 있다.
각 제1 내지 제3 콘택 플러그들(390, 400, 410)은 도전 패턴(도시되지 않음) 및 이의 저면 및 측벽을 커버하는 배리어 패턴(도시되지 않음)을 포함할 수 있다. 예를 들어, 상기 도전 패턴은 금속을 포함할 수 있으며, 상기 배리어 패턴은 금속 질화물을 포함할 수 있다.
한편, 도 20b를 참조하면, 상기 제1 및 제2 식각 공정들을 수행한 후에도, 캐핑 패턴(300)이 상기 도전 구조물 상면을 커버하도록 잔류할 수도 있다.
이후, 제1 내지 제3 콘택 플러그들(390, 400, 410)에 연결되는 상부 배선들(도시되지 않음)을 형성함으로써 상기 반도체 장치를 완성할 수 있다.
전술한 공정들을 통해 제조된 상기 반도체 장치는 제1 및 제2 영역들(I, II)을 포함하는 기판(100) 상에 형성된 액티브 핀(105), 제1 및 제2 확산 방지 패턴들(140, 340), 게이트 구조물(290), 및 상기 도전 구조물을 포함할 수 있다.
액티브 핀(105)은 상기 제1 방향으로 연장될 수 있으며, 기판(100)의 제1 및 제2 영역들(I, II) 상에 각각 복수 개로 형성된 제1 및 제2 액티브 핀들을 포함할 수 있다. 게이트 구조물(290)은 기판(100)의 제1 및 제2 영역들(I, II) 상의 액티브 핀들(105) 상에서 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
제1 확산 방지 패턴(140)은 기판(100)의 제1 영역(I) 상에 형성되어 상기 제1 액티브 핀을 상기 제1 방향으로 분리할 수 있다. 상기 도전 구조물은 기판(100)의 제1 영역(I) 상의 상기 제1 액티브 핀 및 제1 확산 방지 패턴(140)과 기판(100)의 제2 영역(II) 상의 상기 제2 액티브 핀 상에서 상기 제2 방향으로 연장될 수 있다. 제2 확산 방지 패턴(340)은 기판(100)의 제2 영역(II) 상에 형성되어 상기 제2 액티브 핀을 상기 제1 방향으로 분리할 수 있으며, 기판(100)의 제2 영역(II) 상의 상기 도전 구조물 부분에 상기 제1 방향으로 인접하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 확산 방지 패턴(340)의 저면은 상기 제2 액티브 핀의 저면보다 낮을 수 있으며, 그 상면은 상기 도전 구조물의 상면보다 높을 수 있다. 또한, 제2 확산 방지 패턴(340)은 상기 도전 구조물의 상면의 일부를 커버할 수 있다.
예시적인 실시예들에 있어서, 상기 도전 구조물은 기판(100)의 제1 영역(I) 상에서, 제1 확산 방지 패턴(140)의 상기 제1 방향으로의 각 가장자리 상면 및 이에 상기 제1 방향으로 인접하는 제1 액티브 핀 부분 상면에 접촉할 수 있으며, 이에 따라 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 이때, 제1 확산 방지 패턴(140)은 상기 복수의 도전 구조물들의 저면에 공통적으로 접촉할 수 있다.
예시적인 실시예들에 있어서, 제1 확산 방지 패턴(140)의 상면은 액티브 핀들(105)의 상면보다 낮을 수 있다. 이에 따라, 기판(100)의 제1 영역(I) 상에서 상기 제1 액티브 핀의 상면 및 제1 확산 방지 패턴(140)의 상면에 접촉하는 상기 도전 구조물은 그 하면이 편평하지 않고 계단 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 도전 구조물은 게이트 구조물(290)과 실질적으로 동일한 형상 및 구조를 가질 수 있으며, 게이트 구조물들(290) 사이의 거리는 상기 도전 구조물과 이에 인접하는 게이트 구조물(290)과의 거리와 실질적으로 동일할 수 있다. 게이트 구조물(290)과 유사하게, 상기 도전 구조물의 측벽에는 절연 스페이서(200)가 형성될 수 있으며, 그 상면의 적어도 일부는 캐핑 패턴(300)에 의해 커버될 수 있다.
상기 도전 구조물은 게이트 구조물(290)과는 달리 트랜지스터의 게이트로서의 역할을 수행하지는 않으나, 상부에 형성된 제3 콘택 플러그(410)를 통해 전압이 인가되어 라우팅 배선으로 사용될 수 있다.
상기 반도체 장치에서, NMOS 영역으로 사용되는 기판(100)의 제1 영역(I) 상에 산화물을 포함하는 제1 확산 방지 패턴(140)을 통해 액티브 핀(105)을 상기 제1 방향으로 분리시킬 수 있으며, PMOS 영역으로 사용되는 기판(100)의 제2 영역(II) 상에 질화물을 포함하는 제2 확산 방지 패턴(340)을 통해 액티브 핀(105)을 상기 제1 방향으로 분리시킬 수 있다. 이에 따라, NMOS 트랜지스터 및 PMOS 트랜지스터의 채널들에는 인장 스트레스 및 압축 스트레스가 각각 인가되어, 이들의 전기적 성능(performance)이 향상될 수 있다.
도 22 및 23은 예시적인 실시예들에 따른 반도체 장치를 제조하는 방법을 설명하기 위한 평면도 및 단면도이다. 구체적으로, 도 22는 평면도이고, 도 23은 도 22의 D-D'선을 따라 절단한 단면도이다.
상기 반도체 장치의 제조 방법은 도 1 내지 도 21을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이에 대한 자세한 설명은 생략한다.
먼저, 도 1 내지 도 14를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
다만, 상기 제1 식각 공정을 수행하여 제2 개구(320)를 형성한 후, 상기 제2 식각 공정을 수행하기 이전에, 제2 개구(320)에 의해 노출된 게이트 구조물(290) 부분을 식각할 수 있다.
이에 따라, 이후 상기 제2 식각 공정을 수행한 이후에는, 제2 개구(320) 하부의 게이트 구조물(290) 부분 및 그 상면의 일부를 커버하는 캐핑 패턴(300)도 모두 제거되어, 기판(100) 상면을 노출시키는 제7 개구(335)가 형성될 수 있다.
도 22 및 23을 참조하면, 도 15 내지 도 21을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 상기 반도체 장치를 완성할 수 있다.
도 16 내지 도 21을 참조로 설명한 반도체 장치와는 달리, 도 22 및 23에 도시된 반도체 장치에서는 기판(100)의 제2 영역(II) 상에 도전 구조물이 잔류하지 않을 수 있다. 이에 따라, 제2 확산 방지 패턴(340)은 기판(100)의 제2 영역(II) 상에 형성된 도전 구조물들 부분 사이에 형성되지 않는 대신에, 기판(100)의 제1 영역(I) 상에 형성된 각 도전 구조물들의 상기 제2 방향으로의 일단에 접촉할 수 있다.
예시적인 실시예들에 있어서, 제2 확산 방지 패턴(340)의 저면은 상기 제2 액티브 핀의 저면보다 낮으며, 그 상면은 상기 도전 구조물의 상면보다 높을 수 있다. 또한, 제2 확산 방지 패턴(340)의 상기 제1 방향으로의 최대폭은 제1 확산 방지 패턴(140)의 상기 제1 방향으로의 최대폭보다 클 수 있다.
도 24 내지 도 27은 예시적인 실시예들에 따른 반도체 장치를 제조하는 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 24 및 26은 평면도들이고, 도 25 및 27은 대응하는 평면도들의 C-C'선을 따라 절단한 단면도들이다.
상기 반도체 장치의 제조 방법은 도 1 내지 도 21을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이에 대한 자세한 설명은 생략한다.
도 24 및 25를 참조하면, 도 1 내지 도 14를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
다만, 제2 개구(320)는 기판(100)의 제2 영역(II)뿐만 아니라 제1 영역(I) 상의 상기 제1 게이트 구조물 부분 및 이에 상기 제1 방향으로 인접하는 제1 층간 절연막(230) 부분에 상기 제3 방향을 따라 오버랩될 수 있다. 이에 따라, 상기 제1 식각 공정에 의해서, 기판(100)의 제1 및 제2 영역들(I, II) 상에 형성된 상기 제1 게이트 구조물 부분이 노출될 수 있으며, 상기 제2 식각 공정에 의해 형성되는 제3 개구(330)는 상기 제1 및 제2 액티브 핀들을 각각 상기 제1 방향으로 분리할 수 있다. 이때, 제3 개구(330)는 기판(100)의 제1 및 제2 영역들(I, II) 상에서 상기 제2 방향으로 연장될 수 있다.
도 26 및 27을 참조하면, 도 15 내지 도 21을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 상기 반도체 장치를 완성할 수 있다.
도 16 내지 도 21을 참조로 설명한 반도체 장치와는 달리, 도 26 및 27에 도시된 반도체 장치에서는 제2 확산 방지 패턴(340)이 기판(100)의 제1 및 제2 영역들(I, II) 상에 형성되어 각각 제1 및 제2 액티브 핀들을 상기 제1 방향으로 분리할 수 있으며, 상기 도전 구조물들 사이에 형성될 수 있다.
예시적인 실시예들에 있어서, 기판(100)의 제1 영역(I) 상에서 제2 확산 방지 패턴(340)은 제1 확산 방지 패턴(140)을 관통하여 이와 접촉할 수 있으며, 제2 확산 방지 패턴(340)의 저면이 제1 확산 방지 패턴(140)의 저면보다 낮을 수 있다.
도 28은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도로서, 대응하는 평면도의 C-C'선을 따라 절단한 단면도이다.
상기 반도체 장치는 제2 확산 방지 패턴 및 도전 구조물의 형상을 제외하고는, 도 26 및 27을 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하므로, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이들에 대한 자세한 설명은 생략한다.
도 28을 참조하면, 도 22 및 23을 참조로 설명한 반도체 장치의 제2 확산 방지 패턴(340)과 유사하게, 제2 확산 방지 패턴(340)이 도전 구조물들 사이에 형성되는 것이 아니다.
구체적으로, 제2 확산 방지 패턴(340) 형성을 위한 식각 공정 시, 도전 구조물 및 그 상면을 커버하는 캐핑 패턴(300)이 모두 제거되며, 이는 기판(100)의 제2 영역(II)뿐만 아니라 제1 영역(I I )에도 해당된다. 이에 따라, 상기 반도체 장치는 게이트 구조물(290)과 동일한 형상을 갖되 트랜지스터의 게이트 역할을 수행하지 않는 도전 구조물은 전혀 잔류하지 않는다. 나아가, 제2 확산 방지 패턴(340) 형성을 위한 식각 공정 시, 기판(100)의 제1 영역(I) 상에 형성된 제1 확산 방지 패턴(140)도 제거될 수 있다.
이에 따라, 상기 반도체 장치는 기판(100)의 제1 및 제2 영역들(I, II) 상에서 상기 제2 방향으로 연장되는 제2 확산 방지 패턴(340)만을 포함할 수 있다.
도 29 내지 도 33은 예시적인 실시예들에 따른 반도체 장치를 제조하는 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 29, 31 및 33은 평면도들이고, 도 30 및 32는 대응하는 평면도의 D-D'선을 따라 절단한 단면도들이다.
상기 반도체 장치의 제조 방법은 도 1 내지 도 21을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이에 대한 자세한 설명은 생략한다.
도 29 및 30을 참조하면, 도 1 내지 도 14를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
다만, 기판(100)의 제2 영역(II) 상의 상기 제1 게이트 구조물들 및 이들 사이의 제1 층간 절연막(230) 부분에 상기 제3 방향으로 오버랩되는 제2 개구(320)를 갖는 제4 식각 마스크(310) 대신에, 상기 제1 게이트 구조물들에만 상기 제3 방향으로 오버랩되는 제8 개구(520)를 갖는 제5 식각 마스크(510)를 사용하여 식각 공정을 수행할 수 있으며, 이에 따라 기판(100)의 제2 영역(II) 상에 형성된 상기 제1 게이트 구조물 부분 및 그 하부의 제2 액티브 핀 부분이 제거되어 제8 개구(520)가 하부로 확장될 수 있다. 제8 개구(520)는 그 저면이 상기 제2 액티브 핀의 저면보다 낮을 수 있으며, 이에 따라 상기 제2 액티브 핀이 상기 제1 방향으로 분리될 수 있다.
예시적인 실시예들에 있어서, 상기 식각 공정에 의해 기판(100)의 제2 영역(II) 상에서 상기 제1 방향으로 서로 인접하는 2개의 상기 제1 게이트 구조물들이 제거될 수 있으며, 이에 따라 상기 제2 액티브 핀은 상기 제1 방향을 따라 3부분으로 분리될 수 있다.
도 31 및 32를 참조하면, 도 15 내지 도 21을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 상기 반도체 장치를 완성할 수 있다.
이때, 제2 및 제3 개구들(320, 330)을 채우도록 형성되는 제2 확산 방지 패턴(340) 대신에, 각 제8 개구들(520)을 채우도록 형성되는 제3 확산 방지 패턴(540)이 형성될 수 있다. 예시적인 실시예들에 있어서, 제3 확산 방지 패턴(540)은 기판(100)의 제2 영역(II) 상에 상기 제2 방향을 따라 연장되도록 형성될 수 있으며, 상기 제1 방향으로 복수 개, 예를 들어, 2개로 형성될 수 있다. 이때, 제3 확산 방지 패턴들(540) 사이에는 소스/드레인 층(220)이 잔류할 수 있으나, 실질적으로 트랜지스터의 소스/드레인 역할을 수행하지는 않을 수 있다.
각 제3 확산 방지 패턴들(540)은 저면이 제2 액티브 핀보다 낮아 상기 제2 액티브 핀을 상기 제1 방향으로 분리할 수 있으며, 상면이 기판(100)의 제1 영역(II) 상에 잔류하는 제1 게이트 구조물, 즉 상기 도전 구조물의 상면보다 높을 수 있다. 이때, 각 제3 확산 방지 패턴들(540)은 상기 도전 구조물의 상기 제2 방향으로의 일단과 접촉할 수 있다.
한편, 도 33을 참조하면, 제3 확산 방지 패턴(540)은 서로 이웃하는 상기 제1 게이트 구조물들 중에서 어느 하나만을 부분적으로 제거하여 형성될 수도 있다. 이에 따라, 제거되지 않는 나머지 제1 게이트 구조물은 트랜지스터의 게이트 역할을 수행할 수 있으며, 부분적으로 제거된 상기 제1 게이트 구조물의 나머지 부분은 단순히 도전 구조물로 지칭될 수 있다.
상기 반도체 장치에서, NMOS 영역으로 사용되는 기판(100)의 제1 영역(I) 상에 산화물을 포함하는 제1 확산 방지 패턴(140)을 통해 액티브 핀(105)을 상기 제1 방향으로 분리시킬 수 있으며, PMOS 영역으로 사용되는 기판(100)의 제2 영역(II) 상에 질화물을 포함하는 제3 확산 방지 패턴(540)을 통해 액티브 핀(105)을 상기 제1 방향으로 분리시킬 수 있다. 이에 따라, NMOS 트랜지스터 및 PMOS 트랜지스터의 채널들에는 인장 스트레스 및 압축 스트레스가 각각 인가되어, 이들의 전기적 성능이 향상될 수 있다.
전술한 반도체 장치는 핀펫을 포함하는 다양한 메모리 장치 및 시스템에 사용될 수 있다. 예를 들어, 상기 반도체 장치는 중앙처리장치(CPU, MPU), 애플리케이션 프로세서(AP) 등과 같은 로직 소자에 적용될 수 있다. 혹은 상기 반도체 장치는 디램(DRAM) 장치, 에스램(SRAM) 장치 등과 같은 휘발성 메모리 장치나, 플래시 메모리 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치에도 적용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 105: 액티브 핀
110, 210: 제1, 제4 리세스 120, 130: 제1, 제2 소자 분리 패턴
140, 340, 540: 제1 내지 제3 확산 방지 패턴
152, 154: 제1, 제2 불순물 영역 160: 더미 게이트 절연 패턴
170: 더미 게이트 전극 180: 더미 게이트 마스크
190: 더미 게이트 구조물 200: 게이트 스페이서
210: 핀 스페이서 220: 소스/드레인 층
230, 350: 제1, 제2 층간 절연막 240, 320, 330, 360: 제1 내지 제4 개구
380, 335, 520: 제6 내지 제8 개구 370: 금속 실리사이드 패턴
390, 400, 410: 제1 내지 제3 콘택 플러그

Claims (20)

  1. 기판 상에 제1 방향으로 각각 연장되며 상기 제1 방향과 다른 제2 방향으로 서로 이격된 액티브 핀들;
    상기 기판 상에 상기 제2 방향으로 연장되어 상기 액티브 핀들과 접촉하는 도전 구조물;
    상기 기판과 상기 도전 구조물 사이에 형성되며, 상기 액티브 핀들 중 제1 액티브 핀을 상기 제1 방향으로 분리하는 제1 확산 방지 패턴; 및
    상기 기판 상에 형성되어 상기 도전 구조물에 상기 제1 방향으로 인접하고 상기 도전 구조물의 저면보다 더 높은 상면을 가지며, 상기 액티브 핀들 중 제2 액티브 핀을 상기 제1 방향으로 분리하는 제2 확산 방지 패턴을 포함하며,
    상기 제2 확산 방지 패턴은 상기 도전 구조물 바로 아래에 형성되지 않는 반도체 장치.
  2. 제 1 항에 있어서, 상기 제2 확산 방지 패턴의 상면은 상기 도전 구조물의 상면보다 높은 반도체 장치.
  3. 제 1 항에 있어서, 상기 제2 확산 방지 패턴의 저면은 상기 제2 액티브 핀의 저면보다 낮은 반도체 장치.
  4. 제 1 항에 있어서, 상기 제2 액티브 핀은 상기 제2 방향을 따라 복수 개로 형성되며,
    상기 제2 확산 방지 패턴은 상기 제2 방향으로 연장되어 상기 각 제2 액티브 핀들을 상기 제1 방향으로 분리하는 반도체 장치.
  5. 제 1 항에 있어서, 상기 도전 구조물은 상기 제1 방향을 따라 복수 개로 형성되며, 상기 제1 확산 방지 패턴은 상기 도전 구조물들 하부에 형성된 반도체 장치.
  6. 제 1 항에 있어서, 상기 제1 확산 방지 패턴의 상면은 상기 액티브 핀들의 상면보다 낮은 반도체 장치.
  7. 제 1 항에 있어서, 상기 액티브 핀들의 하부 측벽을 커버하는 소자 분리 패턴을 더 포함하며,
    상기 제1 확산 방지 패턴의 상면은 상기 소자 분리 패턴의 상면과 동일한 높이를 갖는 반도체 장치.
  8. 제 1 항에 있어서, 상기 기판은 상기 제2 방향으로 배열된 제1 및 제2 영역들을 포함하며,
    상기 제1 및 제2 확산 방지 패턴들은 상기 기판의 제1 및 제2 영역들 상에 각각 형성된 반도체 장치.
  9. 기판 상에 제1 방향으로 각각 연장되며 상기 제1 방향과 다른 제2 방향으로 서로 이격된 액티브 핀들;
    상기 기판 상에 형성되어 상기 액티브 핀들 중 제1 액티브 핀을 상기 제1 방향으로 분리하는 제1 확산 방지 패턴 ;
    상기 제1 액티브 핀 및 상기 제1 확산 방지 패턴 상에 형성된 도전 구조물;
    상기 기판 상에 형성되어 상기 액티브 핀들 중 제2 액티브 핀을 상기 제1 방향으로 분리하며, 상기 도전 구조물의 상기 제2 방향으로의 일단에 접촉하는 제2 확산 방지 패턴; 및
    상기 기판 상에 형성되어 상기 각 액티브 핀들의 하부 측벽을 커버하는 소자 분리 패턴을 포함하며,
    상기 제2 확산 방지 패턴은 상기 도전 구조물 바로 아래에 형성되지 않고,
    상기 도전 구조물은 상기 제1 액티브 핀의 상면 및 상부 측벽, 상기 제1 확산 방지 패턴의 상면, 및 상기 소자 분리 패턴의 상면에 접촉하는 반도체 장치.
  10. 삭제
  11. 제 9 항에 있어서, 상기 제2 확산 방지 패턴의 저면은 상기 제2 액티브 핀의 저면보다 낮고, 상기 제2 확산 방지 패턴의 상면은 상기 도전 구조물의 상면보다 높은 반도체 장치.
  12. 제 9 항에 있어서, 상기 제2 확산 방지 패턴의 상기 제1 방향으로의 최대폭은 상기 제1 확산 방지 패턴의 상기 제1 방향으로의 최대폭보다 큰 반도체 장치.
  13. 제 9 항에 있어서, 상기 제2 확산 방지 패턴의 상기 제1 방향으로의 최대폭은 상기 제1 확산 방지 패턴의 상기 제1 방향으로의 최대폭보다 작은 반도체 장치.
  14. 제 9 항에 있어서, 상기 기판 상에 상기 제2 방향으로 연장되어 상기 액티브 핀들과 접촉하는 게이트 구조물을 더 포함하며,
    상기 도전 구조물은 상기 게이트 구조물과 동일한 형상을 갖는 반도체 장치.
  15. 제 14 항에 있어서, 상기 게이트 구조물은 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성되며,
    상기 게이트 구조물들 사이의 거리는 상기 게이트 구조물과 상기 도전 구조물 사이의 거리와 동일한 반도체 장치.
  16. 제1 방향으로 각각 연장되며, 상기 제1 방향과 다른 제2 방향으로 배열된 제1 및 제2 영역들을 포함하는 기판의 상기 제1 및 제2 영역들 상에 각각 형성된 제1 및 제2 액티브 핀들;
    상기 기판의 제1 영역 상에 형성되어 상기 제1 액티브 핀을 상기 제1 방향으로 분리하는 제1 확산 방지 패턴;
    상기 제1 액티브 핀, 상기 제1 확산 방지 패턴, 및 상기 제2 액티브 핀 상에 상기 제2 방향으로 각각 연장된 도전 구조물들; 및
    상기 기판의 상기 제1 및 제2 영역들 상에 형성되어 상기 제1 및 제2 액티브 핀들을 상기 제1 방향으로 분리하며, 적어도 상기 기판의 제1 및 제2 영역들 상의 상기 도전 구조물들 부분 사이에 형성된 제2 확산 방지 패턴을 포함하며,
    상기 제2 확산 방지 패턴은 상기 도전 구조물 바로 아래에 형성되지 않고, 상기 제1 확산 방지 패턴을 관통하며, 상기 제2 확산 방지 패턴의 저면은 상기 제1 확산 방지 패턴의 저면보다 낮은 반도체 장치.
  17. 제 16 항에 있어서, 상기 제1 및 제2 액티브 핀들 상에 상기 제2 방향으로 각각 연장되어 서로 이격된 게이트 구조물들을 더 포함하며,
    상기 각 도전 구조물들은 상기 각 게이트 구조물들과 동일한 형상을 갖는 반도체 장치.
  18. 삭제
  19. 삭제
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